KR102033789B1 - 적층형 패키지 및 그 제조방법 - Google Patents

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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
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    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81897—Mechanical interlocking, e.g. anchoring, hook and loop-type fastening or the like
    • H01L2224/81898—Press-fitting, i.e. pushing the parts together and fastening by friction, e.g. by compression of one part against the other
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
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Abstract

적층 패키지는, 제1 칩 바디와, 제1 칩 바디의 내부를 관통하는 제1 관통전극과, 그리고 제1 칩 바디의 상부면 위에 배치되는 절연층을 갖는 제1 칩과, 제2 칩 바디와, 제2 칩 바디의 내부를 관통하는 제2 관통전극과, 그리고 제2 칩 바디의 하부면에 배치되는 범프를 갖는 제2 칩이 수직 방향으로 적층되고, 범프는 절연층을 관통하여 제1 관통전극 내부로 삽입되며 제2 칩 바디의 하부면은 절연층 표면에 직접 접한다.

Description

적층형 패키지 및 그 제조방법{Stack package and method of fabricating the same}
본 출원은 반도체 패키지 및 그 제조방법에 관한 것으로서, 특히 적층형 패키지 및 그 제조방법에 관한 것이다.
전자기기의 소형화, 특히 휴대용 전자기기의 수요가 급속하게 늘어남에 따라 반도체 패키지의 크기 또한 점점 축소화, 박형화, 및 경량화되어 가고 있는 것이 최근의 추세이다. 통상적으로 반도체 패키지는 하나의 반도체 칩을 포함한다. 그러나 최근에는 하나의 패키지 내에 서로 다른 기능을 갖는 다수의 반도체 칩이 적층되는 적층 패키지(Stack Package)가 주로 개발되고 있다.
한편 최근에는 반도체 칩에 작은 구멍을 뚫고 그 안에 금속을 충전함으로써 반도체 칩을 관통하는 관통전극(TSV; Through Silicon Via)을 형성한 후, 이 관통전극이 서로 전기적으로 연결되도록 복수개의 반도체 칩들을 수직으로 적층하는 구조의 적층 패키지에 대한 연구 및 개발이 활발하게 이루어지고 있다. 관통전극 기술은 본딩 와이어나 플립 칩 기술에 비해 가장 짧은 전기적 배선을 제공하므로 전기적 성능을 향상시킬 수 있다. 또한 관통전극 기술을 이용한 3차원 배선 도입으로 초소형의 패키지 제조가 가능해졌다.
본 출원이 해결하고자 하는 과제는, 칩과 칩 사이의 물리적 접합 및 전기적 접합에 대한 신뢰성을 향상시킬 수 있는 적층형 패키지 및 그 제조방법을 제공하는 것이다.
일 예에 따른 적층 패키지는, 제1 칩 바디와, 제1 칩 바디의 내부를 관통하는 제1 관통전극과, 그리고 제1 칩 바디의 상부면 위에 배치되는 절연층을 갖는 제1 칩과,
제2 칩 바디와, 제2 칩 바디의 내부를 관통하는 제2 관통전극과, 그리고 제2 칩 바디의 하부면에 배치되는 범프를 갖는 제2 칩이 수직 방향으로 적층되고,
범프는 절연층을 관통하여 제1 관통전극 내부로 삽입되며 제2 칩 바디의 하부면은 절연층 표면에 직접 접한다.
일 예에 따른 적층 패키지는, 제1 칩 바디와, 제1 칩 바디 내부를 관통하는 제1 관통전극과, 제1 관통전극과 전기적으로 연결되고 제1 칩 바디의 상부면으로부터 돌출되는 제1 범프와, 그리고 제1 칩 바디의 하부면 위에 배치되는 제1 절연층을 갖는 제1 칩과,
제1 칩 위에 배치되고, 제2 칩 바디와, 제2 칩 바디 내부를 관통하는 제2 관통전극과, 제2 관통전극과 전기적으로 연결되고 제2 칩 바디의 상부면으로 돌출되는 제2 범프와, 그리고 제2 칩 바디의 하부면 위에 배치되는 제2 절연층을 갖는 제2 칩을 포함하되,
제2 범프가 제1 절연층을 관통하여 제1 관통전극 내부로 삽입되며, 제1 칩 바디의 하부면은 제1 절연층 표면에 직접 접한다.
일 예에 따른 적층 패키지는, 기판과,
기판 위에 적층되며, 제1 칩 바디와, 제1 칩 바디의 내부를 관통하는 제1 관통전극과, 그리고 제1 칩 바디의 상부면 위에 배치되는 절연층을 갖는 제1 칩과, 그리고
제2 칩 바디와, 제2 칩 바디의 내부를 관통하는 제2 관통전극과, 그리고 제2 칩 바디의 하부면에 배치되는 범프를 포함하되, 범프는 절연층을 관통하여 제1 관통전극 내부로 삽입되며, 제2 칩 바디의 하부면이 절연층 표면에 직접 접하는 제2 칩을 포함한다.
일 예에 따른 적층 패키지 제조방법은, 칩 바디와, 칩 바디의 내부를 관통하는 관통전극과, 칩 바디의 상부면 위에 배치되는 절연층과, 그리고 칩 바디의 하부면에 배치되는 범프를 갖는 칩들을 준비하는 단계와,
칩들을 수직방향으로 정렬시키는 단계와, 그리고
정렬된 칩들에 대해 가열 및 가압으로 상부에 정렬된 칩의 범프가 하부에 정렬된 칩의 절연층을 관통하여 관통전극 내부로 삽입되도록 하는 단계를 포함한다.
본 출원에 따르면, 칩 상부에 비도전성 필름이나 비도전성 페이스트 대신 실리콘산화층과 같은 절연층을 배치시킴으로써 패키지 두께를 상대적으로 얇게 형성할 수 있으며 칩 바디 물질과의 열팽창 계수 차이를 상대적으로 작게 할 수 있다. 또한 상부 칩의 범프가 하부 칩의 관통전극 내로 삽입되도록 함으로써 상부 칩의 하부면과 하부 칩 위의 절연층이 전 표면에 걸쳐서 물리적인 접합이 충분하게 이루어진다.
도 1은 일 예에 따른 적층 패키지를 나타내 보인 단면도이다.
도 2는 다른 예에 따른 적층 패키지를 나타내 보인 단면도이다.
도 3은 또 다른 예에 따른 적층 패키지를 나타내 보인 단면도이다.
도 4는 또 다른 예에 따른 적층 패키지를 나타내 보인 단면도이다.
도 5는 또 다른 예에 따른 적층 패키지를 나타내 보인 단면도이다.
도 6 내지 도 9는 일 예에 따른 적층 패키지 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 1은 일 예에 따른 적층 패키지를 나타내 보인 단면도이다. 도 1을 참조하면, 본 예에 따른 적층 패키지(100)는, 하부의 제1 칩(110) 및 상부의 제2 칩(120)이 수직방향으로 적층되는 구조를 갖는다. 하부에 배치되는 제1 칩(110)은, 서로 반대되는 상부면(111-1) 및 하부면(111-2)을 갖는 제1 칩 바디(111)를 갖는다. 일 예에서 제1 칩 바디(111)는 실리콘 재질로 이루어진다. 도면에 나타내지는 않았지만, 제1 칩 바디(111)의 상부면(111-1) 아래에는 액티브 소자 및/또는 패시브 소자가 배치되는 액티브층이 배치될 수 있다. 제1 칩 바디(111)의 상부면(111-1)에는 복수개의 제1 전극(112)들이 배치된다. 제1 전극(112)은, 예컨대 알루미늄(Al)이나 구리(Cu)와 같은 금속 재질로 이루어질 수 있다. 제1 전극(112)들의 각각의 바깥쪽 표면에는 제1 범프(113)가 배치된다. 일 예에서 제1 범프(113)는 구리(Cu)와 같이 강도가 높은 금속으로 이루어질 수 있다. 제1 범프(113)는, 제1 전극(112) 및 제1 칩 바디(111)의 상부면(111-1)으로부터 돌출된다. 제1 범프(113)은 상단의 면적이 하단의 면적보다 넓은 면적을 갖는다. 일 예로 제1 범프(113)는 제1 전극(112)으로부터 멀어질수록 점점 좁아지는 원뿔 또는 원기둥 형태로 이루어질 수 있다.
제1 칩 바디(111) 내에는 상부면(111-1)과 하부면(111-2) 사이의 내부를 관통하는 제1 관통전극(114)이 배치된다. 일 예에서 제1 관통전극(114)은 제1 칩 바디(111)의 내부를 따라 균일한 직경을 갖는다. 도면에 나타내지는 않았지만, 제1 관통전극(114)과 제1 칩 바디(111) 사이에는 절연층이 배치될 수 있다. 제1 관통전극(114)은 저융점, 예컨대 -40℃ 내지 400℃의 저융점 온도를 갖는 도전성 재질로 이루어진다. 일 예에서 제1 관통전극(114)은 갈륨(Ga), 인듐(In), 주석(Sn), 은(Ag), 구리(Cu), 수은(Hg), 비스무스(Bi), 납(Pb), 금(Au), 아연(Zn), 칼륨(K), 나트륨(Na), 마그네슘(Mg), 알루미늄(Al) 중 적어도 어느 하나로 이루어진 재질이거나, 두 개 이상의 합금 재질일 수 있다. 제1 관통전극(114)의 일단은 제1 전극(112)에 전기적으로 연결된다. 본 예에서와 같이 제1 관통전극(114)의 일단이 제1 전극(112)에 직접 컨택될 수 있지만, 제1 관통전극(114)이 다른 배선층을 통해 제1 전극(112)과 전기적으로 연결되는 경우 제1 관통전극(114)은 다른 배선층과 직접 컨택될 수도 있다. 제1 칩 바디(111)의 하부면(111-2) 위에는 제1 절연층(115)이 배치된다. 일 예에서 제1 절연층(115)은 실리콘산화층으로 이루어진다. 이 경우 칩과 칩 사이에 배치되는 절연층으로서 비도전성 필름(NCF; Non-Cconductive Film)이나 비도전성 페이스트(NCP; Non-Conductive Paste)를 사용하는 경우에 비하여, 그 두께를 감소시킬 수 있으며, 다른 재료, 예컨대 칩 바디 물질과의 열팽창 계수 차이로 인한 신뢰성 문제를 억제한다.
상부에 배치되는 제2 칩(120)은, 서로 반대되는 상부면(121-1) 및 하부면(121-2)을 갖는 제2 칩 바디(121)를 갖는다. 일 예에서 제2 칩 바디(121)는 실리콘 재질로 이루어진다. 도면에 나타내지는 않았지만, 제2 칩 바디(121)의 상부면(121-1) 아래에는 액티브 소자 및/또는 패시브 소자가 배치되는 액티브층이 배치될 수 있다. 제2 칩 바디(121)의 상부면(121-1)에는 복수개의 제2 전극(122)들이 배치된다. 제2 전극(122)은, 예컨대 알루미늄(Al)이나 구리(Cu)와 같은 금속 재질로 이루어진다. 제2 전극(122)들의 각각의 바깥쪽 표면에는 제2 범프(123)가 배치된다. 일 예에서 제2 범프(123)는 구리(Cu)와 같이 강도가 높은 금속으로 이루어질 수 있다. 제2 범프(123)는, 제2 전극(122) 및 제2 칩 바디(121)의 상부면(121-1)으로부터 돌출된다. 제2 범프(123)은 상단의 면적이 하단의 면적보다 넓은 면적을 갖는다. 일 예로 제2 범프(123)는 제2 전극(122)으로부터 멀어질수록 점점 좁아지는 원뿔 또는 원기둥 형태로 이루어질 수 있다.
제2 칩 바디(121) 내에는 상부면(121-1)과 하부면(121-2) 사이의 내부를 관통하는 제2 관통전극(124)이 배치된다. 일 예에서 제2 관통전극(124)은 제2 칩 바디(121)의 내부를 따라 균일한 직경을 갖는다. 도면에 나타내지는 않았지만, 제2 관통전극(124)과 제2 칩 바디(121) 사이에는 절연층이 배치될 수 있다. 제2 관통전극(124)은 저융점, 예컨대 -40℃ 내지 400℃의 저융점 온도를 갖는 도전성 재질로 이루어진다. 일 예에서 제2 관통전극(124)은 갈륨(Ga), 인듐(In), 주석(Sn), 은(Ag), 구리(Cu), 수은(Hg), 비스무스(Bi), 납(Pb), 금(Au), 아연(Zn), 칼륨(K), 나트륨(Na), 마그네슘(Mg), 알루미늄(Al) 중 적어도 어느 하나로 이루어진 재질이거나, 두 개 이상의 합금 재질일 수 있다. 제2 관통전극(124)의 일단은 제2 전극(122)에 전기적으로 연결된다. 본 예에서와 같이 제2 관통전극(124)의 일단이 제2 전극(122)에 직접 컨택될 수 있지만, 제2 관통전극(124)이 다른 배선층을 통해 제2 전극(122)과 전기적으로 연결되는 경우 제2 관통전극(124)은 다른 배선층과 직접 컨택될 수도 있다. 제2 칩 바디(121)의 하부면(121-2) 위에는 제2 절연층(125)이 배치된다. 일 예에서 제2 절연층(125)은 실리콘산화층으로 이루어진다.
제2 범프(123)는 제1 절연층(115)을 관통하여 제1 관통전극(114) 내부로 삽입되고, 이에 따라 제2 칩 바디(121)의 상부면(121-1)은 제1 절연층(115)의 표면에 직접 접합된다. 상부에 배치되는 제2 칩(120)의 제2 범프(123)가 제1 절연층(115)을 관통해서 하부에 배치되는 제1 칩(110)의 제1 관통전극(114) 내에 삽입됨으로써 제2 칩 바디(121)의 상부면(121-1)과 제1 절연층(115) 사이의 접합이 견고하게 이루어진다. 특히 제2 범프(123)들이 그 형성과정에서 동일하지 않은 크기, 즉 다른 높이를 갖는 경우에도 제1 관통전극(114) 내에 삽입되는 깊이만 달라질 뿐 제2 칩 바디(121)의 상부면(121-1)과 제1 절연층(115) 표면 사이의 접합 상태에는 영향을 주지 않는다. 본 예에서 제1 칩(110) 및 제2 칩(120)은 동일한 기능을 수행하는 동일 구조의 칩이지만, 경우에 따라서 다른 기능을 수행하거나 다른 구조를 가질 수도 있다. 일 예에서 제1 칩(110) 및 제2 칩(120)은 디램(DRAM)이나 플래시 메모리와 같은 메모리 칩일 수 있다. 본 예에서는 2개의 칩이 적층되는 구조이지만, 이는 단지 일 예로서 2개보다 많은 수의 칩이 적층되는 구조에도 동일하게 적용된다.
도 2는 다른 예에 따른 적층 패키지를 나타내 보인 단면도이다. 도 2를 참조하면, 본 예에 따른 적층 패키지(200)는, 칩 단위가 아닌 웨이퍼 단위로 적층이 이루어진다는 점에서 도 1을 참조하여 설명한 적층 패키지와 다르다. 구체적으로 적층 패키지(200)는, 하부의 제1 웨이퍼(210) 및 상부의 제2 웨이퍼(220)가 수직방향으로 적층되는 구조를 갖는다. 제1 웨이퍼(210) 및 제2 웨이퍼(220)는 실리콘(Si) 재질로 이루어지지만, 경우에 따라서는 다른 반도체 재질일 수도 있다. 제1 웨이퍼(210) 내에는 복수개의 단위 소자들(210-1, 210-2)이 배치된다. 제1 웨이퍼(210) 내에 배치되는 단위 소자들(210-1, 210-2)은 동일한 제조공정에 의해 형성되므로 동일한 구조를 갖는다. 마찬가지로 제2 웨이퍼(220) 내에도 복수개의 단위 소자들(220-1, 220-2)이 배치된다. 제1 웨이퍼(220) 내에 배치되는 단위 소자들(220-1, 220-2)도 또한 동일한 제조공정에 의해 형성되므로 동일한 구조를 갖는다. 웨이퍼에 대한 분리공정에 의해 단위 소자들(210-1, 210-2, 220-1, 220-2)이 개별화될 경우, 개별화된 단위 소자들(210-1, 210-2, 220-1, 220-2)의 각각은 도 1을 참조하여 설명한 제1 칩(110) 또는 제2 칩(120)으로 사용될 수 있다.
제1 웨이퍼(210)는, 서로 반대되는 상부면(211-1) 및 하부면(211-2)을 갖는 제1 웨이퍼 바디(211)를 갖는다. 도면에 나타내지는 않았지만, 제1 웨이퍼 바디(211)의 상부면(211-1) 아래에는 액티브 소자 및/또는 패시브 소자가 배치되는 액티브층이 배치될 수 있다. 제1 웨이퍼 바디(211)의 상부면(211-1)에는 복수개의 제1 전극(212)들이 배치된다. 제1 전극(212)은, 예컨대 알루미늄이나 구리와 같은 금속 재질로 이루어진다. 제1 전극(212)들의 각각의 바깥쪽 표면에는 제1 범프(213)가 배치된다. 일 예에서 제1 범프(213)는 구리(Cu)와 같이 강도가 높은 금속으로 이루어질 수 있다. 제1 범프(213)는, 제1 전극(212) 및 제1 웨이퍼 바디(211)의 상부면(211-1)으로부터 돌출된다. 제1 범프(213)은 상단의 면적이 하단의 면적보다 넓은 면적을 갖는다. 일 예로 제1 범프(213)는 제1 전극(212)으로부터 멀어질수록 점점 좁아지는 원뿔 또는 원기둥 형태로 이루어질 수 있다.
제1 웨이퍼 바디(211) 내에는 상부면(211-1)과 하부면(211-2) 사이의 내부를 관통하는 제1 관통전극(214)이 배치된다. 일 예에서 제1 관통전극(214)은 제1 칩 바디(211)의 내부를 따라 균일한 직경을 갖는다. 도면에 나타내지는 않았지만, 제1 관통전극(214)과 제1 웨이퍼 바디(211) 사이에는 절연층이 배치될 수 있다. 제1 관통전극(214)은 저융점, 예컨대 -40℃ 내지 400℃의 저융점 온도를 갖는 도전성 재질로 이루어진다. 일 예에서 제1 관통전극(214)은 갈륨(Ga), 인듐(In), 주석(Sn), 은(Ag), 구리(Cu), 수은(Hg), 비스무스(Bi), 납(Pb), 금(Au), 아연(Zn), 칼륨(K), 나트륨(Na), 마그네슘(Mg), 알루미늄(Al) 중 적어도 어느 하나로 이루어진 재질이거나, 두 개 이상의 합금 재질일 수 있다. 제1 관통전극(214)의 일단은 제1 전극(212)에 전기적으로 연결된다. 본 예에서와 같이 제1 관통전극(214)의 일단이 제1 전극(212)에 직접 컨택될 수 있지만, 제1 관통전극(214)이 다른 배선층을 통해 제1 전극(212)과 전기적으로 연결되는 경우 제1 관통전극(214)은 다른 배선층과 직접 컨택될 수도 있다. 제1 웨이퍼 바디(211)의 하부면(211-2) 위에는 제1 절연층(215)이 배치된다. 일 예에서 제1 절연층(215)은 실리콘산화층으로 이루어진다. 이 경우 웨이퍼와 웨이퍼 사이에 배치되는 절연층으로서 비도전성 필름이나 비도전성 페이스트를 사용하는 경우에 비하여, 그 두께를 감소시킬 수 있으며, 다른 재료, 예컨대 웨이퍼 바디 물질과의 열팽창 계수 차이로 인한 신뢰성 문제를 억제한다.
상부에 배치되는 제2 웨이퍼(220)는, 서로 반대되는 상부면(221-1) 및 하부면(221-2)을 갖는 제2 웨이퍼 바디(221)를 갖는다. 일 예에서 제2 웨이퍼 바디(221)는 실리콘 재질로 이루어진다. 도면에 나타내지는 않았지만, 제2 웨이퍼 바디(221)의 상부면(221-1) 아래에는 액티브 소자 및/또는 패시브 소자가 배치되는 액티브층이 배치될 수 있다. 제2 웨이퍼 바디(221)의 상부면(221-1)에는 복수개의 제2 전극(222)들이 배치된다. 제2 전극(222)은, 예컨대 알루미늄이나 구리와 같은 금속 재질로 이루어진다. 제2 전극(222)들의 각각의 바깥쪽 표면에는 제2 범프(223)가 배치된다. 일 예에서 제2 범프(223)는 구리(Cu)와 같이 강도가 높은 금속으로 이루어질 수 있다. 제2 범프(223)는, 제2 전극(222) 및 제2 웨이퍼 바디(221)의 상부면(221-1)으로부터 돌출된다. 제2 범프(223)은 상단의 면적이 하단의 면적보다 넓은 면적을 갖는다. 일 예로 제2 범프(223)는 제2 전극(222)으로부터 멀어질수록 점점 좁아지는 원뿔 또는 원기둥 형태로 이루어질 수 있다.
제2 웨이퍼 바디(221) 내에는 상부면(221-1)과 하부면(221-2) 사이의 내부를 관통하는 제2 관통전극(224)이 배치된다. 일 예에서 제2 관통전극(224)은 제2 칩 바디(221)의 내부를 따라 균일한 직경을 갖는다. 도면에 나타내지는 않았지만, 제2 관통전극(224)과 제2 웨이퍼 바디(221) 사이에는 절연층이 배치될 수 있다. 제2 관통전극(224)은 저융점, 예컨대 -40℃ 내지 400℃의 저융점 온도를 갖는 도전성 재질로 이루어진다. 일 예에서 제2 관통전극(224)은 갈륨(Ga), 인듐(In), 주석(Sn), 은(Ag), 구리(Cu), 수은(Hg), 비스무스(Bi), 납(Pb), 금(Au), 아연(Zn), 칼륨(K), 나트륨(Na), 마그네슘(Mg), 알루미늄(Al) 중 적어도 어느 하나로 이루어진 재질이거나, 두 개 이상의 합금 재질일 수 있다. 제2 관통전극(224)의 일단은 제2 전극(222)에 전기적으로 연결된다. 본 예에서와 같이 제2 관통전극(224)의 일단이 제2 전극(222)에 직접 컨택될 수 있지만, 제2 관통전극(224)이 다른 배선층을 통해 제2 전극(222)과 전기적으로 연결되는 경우 제2 관통전극(224)은 다른 배선층과 직접 컨택될 수도 있다. 제2 웨이퍼 바디(221)의 하부면(221-2) 위에는 제2 절연층(225)이 배치된다. 일 예에서 제2 절연층(225)은 실리콘산화층으로 이루어진다.
제2 범프(223)는 제1 절연층(215)을 관통하여 제1 관통전극(214) 내부로 삽입되고, 이에 따라 제2 웨이퍼 바디(221)의 상부면(221-1)은 제1 절연층(215)의 표면에 직접 접합된다. 상부에 배치되는 제2 웨이퍼(220)의 제2 범프(223)가 제1 절연층(215)을 관통해서 하부에 배치되는 제1 웨이퍼(210)의 제1 관통전극(214) 내에 삽입됨으로써, 제2 웨이퍼 바디(221)의 상부면(221-1)과 제1 절연층(215) 사이의 접합이 견고하게 이루어진다. 특히 제2 범프(223)들이 그 형성과정에서 동일하지 않은 크기, 즉 다른 높이를 갖는 경우에도 제1 관통전극(214) 내에 삽입되는 깊이만 달라질 뿐 제2 웨이퍼 바디(221)의 상부면(221-1)과 제2 절연층(215) 표면 사이의 접합 상태에는 영향을 주지 않는다. 도 1을 참조하여 설명한 예의 경우, 칩 단위이므로 범프의 개수가 상대적으로 적으며, 따라서 범프의 높이의 편차의 폭도 상대적으로 작다고 할 수 있다. 반면 본 예에서와 같이 웨이퍼 단위의 경우 범프의 개수가 적게는 수십배에서 많게는 수백배에 이르기까지 상대적으로 많기 때문에 범프의 높이의 편차의 폭도 상대적으로 매우 크다. 따라서 본 예의 경우 제2 웨이퍼 바디(221)의 상부면(221-1)과 제1 절연층(215)의 표면 사이의 접합 상태를 견고하게 하는데 있어서 보다 큰 효과를 제공할 수 있다. 본 예에서는 2개의 웨이퍼가 적층되는 구조이지만, 이는 단지 일 예로서 2개보다 많은 수의 웨이퍼가 적층되는 구조에도 동일하게 적용된다.
도 3은 또 다른 예에 따른 적층 패키지를 나타내 보인 단면도이다. 도 3을 참조하면, 본 예에 따른 적층 패키지(300)는, 기판(350) 위에 제1 칩(310) 및 제2 칩(320)이 수직 방향으로 적층되는 구조를 갖는다. 비록 본 예에서는 기판(350) 위에 2개의 칩들(310, 320)이 적층되는 구조이지만, 이는 단지 일 예로서 적어도 3개 이상의 칩들이 동일한 방식으로 적층될 수 있다는 것은 당연하다. 기판(350)은 그 내부를 수직 방향으로 관통하는 관통전극(352)을 갖는다. 일 예에서 관통전극(352)은, 수은, 칼륨, 나트륨, 주석, 납, 마그네슘, 알루미늄과 같은 저융점 금속이 구리와 같이 전도성이 높은 금속에 일정 비율로 포함된 금속합금 재질로 이루어질 수 있다. 기판(350) 위에는 절연층(354)이 배치된다. 일 예에서 절연층(354)은 실리콘산화층으로 이루어진다. 본 예에서 기판(350)은, 마더보드(motherboard)나 또 다른 기판에 부착되며, 이를 위해, 도면에 나타내지는 않았지만, 기판(350)의 일 면에서 노출되는 관통전극(352)에 솔더 볼(solder ball)과 같은 접합수단이 부착될 수 있다. 일 예에서 기판(350)은, 인터포저(interposer)일 수도 있으며, 이 경우 인터포저는 다른 기판에 부착될 수도 있다.
기판(350)에 부착되는 제1 칩(310)은, 서로 반대되는 상부면(311-1) 및 하부면(311-2)을 갖는 제1 칩 바디(311)를 갖는다. 일 예에서 제1 칩 바디(311)는 실리콘 재질로 이루어진다. 도면에 나타내지는 않았지만, 제1 칩 바디(311)의 상부면(311-1) 아래에는 액티브 소자 및/또는 패시브 소자가 배치되는 액티브층이 배치될 수 있다. 제1 칩 바디(311)의 상부면(311-1)에는 복수개의 제1 전극(312)들이 배치된다. 제1 전극(312)은, 예컨대 알루미늄(Al)이나 구리(Cu)와 같은 금속 재질로 이루어진다. 제1 전극(312)들의 각각의 바깥쪽 표면에는 제1 범프(313)가 배치된다. 일 예에서 제1 범프(313)는 구리(Cu)와 같이 강도가 높은 금속으로 이루어질 수 있다. 제1 범프(313)는, 제1 전극(312) 및 제1 칩 바디(311)의 상부면(311-1)으로부터 돌출된다. 제1 범프(313)은 상단의 면적이 하단의 면적보다 넓은 면적을 갖는다. 일 예로 제1 범프(313)는 제1 전극(312)으로부터 멀어질수록 점점 좁아지는 원뿔 또는 원기둥 형태로 이루어질 수 있다. 제1 범프(313)은 기판(350) 위의 절연층(354)을 관통하여 기판(350)의 관통전극(352) 내부로 삽입된다.
제1 칩 바디(311) 내에는 상부면(311-1)과 하부면(311-2) 사이의 내부를 관통하는 제1 관통전극(314)이 배치된다. 일 예에서 제1 관통전극(314)은 제1 칩 바디(311)의 내부를 따라 균일한 직경을 갖는다. 도면에 나타내지는 않았지만, 제1 관통전극(314)과 제1 칩 바디(311) 사이에는 절연층이 배치될 수 있다. 제1 관통전극(314)은 저융점, 예컨대 -40℃ 내지 400℃의 저융점 온도를 갖는 도전성 재질로 이루어진다. 일 예에서 제1 관통전극(314)은 갈륨(Ga), 인듐(In), 주석(Sn), 은(Ag), 구리(Cu), 수은(Hg), 비스무스(Bi), 납(Pb), 금(Au), 아연(Zn), 칼륨(K), 나트륨(Na), 마그네슘(Mg), 알루미늄(Al) 중 적어도 어느 하나로 이루어진 재질이거나, 두 개 이상의 합금 재질일 수 있다. 제1 관통전극(314)의 일단은 제1 전극(312)에 전기적으로 연결된다. 본 예에서와 같이 제1 관통전극(314)의 일단이 제1 전극(312)에 직접 컨택될 수 있지만, 제1 관통전극(314)이 다른 배선층을 통해 제1 전극(312)과 전기적으로 연결되는 경우 제1 관통전극(314)은 다른 배선층과 직접 컨택될 수도 있다. 제1 칩 바디(311)의 하부면(311-2) 위에는 제1 절연층(315)이 배치된다. 일 예에서 제1 절연층(315)은 실리콘산화층으로 이루어진다. 이 경우 칩과 칩 사이에 배치되는 절연층으로서 비도전성 필름(NCF)이나 비도전성 페이스트(NCP)를 사용하는 경우에 비하여, 그 두께를 감소시킬 수 있으며, 다른 재료, 예컨대 칩 바디 물질과의 열팽창 계수 차이로 인한 신뢰성 문제를 억제한다.
상부에 배치되는 제2 칩(320)은, 서로 반대되는 상부면(321-1) 및 하부면(321-2)을 갖는 제2 칩 바디(321)를 갖는다. 일 예에서 제2 칩 바디(321)는 실리콘 재질로 이루어진다. 도면에 나타내지는 않았지만, 제2 칩 바디(321)의 상부면(321-1) 아래에는 액티브 소자 및/또는 패시브 소자가 배치되는 액티브층이 배치될 수 있다. 제2 칩 바디(321)의 상부면(321-1)에는 복수개의 제2 전극(322)들이 배치된다. 제2 전극(322)은, 예컨대 알루미늄(Al)이나 구리(Cu)와 같은 금속 재질로 이루어진다. 제2 전극(322)들의 각각의 바깥쪽 표면에는 제2 범프(323)가 배치된다. 일 예에서 제2 범프(323)는 구리(Cu)와 같이 강도가 높은 금속으로 이루어질 수 있다. 제2 범프(323)는, 제2 전극(322) 및 제2 칩 바디(321)의 상부면(321-1)으로부터 돌출된다. 제2 범프(323)은 상단의 면적이 하단의 면적보다 넓은 면적을 갖는다. 일 예로 제2 범프(323)는 제2 전극(322)으로부터 멀어질수록 점점 좁아지는 원뿔 또는 원기둥 형태로 이루어질 수 있다.
제2 칩 바디(321) 내에는 상부면(321-1)과 하부면(321-2) 사이의 내부를 관통하는 제2 관통전극(324)이 배치된다. 일 예에서 제2 관통전극(324)은 제2 칩 바디(321)의 내부를 따라 균일한 직경을 갖는다. 도면에 나타내지는 않았지만, 제2 관통전극(324)과 제2 칩 바디(321) 사이에는 절연층이 배치될 수 있다. 제2 관통전극(324)은 저융점, 예컨대 -40℃ 내지 400℃의 저융점 온도를 갖는 도전성 재질로 이루어진다. 일 예에서 제2 관통전극(324)은 갈륨(Ga), 인듐(In), 주석(Sn), 은(Ag), 구리(Cu), 수은(Hg), 비스무스(Bi), 납(Pb), 금(Au), 아연(Zn), 칼륨(K), 나트륨(Na), 마그네슘(Mg), 알루미늄(Al) 중 적어도 어느 하나로 이루어진 재질이거나, 두 개 이상의 합금 재질일 수 있다. 제2 관통전극(324)의 일단은 제2 전극(322)에 전기적으로 연결된다. 본 예에서와 같이 제2 관통전극(324)의 일단이 제2 전극(322)에 직접 컨택될 수 있지만, 제2 관통전극(324)이 다른 배선층을 통해 제2 전극(322)과 전기적으로 연결되는 경우 제2 관통전극(324)은 다른 배선층과 직접 컨택될 수도 있다. 제2 칩 바디(321)의 하부면(321-2) 위에는 제2 절연층(325)이 배치된다. 일 예에서 제2 절연층(325)은 실리콘산화층으로 이루어진다.
제2 범프(323)는 제1 절연층(315)을 관통하여 제1 관통전극(314) 내부로 삽입되고, 이에 따라 제2 칩 바디(321)의 상부면(321-1)은 제1 절연층(315)의 표면에 직접 접합된다. 상부에 배치되는 제2 칩(320)의 제2 범프(323)가 제1 절연층(315)을 관통해서 하부에 배치되는 제1 칩(310)의 제1 관통전극(314) 내에 삽입됨으로써 제2 칩 바디(321)의 상부면(321-1)과 제1 절연층(315) 사이의 접합이 견고하게 이루어진다. 특히 제2 범프(323)들이 그 형성과정에서 동일하지 않은 크기, 즉 다른 높이를 갖는 경우에도 제1 관통전극(314) 내에 삽입되는 깊이만 달라질 뿐 제2 칩 바디(321)의 상부면(321-1)과 제1 절연층(315) 표면 사이의 접합 상태에는 영향을 주지 않는다. 본 예에서 제1 칩(310) 및 제2 칩(320)은 동일한 기능을 수행하는 동일 구조의 칩이지만, 경우에 따라서 다른 기능을 수행하거나 다른 구조를 가질 수도 있다. 일 예에서 제1 칩(310) 및 제2 칩(320)은 디램(DRAM)이나 플래시 메모리와 같은 메모리 칩일 수 있다.
도 4는 또 다른 실시예에 따른 적층 패키지를 나타내 보인 단면도이다. 도 4를 참조하면, 본 예에 따른 적층 패키지(400)는 로직칩과 메모리칩이 수직 방향으로 적층되는 시스템 집적회로로서, 구체적으로 기판(450) 위에 로직칩(460)이 배치되고, 그 위에 복수개의 메모리칩들(410, 420)이 적층되는 구조를 갖는다. 기판(450) 위에는 로직칩(460)과 메모리칩들(410, 420)을 덮는 몰딩층(470)이 배치된다. 기판(450)은 하부면에서 정해진 규격에 의해 배치되는 솔더 볼(452)들을 갖는다. 이 솔더 볼(452)과 기판(450)의 상부면에 배치되는 전극들과의 전기적인 연결을 위해, 비록 도면에 나타내지는 않았지만, 기판(450) 내부에 배선층이 배치될 수 있으며, 이 배선층에는 재배선층이 포함될 수 있다. 기판(450) 위에 배치되는 로직칩(460)은, 제1 면(461-1) 및 제2 면(461-2)을 갖는 로직칩 바디(461)와, 로직칩 바디(461)를 관통하는 관통전극(464)과, 로직칩 바디(461)의 제2 면(461-2) 위에 배치되는 절연층(465)을 포함한다. 절연층(465)은 생략될 수 있으며, 일 예에서 몰드층으로 대체될 수도 있다. 관통전극(464)의 일 단에는 전극(462)이 배치된다. 이 전극(462)은 로직칩 바디(461)의 제1 면(461-1)에서 노출된다. 전극(462)에는 마이크로 범프(467)가 부착된다. 마이크로 범프(467)는 기판(450)의 표면에 배치되는 전극(미도시)에 부착된다.
로직칩(460) 위에는 제1 메모리칩(410) 및 제2 메모리칩(420)이 수직방향으로 적층된다. 비록 본 예에서는 로직칩(460) 위에 2개의 메모리칩들(410, 420)이 적층되는 구조이지만, 이는 단지 일 예로서 적어도 3개 이상의 메모리칩들이 동일한 방식으로 적층될 수 있다는 것은 당연하다. 로직칩(460) 위에 배치되는 제1 메모리칩(410)은, 서로 반대되는 상부면(411-1) 및 하부면(411-2)을 갖는 제1 메모리칩 바디(411)를 갖는다. 일 예에서 제1 메모리칩 바디(411)는 실리콘 재질로 이루어진다. 도면에 나타내지는 않았지만, 제1 메모리칩 바디(411)의 상부면(411-1) 아래에는 액티브 소자 및/또는 패시브 소자가 배치되는 액티브층이 배치될 수 있다. 제1 메모리칩 바디(411)의 상부면(411-1)에는 복수개의 제1 전극(412)들이 배치된다. 제1 전극(412)은, 예컨대 알루미늄(Al)이나 구리(Cu)와 같은 금속 재질로 이루어진다. 제1 전극(412)들의 각각의 바깥쪽 표면에는 제1 범프(413)가 배치된다. 일 예에서 제1 범프(413)는 구리(Cu)와 같이 강도가 높은 금속으로 이루어질 수 있다. 제1 범프(413)는, 제1 전극(412) 및 제1 칩 바디(411)의 상부면(411-1)으로부터 돌출된다. 제1 범프(413)는 상단의 면적이 하단의 면적보다 넓은 면적을 갖는다. 일 예로 제1 범프(413)는 제1 전극(412)으로부터 멀어질수록 점점 좁아지는 원뿔 또는 원기둥 형태로 이루어질 수 있다. 제1 범프(413)은 로직칩(460) 위의 절연층(465)을 관통하여 로직칩(460) 관통전극(464) 내부로 삽입된다.
제1 메모리칩 바디(411) 내에는 상부면(411-1)과 하부면(411-2) 사이의 내부를 관통하는 제1 관통전극(414)이 배치된다. 일 예에서 제1 관통전극(414)은 제1 메모리칩 바디(411)의 내부를 따라 균일한 직경을 갖는다. 도면에 나타내지는 않았지만, 제1 관통전극(414)과 제1 메모리칩 바디(411) 사이에는 절연층이 배치될 수 있다. 제1 관통전극(414)은 저융점, 예컨대 -40℃ 내지 400℃의 저융점 온도를 갖는 도전성 재질로 이루어진다. 일 예에서 제1 관통전극(414)은 갈륨(Ga), 인듐(In), 주석(Sn), 은(Ag), 구리(Cu), 수은(Hg), 비스무스(Bi), 납(Pb), 금(Au), 아연(Zn), 칼륨(K), 나트륨(Na), 마그네슘(Mg), 알루미늄(Al) 중 적어도 어느 하나로 이루어진 재질이거나, 두 개 이상의 합금 재질일 수 있다. 제1 관통전극(414)의 일단은 제1 전극(412)에 전기적으로 연결된다. 본 예에서와 같이 제1 관통전극(414)의 일단이 제1 전극(412)에 직접 컨택될 수 있지만, 제1 관통전극(414)이 다른 배선층을 통해 제1 전극(412)과 전기적으로 연결되는 경우 제1 관통전극(414)은 다른 배선층과 직접 컨택될 수도 있다. 제1 메모리칩 바디(411)의 하부면(411-2) 위에는 제1 절연층(415)이 배치된다. 일 예에서 제1 절연층(415)은 실리콘산화층으로 이루어진다. 이 경우 칩과 칩 사이에 배치되는 절연층으로서 비도전성 필름(NCF)이나 비도전성 페이스트(NCP)를 사용하는 경우에 비하여, 그 두께를 감소시킬 수 있으며, 다른 재료, 예컨대 칩 바디 물질과의 열팽창 계수 차이로 인한 신뢰성 문제를 억제한다.
상부에 배치되는 제2 메모리칩(420)은, 서로 반대되는 상부면(421-1) 및 하부면(421-2)을 갖는 제2 메모리칩 바디(421)를 갖는다. 일 예에서 제2 메모리칩 바디(421)는 실리콘 재질로 이루어진다. 도면에 나타내지는 않았지만, 제2 메모리칩 바디(421)의 상부면(421-1) 아래에는 액티브 소자 및/또는 패시브 소자가 배치되는 액티브층이 배치될 수 있다. 제2 메모리칩 바디(421)의 상부면(421-1)에는 복수개의 제2 전극(422)들이 배치된다. 제2 전극(422)은, 예컨대 알루미늄(Al)이나 구리(Cu)와 같은 금속 재질로 이루어진다. 제2 전극(422)들의 각각의 바깥쪽 표면에는 제2 범프(423)가 배치된다. 일 예에서 제2 범프(423)는 구리(Cu)와 같이 강도가 높은 금속으로 이루어질 수 있다. 제2 범프(423)는, 제2 전극(422) 및 제2 메모리칩 바디(421)의 상부면(421-1)으로부터 돌출된다. 제2 범프(423)은 상단의 면적이 하단의 면적보다 넓은 면적을 갖는다. 일 예로 제2 범프(423)는 제2 전극(422)으로부터 멀어질수록 점점 좁아지는 원뿔 또는 원기둥 형태로 이루어질 수 있다.
제2 메모리칩 바디(421) 내에는 상부면(421-1)과 하부면(421-2) 사이의 내부를 관통하는 제2 관통전극(424)이 배치된다. 일 예에서 제2 관통전극(424)은 제2 메모리칩 바디(421)의 내부를 따라 균일한 직경을 갖는다. 도면에 나타내지는 않았지만, 제2 관통전극(424)과 제2 메모리칩 바디(421) 사이에는 절연층이 배치될 수 있다. 제2 관통전극(424)은 저융점, 예컨대 -40℃ 내지 400℃의 저융점 온도를 갖는 도전성 재질로 이루어진다. 일 예에서 제2 관통전극(424)은 갈륨(Ga), 인듐(In), 주석(Sn), 은(Ag), 구리(Cu), 수은(Hg), 비스무스(Bi), 납(Pb), 금(Au), 아연(Zn), 칼륨(K), 나트륨(Na), 마그네슘(Mg), 알루미늄(Al) 중 적어도 어느 하나로 이루어진 재질이거나, 두 개 이상의 합금 재질일 수 있다. 제2 관통전극(424)의 일단은 제2 전극(422)에 전기적으로 연결된다. 본 예에서와 같이 제2 관통전극(424)의 일단이 제2 전극(422)에 직접 컨택될 수 있지만, 제2 관통전극(424)이 다른 배선층을 통해 제2 전극(422)과 전기적으로 연결되는 경우 제2 관통전극(424)은 다른 배선층과 직접 컨택될 수도 있다. 제2 메모리칩 바디(421)의 하부면(421-2) 위에는 제2 절연층(425)이 배치된다. 일 예에서 제2 절연층(425)은 실리콘산화층으로 이루어진다.
제2 범프(423)는 제1 절연층(415)을 관통하여 제1 관통전극(414) 내부로 삽입되고, 이에 따라 제2 메모리칩 바디(421)의 상부면(421-1)은 제1 절연층(415)의 표면에 직접 접합된다. 상부에 배치되는 제2 메모리칩(420)의 제2 범프(423)가 제1 절연층(415)을 관통해서 하부에 배치되는 제1 메모리칩(410)의 제1 관통전극(414) 내에 삽입됨으로써 제2 메모리칩 바디(421)의 상부면(421-1)과 제1 절연층(415) 사이의 접합이 견고하게 이루어진다. 특히 제2 범프(423)들이 그 형성과정에서 동일하지 않은 크기, 즉 다른 높이를 갖는 경우에도 제1 관통전극(414) 내에 삽입되는 깊이만 달라질 뿐 제2 메모리칩 바디(421)의 상부면(421-1)과 제1 절연층(415) 표면 사이의 접합 상태에는 영향을 주지 않는다.
본 예에서, 로직칩(460)의 마이크로 범프(467)를 부착시키는 대신에 제1 메모리칩(410)의 제1 범프(413) 또는 제2 메모리칩(420)의 제2 범프(423)와 동일한 구조의 범프가 부착될 수도 있다. 이 경우 기판(450)은, 도 3을 참조하여 설명한 바와 같이 내부에 관통전극을 갖는 기판을 사용할 수 있으며, 로직칩(460)과 기판(450) 사이의 접속은 로직칩(460)과 제1 메모리칩(410)의 접속 방식과 동일한 방식으로 이루어진다.
도 5는 또 다른 예에 따른 적층 패키지를 나타내 보인 단면도이다. 도 5를 참조하면, 도 5를 참조하면, 본 예에 따른 적층 패키지(500)는 로직칩과 메모리칩이 수평 방향으로 적층되는 시스템 집적회로로서, 구체적으로 기판(550)의 제1 영역 위에 로직칩(560)이 배치되고, 기판(550)의 제2 영역 위에 로직칩(560)과 나란하게 복수개의 메모리칩들(510, 520)이 적층되는 구조를 갖는다. 비록 본 예에서는 기판(550) 위에 2개의 메모리칩들(510, 520)이 적층되는 구조이지만, 이는 단지 일 예로서 적어도 3개 이상의 메모리칩들이 동일한 방식으로 적층될 수 있다는 것은 당연하다. 기판(550) 위에는 로직칩(560)과 메모리칩들(510, 520)을 덮는 몰딩층(570)이 배치된다. 기판(550)은 그 내부를 수직 방향으로 관통하는 관통전극(552)을 갖는다. 일 예에서 관통전극(552)은, 수은, 칼륨, 나트륨, 주석, 납, 마그네슘, 알루미늄과 같은 저융점 금속이 구리와 같이 전도성이 높은 금소에 일정 비율로 포함된 금속합금 재질로 이루어질 수 있다. 기판(550) 위에는 절연층(554)이 배치된다. 일 예에서 절연층(554)은 실리콘산화층으로 이루어진다. 본 예에서 기판(550)은, 마더보드(motherboard)나 또 다른 기판에 부착되며, 이를 위해, 도면에 나타내지는 않았지만, 기판(550)의 일 면에서 노출되는 관통전극(552)에 솔더 볼과 같은 접합수단이 부착될 수 있다. 일 예에서 기판(550)은, 인터포저일 수도 있으며, 이 경우 인터포저는 다른 기판에 부착될 수도 있다.
기판(550)의 제1 영역 위에 배치되는 로직칩(560)은, 제1 면(561-1) 및 제2 면(561-2)을 갖는 로직칩 바디(561)와, 로직칩 바디(561)를 관통하는 관통전극(564)과, 로직칩 바디(561)의 제1 면(561-1)에 배치되는 전극(562)과, 그리고 전극(562) 위에 배치되는 범프(567)를 포함한다. 도면에 나타내지는 않았지만, 로직칩 바디(561)의 제2 면(561-2) 위에는 절연층이 배치될 수도 있다. 범프(567)는 기판(550) 위의 절연층(554)을 관통하여 기판(550)의 관통전극(552) 내부로 삽입되고, 이에 따라 로직칩 바디(561)의 상부면(561-1)은 기판(550) 위의 절연층(554)의 표면에 직접 접합된다. 본 예에서는 로직칩(560)과 기판(550) 사이의 연결이 범프(567)를 통해 이루어지지만, 도 4를 참조하여 설명한 바와 같이 범프 및 솔더볼을 이용하여 연결이 이루어질 수도 있다. 이 경우 로직칩(560)에 부착되는 솔더볼이 기판(550)의 관통전극(552)에 직접적으로 또는 간접적으로 연결된다.
기판(550)의 제2 영역 위에서 하부에 배치되는 제1 메모리칩(510)은, 서로 반대되는 상부면(511-1) 및 하부면(511-2)을 갖는 제1 메모리칩 바디(511)를 갖는다. 일 예에서 제1 메모리칩 바디(511)는 실리콘 재질로 이루어진다. 도면에 나타내지는 않았지만, 제1 메모리칩 바디(511)의 상부면(511-1) 아래에는 액티브 소자 및/또는 패시브 소자가 배치되는 액티브층이 배치될 수 있다. 제1 메모리칩 바디(511)의 상부면(511-1)에는 복수개의 제1 전극(512)들이 배치된다. 제1 전극(512)은, 예컨대 알루미늄(Al)이나 구리(Cu)와 같은 금속 재질로 이루어진다. 제1 전극(512)들의 각각의 바깥쪽 표면에는 제1 범프(513)가 배치된다. 일 예에서 제1 범프(513)는 구리(Cu)와 같이 강도가 높은 금속으로 이루어질 수 있다. 제1 범프(513)는, 제1 전극(512) 및 제1 메모리칩 바디(511)의 상부면(511-1)으로부터 돌출된다. 제1 범프(513)은 상단의 면적이 하단의 면적보다 넓은 면적을 갖는다. 일 예로 제1 범프(513)는 제1 전극(512)으로부터 멀어질수록 점점 좁아지는 원뿔 또는 원기둥 형태로 이루어질 수 있다. 제1 범프(513)은 기판(550) 위의 절연층(554)을 관통하여 기판(550)의 관통전극(552) 내부로 삽입된다. 상부에 배치되는 제1 메모리칩(510)의 제1 범프(513)가 기판(550) 위의 절연층(554)을 관통해서 기판(550)의 관통전극(552) 내에 삽입됨으로써 제1 메모리칩 바디(511)의 상부면(511-1)과 절연층(554) 사이의 접합이 견고하게 이루어진다. 특히 제1 범프(513)들이 그 형성과정에서 동일하지 않은 크기, 즉 다른 높이를 갖는 경우에도 기판(550)의 관통전극(552) 내에 삽입되는 깊이만 달라질 뿐 제1 메모리칩 바디(511)의 상부면(511-1)과 절연층(554) 표면 사이의 접합 상태에는 영향을 주지 않는다.
제1 메모리칩 바디(511) 내에는 상부면(511-1)과 하부면(511-2) 사이의 내부를 관통하는 제1 관통전극(514)이 배치된다. 일 예에서 제1 관통전극(514)은 제1 메모리칩 바디(511)의 내부를 따라 균일한 직경을 갖는다. 도면에 나타내지는 않았지만, 제1 관통전극(514)과 제1 메모리칩 바디(511) 사이에는 절연층이 배치될 수 있다. 제1 관통전극(514)은 저융점, 예컨대 -40℃ 내지 400℃의 저융점 온도를 갖는 도전성 재질로 이루어진다. 일 예에서 제1 관통전극(514)은 갈륨(Ga), 인듐(In), 주석(Sn), 은(Ag), 구리(Cu), 수은(Hg), 비스무스(Bi), 납(Pb), 금(Au), 아연(Zn), 칼륨(K), 나트륨(Na), 마그네슘(Mg), 알루미늄(Al) 중 적어도 어느 하나로 이루어진 재질이거나, 두 개 이상의 합금 재질일 수 있다. 제1 관통전극(514)의 일단은 제1 전극(512)에 전기적으로 연결된다. 본 예에서와 같이 제1 관통전극(514)의 일단이 제1 전극(512)에 직접 컨택될 수 있지만, 제1 관통전극(514)이 다른 배선층을 통해 제1 전극(512)과 전기적으로 연결되는 경우 제1 관통전극(514)은 다른 배선층과 직접 컨택될 수도 있다. 제1 메모리칩 바디(511)의 하부면(511-2) 위에는 제1 절연층(515)이 배치된다. 일 예에서 제1 절연층(515)은 실리콘산화층으로 이루어진다. 이 경우 칩과 칩 사이에 배치되는 절연층으로서 비도전성 필름(NCF)이나 비도전성 페이스트(NCP)를 사용하는 경우에 비하여, 그 두께를 감소시킬 수 있으며, 다른 재료, 예컨대 메모리칩 바디 물질과의 열팽창 계수 차이로 인한 신뢰성 문제를 억제한다.
기판(550)의 제2 영역 위에서 하부에 배치되는 제1 메모리칩(520)은, 서로 반대되는 상부면(521-1) 및 하부면(521-2)을 갖는 제2 메모리칩 바디(521)를 갖는다. 일 예에서 제2 메모리칩 바디(521)는 실리콘 재질로 이루어진다. 도면에 나타내지는 않았지만, 제2 메모리칩 바디(521)의 상부면(521-1) 아래에는 액티브 소자 및/또는 패시브 소자가 배치되는 액티브층이 배치될 수 있다. 제2 메모리칩 바디(521)의 상부면(521-1)에는 복수개의 제2 전극(522)들이 배치된다. 제2 전극(522)은, 예컨대 알루미늄(Al)이나 구리(Cu)와 같은 금속 재질로 이루어진다. 제2 전극(522)들의 각각의 바깥쪽 표면에는 제2 범프(523)가 배치된다. 일 예에서 제2 범프(523)는 구리(Cu)와 같이 강도가 높은 금속으로 이루어질 수 있다. 제2 범프(523)는, 제2 전극(522) 및 제2 메모리칩 바디(521)의 상부면(521-1)으로부터 돌출된다. 제2 범프(523)은 상단의 면적이 하단의 면적보다 넓은 면적을 갖는다. 일 예로 제2 범프(523)는 제2 전극(522)으로부터 멀어질수록 점점 좁아지는 원뿔 또는 원기둥 형태로 이루어질 수 있다.
제2 메모리칩 바디(521) 내에는 상부면(521-1)과 하부면(521-2) 사이의 내부를 관통하는 제2 관통전극(524)이 배치된다. 일 예에서 제2 관통전극(524)은 제2 메모리칩 바디(521)의 내부를 따라 균일한 직경을 갖는다. 도면에 나타내지는 않았지만, 제2 관통전극(524)과 제2 메모리칩 바디(521) 사이에는 절연층이 배치될 수 있다. 제2 관통전극(524)은 저융점, 예컨대 -40℃ 내지 400℃의 저융점 온도를 갖는 도전성 재질로 이루어진다. 일 예에서 제2 관통전극(524)은 갈륨(Ga), 인듐(In), 주석(Sn), 은(Ag), 구리(Cu), 수은(Hg), 비스무스(Bi), 납(Pb), 금(Au), 아연(Zn), 칼륨(K), 나트륨(Na), 마그네슘(Mg), 알루미늄(Al) 중 적어도 어느 하나로 이루어진 재질이거나, 두 개 이상의 합금 재질일 수 있다. 제2 관통전극(524)의 일단은 제2 전극(522)에 전기적으로 연결된다. 본 예에서와 같이 제2 관통전극(524)의 일단이 제2 전극(522)에 직접 컨택될 수 있지만, 제2 관통전극(524)이 다른 배선층을 통해 제2 전극(522)과 전기적으로 연결되는 경우 제2 관통전극(524)은 다른 배선층과 직접 컨택될 수도 있다. 제2 메모리칩 바디(521)의 하부면(521-2) 위에는 제2 절연층(525)이 배치된다. 일 예에서 제2 절연층(525)은 실리콘산화층으로 이루어진다.
제2 범프(523)는 제1 절연층(515)을 관통하여 제1 관통전극(514) 내부로 삽입되고, 이에 따라 제2 메모리칩 바디(521)의 상부면(521-1)은 제1 절연층(515)의 표면에 직접 접합된다. 상부에 배치되는 제2 메모리칩(520)의 제2 범프(523)가 제1 절연층(515)을 관통해서 하부에 배치되는 제1 메모리칩(510)의 제1 관통전극(514) 내에 삽입됨으로써 제2 메모리칩 바디(521)의 상부면(521-1)과 제1 절연층(515) 사이의 접합이 견고하게 이루어진다. 특히 제2 범프(523)들이 그 형성과정에서 동일하지 않은 크기, 즉 다른 높이를 갖는 경우에도 제1 관통전극(514) 내에 삽입되는 깊이만 달라질 뿐 제2 메모리칩 바디(521)의 상부면(521-1)과 제1 절연층(515) 표면 사이의 접합 상태에는 영향을 주지 않는다.
도 6 내지 도 9는 일 예에 따른 적층 패키지 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 6을 참조하면, 제1 전극(112) 및 제1 관통전극(114)을 갖는 제1 칩 바디(111)를 준비한다. 제1 칩 바디(111)는 서로 반대되는 상부면(111-1) 및 하부면(111-2)을 갖는다. 일 예에서 제1 칩 바디(111)는 실리콘 재질로 이루어진다. 제1 칩 바디(111)는 도 2를 참조하여 설명한 바와 같이 다수의 단위 소자들을 갖는 웨이퍼 단위일 수 있으며, 이 경우에도 본 예에 따른 제조방법이 동일하게 적용된다. 비록 도면에 나타내지는 않았지만 제1 칩 바디(111)의 상부면(111-1) 아래에는 액티브 소자 및/또는 패시브 소자가 배치되는 액티브층이 배치될 수 있다. 제1 전극(112)은 제1 칩 바디(111)의 상부면(111-1)에 배치된다. 일 예에서 제1 전극(112)은 알루미늄(Al)층패턴이나 구리(Cu)층패턴와 같은 금속층패턴으로 형성한다. 비록 도면에 나타내지는 않았지만, 제1 칩 바디(111)의 상부면(111-1) 위에는 제1 전극(112)을 노출시키는 절연층, 예컨대 실리콘산화층(미도시)이 배치될 수 있다.
제1 관통전극(114)은 제1 칩 바디(111)를 관통하는 비아홀(114')을 채우도록 배치된다. 일 예에서 제1 관통전극(114)은 제1 칩 바디(111)의 내부를 따라 균일한 직경을 갖도록 형성한다. 비록 도면에 나타내지는 않았지만, 제1 관통전극은 다른 배선층을 통해 제1 전극(112)과 연결될 수도 있다. 또한 제1 관통전극(114)과 제1 칩 바디(111) 사이에는 절연층이 배치될 수 있다. 이 경우 절연층은 실리콘산화층으로 형성할 수 있다. 또한 절연층 위에 제1 관통전극(1114)을 구성하는 물질 성분이 제1 칩 바디(111)로 확산되지 않도록 하는 확산방지층을 형성할 수 있다. 일 예에서 확산방지층은 티타늄나이트라이드(TiN)층이나, 또는 탄탈륨나이트라이드(TaN)층으로 형성할 수 있다.
제1 관통전극(114)은, 저융점, 예컨대 -40℃ 내지 400℃의 저융점 온도를 갖는 도전성 재질로 이루어진다. 일 예에서 제1 관통전극(114)은 갈륨(Ga), 인듐(In), 주석(Sn), 은(Ag), 구리(Cu), 수은(Hg), 비스무스(Bi), 납(Pb), 금(Au), 아연(Zn), 칼륨(K), 나트륨(Na), 마그네슘(Mg), 알루미늄(Al) 중 적어도 어느 하나로 이루어진 재질이거나, 두 개 이상의 합금 재질일 수 있다. 일 예에서 제1 관통전극(114)은 전기도금법을 사용하여 형성할 수 있다. 제1 관통전극(114)은 제1 칩 바디(111)의 상부면(111-1)에서 제1 전극(112)에 컨택되고, 제1 칩 바디(111)의 하부면(111-2)에서는 노출된다.
도 7을 참조하면, 제1 칩 바디(111)의 하부면(111-2) 및 제1 관통전극(114)의 노출면 위에 제1 절연층(115)을 형성한다. 일 예에서 제1 절연층(115)은 폴리머로 형성할 수 있다. 다른 예에서 제1 절연층(115)은 실리콘산화층으로 형성할 수 있다. 이 경우 비도전성 필름(NCF)이나 비도전성 페이스트(NCP)를 사용하는 경우에 비하여 상대적으로 얇은 두께로 형성할 수 있으며, 제1 칩 바디(111) 물질인 실리콘과의 열팽창 계수 차이를 상대적으로 낮출 수 있다. 실리콘산화층의 형성은 일반적인 산화층 증착방법을 사용하여 수행할 수 있다.
도 8을 참조하면, 제1 전극(112) 위에 제1 범프(113)를 형성한다. 제1 범프(113)은 상단의 면적이 하단의 면적보다 넓은 면적을 갖도록 형성한다. 일 예에서 제1 범프(113)는 제1 전극(112)으로부터 멀어질수록 점점 좁아지는 원뿔 또는 원기둥 형태로 형성할 수 있다. 일 예에서 제1 범프(113)는 구리(Cu)와 같이 강도가 높은 금속으로 이루어질 수 있다. 제1 범프(113)는 도금공정을 통해 형성한다.
도 9를 참조하면, 도 6 내지 도 8을 참조하여 설명한 바와 같이 만들어진 제1 칩(110) 위에 제2 칩(120)을 정렬시킨다. 본 예에서 제2 칩(120)은 제1 칩(110)과 동일한 구조를 갖는다. 즉 제2 칩(120)은 상부면(121-1) 및 하부면(121-2)을 갖는 제2 칩 바디(111)와, 그 내부를 관통하는 제2 관통전극(124)과, 제2 관통전극(124)의 일단에 컨택되는 제2 전극(122)과, 제2 전극(122) 위에 배치되는 원뿔 또는 원기둥 형태의 제2 범프(123)와, 그리고 제2 칩 바디(121)의 하부면(121-2) 위에 배치되는 제2 절연층(125)을 갖는다. 이와 같이 동일한 구조로 인해 그 제조과정 또한 도 6 내지 도 8을 참조하여 설명한 제1 칩(110)의 제조과정과 동일하다. 그러나 다른 예에서 제2 칩(120)은 제1 칩(110)과는 다른 구조를 가질 수도 있다. 예컨대 제2 칩(120)은 제2 관통전극(124)을 갖지 않을 수도 있다.
제1 칩(110) 위에 제2 칩(120)을 정렬시킨 후에, 도면에서 화살표로 나타낸 바와 같이, 가열 및 가압을 통해 제1 칩(110)에 제2 칩(120)을 적층시킨다. 구체적으로 제1 관통전극(114)의 용융온도 이상의 온도, 예컨대 대략 상온에서 400℃의 온도로 가열하여 제1 관통전극(114)을 액상 또는 준액상 상태로 만든다. 이 상태에서 제2 칩(120)을 가압함으로써, 도 1에 나타낸 바와 같이, 제2 범프(123)는 제1 절연층(115)을 관통하여 액상 또는 준액상 상태의 제1 관통전극(114) 내부로 쉽게 삽입된다. 이 가열 및 가압 과정은 제2 칩 바디(121)의 상부면(121-1)이 제1 절연층(115)과 전 표면에 걸쳐서 충분히 밀착될 때까지 이루어진다. 이 과정에서 제1 절연층(115)은 액상 또는 준액상 상태의 제1 관통전극(114)이 유출되는 것을 억제한다.
이와 같이, 상부에 배치되는 제1 칩(110)의 제1 범프(113)가 제2 칩(120) 위의 제1 절연층(115)을 관통해서 제2 칩(120)의 제2 관통전극(124) 내에 삽입되도록 함으로써 제1 칩 바디(111)의 상부면(111-1)과 제1 절연층(115) 사이의 접합이 전 표면에 걸쳐서 견고하게 이루어진다. 특히 기존의 경우 제1 범프(113)들이 그 형성과정에서 동일하지 않은 크기, 즉 다른 높이를 갖는 경우에는 제1 칩 바디(111)의 상부면(111-1)과 제1 절연층(115) 표면의 접합 상태가 영역에 따라 다르고, 특정 영역에서는 불량한 접합 상태를 나타내었지만, 본 에의 경우 제2 칩(120)의 제2 관통전극(124) 내에 삽입되는 깊이만 달라질 뿐 제1 칩 바디(111)의 상부면(111-1)과 제1 절연층(115) 표면 사이의 접합 상태에는 영향을 주지 않는다.
110, 120...제1, 제2 칩 111, 121...제1, 제2 칩 바디
112, 122...제1, 제2 전극 113, 123...제1, 제2 범프
114, 124...제1, 제2 관통전극 115, 125...제1, 제2 절연층

Claims (24)

  1. 제1 칩; 및
    상기 제1 칩 위에 적층되는 제2 칩을 포함하되,
    상기 제1 칩 및 제2 칩은 동일한 구조를 가지고,
    상기 제1 칩 및 제2 칩은, 각각 칩 바디와, 상기 칩 바디의 내부를 관통하는 관통전극과, 상기 칩 바디의 상부면 위에 배치되는 절연층과, 그리고 상기 칩 바디의 하부면 위에 배치되는 범프들을 가지고,상기 제2 칩의 범프들은 상기 제1 칩의 절연층을 관통하여 상기 제1 칩의 관통전극 내부로 삽입되며, 그리고
    상기 제2 칩의 칩 바디의 하부면이 상기 제1 칩의 절연층 표면에 직접 접하고, 상기 제1 칩의 절연층은 상기 제2 칩의 범프들 사이에서 상기 제2 칩의 칩 바디의 표면을 완전히 덮는 적층 패키지.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 범프들 각각은 상단의 면적이 하단의 면적보다 넓은 면적을 갖는 형태로 이루어지는 적층 패키지.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 범프들 각각은 원뿔 또는 원기둥 형태로 이루어지는 적층 패키지.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 칩의 관통전극은 -40℃ 내지 400℃의 저융점 온도를 갖는 도전성 재질로 이루어지는 적층 패키지.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 칩의 관통전극은, 갈륨(Ga), 인듐(In), 주석(Sn), 은(Ag), 구리(Cu), 수은(Hg), 비스무스(Bi), 납(Pb), 금(Au), 아연(Zn), 칼륨(K), 나트륨(Na), 마그네슘(Mg), 알루미늄(Al) 중 적어도 어느 하나로 이루어진 재질이거나, 두 개 이상의 합금 재질일저융점 금속 물질로 이루어지는 적층 패키지.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 칩의 관통전극은 상기 제1 칩 바디를 따라 균일한 직경을 갖는 적층 패키지.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 칩 및 제2 칩은 웨이퍼 단위인 적층 패키지.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 절연층은 실리콘산화층인 적층 패키지.
  9. 기판;
    상기 기판 위에 배치되는 제1 칩; 및
    상기 제1 칩 위에 적층되는 제2 칩을 포함하되,
    상기 제1 칩 및 제2 칩은 동일한 구조를 가지고,
    상기 제1 칩 및 제2 칩은, 각각 칩 바디와, 상기 칩 바디의 내부를 관통하는 관통전극과, 상기 칩 바디의 상부면 위에 배치되는 절연층과, 그리고 상기 칩 바디의 하부면 위에 배치되는 범프들을 가지고,상기 제2 칩의 범프들은 상기 제1 칩의 절연층을 관통하여 상기 제1 칩의 관통전극 내부로 삽입되며, 그리고
    상기 제2 칩의 칩 바디의 하부면이 상기 제1 칩의 절연층 표면에 직접 접하고, 상기 제1 칩의 절연층은 상기 제2 칩의 범프들 사이에서 상기 제2 칩의 칩 바디의 표면을 완전히 덮는 제2 칩을 포함하는 적층 패키지.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 범프들 각각은 상단의 면적이 하단의 면적보다 넓은 면적을 갖는 형태로 이루어지는 적층 패키지.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 범프들 각각은 원뿔 또는 원기둥 형태로 이루어지는 적층 패키지.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 칩의 관통전극은 -40℃ 내지 400℃의 저융점 온도를 갖는 도전성 재질로 이루어지는 적층 패키지.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 칩의 관통전극은 상기 제1 칩의 칩 바디를 따라 균일한 직경을 갖는 적층 패키지.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 절연층은 실리콘산화층인 적층 패키지.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 기판과 상기 제1 칩 사이에 배치되되, 상기 제1 칩과는 이종인 칩을 더 포함하는 적층 패키지.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 제1 칩이 배치되는 제1 영역과 구별되는 상기 기판의 제2 영역에서 상기 기판 위에 배치되되, 상기 제1 칩과는 이종인 칩을 더 포함하는 적층 패키지.
  17. 동일한 구조를 갖는 제1 칩 및 제2 칩을 준비하되, 상기 제1 칩 및 제2 칩 각각은, 칩 바디와, 상기 칩 바디의 내부를 관통하는 관통전극과, 상기 칩 바디의 상부면 위에 배치되는 절연층과, 그리고 상기 칩 바디의 하부면에 배치되는 범프들을 갖는 단계;
    상기 제1 칩 및 제2 칩을 수직방향으로 정렬시키는 단계; 및
    상기 정렬된 제1 칩 및 제2 칩에 대해 가열 및 가압으로 상부에 정렬된 제2 칩의 범프가 하부에 정렬된 제1 칩의 절연층을 관통하여 상기 제1 칩의 관통전극 내부로 삽입되도록 하되, 상기 제2 칩의 칩 바디의 하부면이 상기 제1 칩의 절연층 표면에 직접 접하고, 상기 제1 칩의 절연층은 상기 제2 칩의 범프들 사이에서 상기 제2 칩의 칩 바디의 표면을 완전히 덮도록 하는 단계를 포함하는 적층 패키지 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 범프들 각각은 상단의 면적이 하단의 면적보다 넓은 면적을 갖는 형태로 형성하는 적층 패키지 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 범프들 각각은 원뿔 또는 원기둥 형태로 형성하는 적층 패키지 제조방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 관통전극은 -40℃ 내지 400℃의 저융점 온도를 갖는 도전성 재질로 형성하는 적층 패키지 제조방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 관통전극은 상기 칩 바디를 따라 균일한 직경을 갖도록 하는 적층 패키지 제조방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 절연층은 실리콘산화층으로 형성하는 적층 패키지 제조방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제1 칩 및 제2 칩은 웨이퍼 단위인 적층 패키지 제조방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 정렬된 제1 칩 및 제2 칩에 대해 가열 및 가압은, 상부에 정렬된 상기 제2 칩의 칩 바디 하부면이 하부에 정렬된 상기 제1 칩의 절연층에 전 면적에 걸쳐서 접하도록 수행되는 적층 패키지 제조방법.
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