KR100905784B1 - 반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지 - Google Patents

반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지 Download PDF

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Abstract

반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지가 개시되어 있다. 반도체 패키지용 관통 전극은 반도체 칩을 관통하며, 내부에 리세스부가 형성된 제1 전극 및 상기 리세스부 내에 배치된 제2 전극을 포함한다. 반도체 패키지용 관통 전극의 상기 제1 전극은 제1 경도를 갖는 제1 금속을 포함하고, 상기 제2 전극은 상기 제1 경도보다 낮은 제2 경도를 갖는 제2 금속을 포함한다. 반도체 칩 몸체를 관통하는 관통 전극을 제1 경도 및/또는 제1 용융점을 갖는 제1 금속 및 제1 경도 및/또는 제1 용융점보다 낮은 제2 경도 및/또는 제2 용융점을 갖는 제2 금속으로 형성하여 복수개의 반도체 패키지를 쉽게 적층 할 수 있도록 한다.

Description

반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지{THROUGH ELECTRODE FOR SEMICONDUCTOR PACKAGE AND SEMICONDUCTOR PACKAGE HAVING THE THROUGH ELECTRODE}
본 발명은 반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지에 관한 것이다.
일반적으로, 반도체 패키지는 반도체 칩 제조 공정, 전기적 검사 공정 및 패키지 공정에 의하여 제조된다. 반도체 칩 제조 공정은 트랜지스터, 저항, 커패시터 등과 같은 소자를 웨이퍼 상에 형성한다. 전기적 검사 공정은 반도체 칩을 전기적으로 검사하여 양품 반도체 칩 및 불량 반도체 칩을 구분한다. 패키지 공정은 취성이 약한 반도체 칩을 외부로부터 인가된 충격 및/또는 진동으로부터 보호한다.
반도체 소자를 포함하는 반도체 패키지는 퍼스널 컴퓨터, 텔레비전 수신기, 가전 제품, 정보통신 기기 등에 적용되고 있다.
최근 반도체 패키지의 기술 개발에 따라 반도체 칩 사이즈의 100% 내지 105%에 불과한 사이즈를 갖는 "칩 스케일 패키지"가 개발되고 있다. 이에 더하여, 최근에는 복수개의 반도체 칩들 및/또는 반도체 패키지들을 적층 하여 데이터 저장 용 량 및 데이터 처리 속도를 향상시킨 "적층 반도체 패키지"가 개발되고 있다.
최근 개발된 적층 반도체 패키지는 반도체 칩에 관통 전극을 형성하고, 관통 전극을 갖는 복수개의 반도체 칩들을 적층 하여 제조된다.
적층 반도체 패키지를 제조하기 위해 반도체 칩에 형성되는 관통 전극은 일반적으로 구리와 같은 고융점 금속이 사용된다.
따라서, 고융점 금속으로 이루어진 관통 전극을 갖는 반도체 칩들을 전기적으로 연결하기 위해서, 인접한 반도체 칩들에 형성된 관통 전극들을 솔더와 같은 저융점 금속으로 연결할 수 있다.
그러나, 적층 반도체 패키지에서 인접한 반도체 칩들에 각각 형성된 관통 전극들을 전기적으로 연결하는 솔더에 의하여 적층 된 반도체 칩들의 사이에는 갭(gap)이 형성된다. 적층 반도체 패키지에 형성된 갭은 적층 반도체 패키지의 신뢰성을 크게 감소 시킨다.
적층 반도체 패키지의 신뢰성이 감소 되는 것을 방지하기 위해 반도체 칩들 사이에 언더-필 물질을 주입할 수 있다. 그러나, 반도체 칩들 사이의 좁은 갭에 언더-필 물질을 주입하기 어려운 문제점을 갖는다.
이와 같은 문제점을 극복하기 위해서, 인접한 반도체 칩들의 관통 전극을 직접 전기적으로 연결할 수 있지만, 인접한 반도체 칩들의 관통 전극들을 직접 전기적으로 연결하기 위해서는 관통 전극들을 고온, 고압으로 본딩 해야 하는 문제점을 갖는다.
본 발명은 갭이 없는 적층 반도체 패키지에 적합한 반도체 패키지용 관통 전극을 제공한다.
본 발명은 상기 관통 전극을 갖는 반도체 패키지를 제공한다.
본 발명에 따른 반도체 패키지용 관통 전극은 반도체 칩을 관통하며, 내부에 리세스부가 형성된 제1 전극 및 상기 리세스부 내에 배치된 제2 전극을 포함한다.
반도체 패키지용 관통 전극의 상기 제1 전극은 제1 경도를 갖는 제1 금속을 포함하고, 상기 제2 전극은 상기 제1 경도보다 낮은 제2 경도를 갖는 제2 금속을 포함한다.
반도체 패키지용 관통 전극의 상기 제1 전극은 제1 용융점을 갖는 제1 금속을 포함하고, 상기 제2 전극은 상기 제1 용융점보다 낮은 제2 용융점을 갖는 제2 금속을 포함한다.
반도체 패키지용 관통 전극의 상기 제1 전극은 구리, 알루미늄, 알루미늄 합금 및 금속 합금으로 이루어진 군으로부터 선택된 어느 하나를 포함한다.
반도체 패키지용 관통 전극의 상기 제2 전극은 납을 포함하는 솔더이다.
반도체 패키지용 관통 전극의 상기 제1 전극의 길이는 상기 반도체 칩의 두께보다 길게 형성된다.
반도체 패키지용 관통 전극의 상기 제1 전극은 일측 단부가 막힌 파이프 형상을 갖는다.
반도체 패키지용 관통 전극의 상기 제1 전극의 일측 단부와 대향하는 타측 단부는 확장된 제1 확장부를 갖고, 상기 제2 전극은 상기 제1 확장부와 대응하여 확장된 제2 확장부를 갖는다.
본 발명에 따른 반도체 패키지는 회로부를 갖는 반도체 칩 몸체 및 상기 회로부와 연결된 본딩 패드를 갖는 반도체 칩 및 상기 본딩 패드 및 상기 본딩 패드와 대응하는 상기 반도체 칩 몸체를 관통하며 내부에 리세스부를 갖는 제1 전극 및 상기 리세스부의 내부에 배치된 제2 전극을 갖는 관통 전극을 포함한다.
반도체 패키지의 상기 제1 전극은 제1 경도를 갖는 제1 금속을 포함하고, 상기 제2 전극은 상기 제1 경도보다 낮은 제2 경도를 갖는 제2 금속을 포함한다.
반도체 패키지의 상기 제1 전극은 제1 용융점을 갖는 제1 금속을 포함하고, 상기 제2 전극은 상기 제1 용융점보다 낮은 제2 용융점을 갖는 제2 금속을 포함한다.
반도체 패키지의 상기 제1 전극은 구리, 알루미늄, 알루미늄 합금 및 금속 합금으로 이루어진 군으로부터 선택된 어느 하나를 포함하고, 상기 제2 전극은 납을 포함하는 솔더이다.
반도체 패키지의 상기 제1 전극의 길이는 상기 반도체 칩 몸체의 두께보다 길게 형성된다.
반도체 패키지의 상기 제1 전극은 상기 본딩 패드와 전기적으로 접속되며, 단부가 개구된 파이프 형상을 갖는다.
반도체 패키지의 상기 제1 전극의 상기 단부는 확장된 제1 확장부를 갖고, 상기 제2 전극은 상기 제1 확장부와 대응하여 확장된 제2 확장부를 갖는다.
반도체 패키지의 상기 본딩 패드는 상기 반도체 칩 몸체의 상면의 중앙부에 배치된다.
반도체 패키지의 상기 본딩 패드는 상기 반도체 칩 몸체의 상면의 에지에 배치된다.
반도체 패키지의 상기 반도체 칩은 상기 반도체 칩 몸체상에 배치되어 상기 본딩 패드, 상기 제1 전극 및 상기 제2 전극을 덮는 절연막을 포함한다.
반도체 패키지의 상기 절연막은 상기 제2 전극을 노출하는 개구를 더 포함한다.
반도체 패키지의 상기 반도체 칩 몸체는 상기 회로부를 리페어하기 위한 퓨즈 및 상기 퓨즈를 덮어 절연하는 퓨즈 절연 부재를 포함한다.
반도체 패키지는 상기 관통 전극과 접속되는 접속 패드, 상기 접속 패드 상에 배치된 솔더층를 갖는 기판 및 상기 기판과 상기 반도체 칩 몸체 사이에 개재된 언더-필 부재를 더 포함한다.
본 발명에 따른 반도체 패키지는 회로부를 갖는 반도체 칩 몸체 및 상기 회로부와 연결되며 상기 반도체 칩 몸체의 중앙에 배치된 본딩 패드를 갖는 반도체 칩, 상기 반도체 칩 몸체의 에지를 관통하며 내부에 리세스부를 갖는 제1 전극 및 상기 리세스부의 내부에 배치된 제2 전극을 갖는 관통 전극 및 상기 본딩 패드 및 상기 관통 전극을 전기적으로 연결하며, 상기 제2 전극을 노출하는 개구를 갖는다.
반도체 패키지의 상기 제1 전극은 제1 경도를 갖는 제1 금속을 포함하고, 상 기 제2 전극은 상기 제1 경도보다 낮은 제2 경도를 갖는 제2 금속을 포함한다.
반도체 패키지의 상기 제1 전극은 제1 용융점을 갖는 제1 금속을 포함하고, 상기 제2 전극은 상기 제1 용융점보다 낮은 제2 용융점을 갖는 제2 금속을 포함한다.
반도체 패키지의 상기 제1 전극은 구리, 알루미늄, 알루미늄 합금 및 금속 합금으로 이루어진 군으로부터 선택된 어느 하나를 포함하고, 상기 제2 전극은 납을 포함하는 솔더이다.
반도체 패키지의 상기 제1 전극의 길이는 상기 반도체 칩 몸체의 두께보다 길게 형성된다.
반도체 패키지의 상기 제1 전극은 상기 반도체 칩 몸체의 표면 부분에서 확장된 제1 확장부를 갖고, 상기 제2 전극은 상기 제1 확장부와 대응하여 확장된 제2 확장부를 갖는다.
반도체 패키지의 상기 반도체 칩은 상기 반도체 칩 몸체상에 배치되어, 상기 본딩 패드, 상기 제1 전극 및 상기 제2 전극을 덮는 절연막을 포함한다.
반도체 패키지의 상기 절연막은 상기 제2 전극을 노출하는 개구를 갖는다.
반도체 패키지 상기 재배선은 씨드 금속 패턴을 더 포함한다.
반도체 패키지의 상기 재배선 및 상기 본딩 패드의 사이에는 상기 제1 전극과 동일한 물질을 포함하는 연결 패턴이 배치된다.
반도체 패키지의 상기 반도체 칩 몸체는 상기 회로부를 리페어하기 위한 퓨즈 및 상기 퓨즈를 덮는 퓨즈 절연 패턴을 포함한다.
반도체 패키지는 상기 관통 전극과 접속되는 접속 패드, 상기 접속 패드 상에 배치된 솔더층를 갖는 기판 및 상기 기판과 상기 반도체 칩 몸체 사이에 개재된 언더-필 부재를 더 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지용 관통 전극을 도시한 단면도이다.
도 1에 도시된 반도체 패키지용 관통 전극은 복수개의 웨이퍼 레벨 반도체 패키지들을 적층 하기에 적합하다.
도 1을 참조하면, 반도체 칩(1)은, 예를 들어, 직육면체 형상을 갖는다. 반도체 칩(1)은 제1 면(2), 제1 면(2)과 대향 하는 제2 면(3)을 갖는다.
관통 전극(10)은 반도체 칩(1)을 관통한다. 관통 전극(10)은, 예를 들어, 반도체 칩(1)의 제1 면(2)에 대하여 수직한 방향으로 관통한다. 관통 전극(10)의 길이는 반도체 칩(1)의 두께보다 긴 길이를 갖고, 이 결과 관통 전극(10)의 단부는 반도체 칩(1)으로부터 돌출된다.
본 실시예에서, 관통 전극(10)의 제1 단부(10a)는 반도체 칩(1)의 제1 면(2) 과 실질적으로 동일한 평면상에 배치되고, 관통 전극(10)의 제1 단부(10a)와 대향하는 제2 단부(10b)는 반도체 칩(1)의 제2 면(3)으로부터 돌출된다.
관통 전극(10)은 제1 전극(11) 및 제2 전극(14)을 포함한다. 즉, 관통 전극(10)은 이중 전극 구조를 갖는다.
관통 전극(10)의 제1 전극(11)은 내부에 리세스부(recess portion;12)를 갖는다. 리세스부(12)를 갖는 제1 전극(11)은, 예를 들어, 일측 단부가 막힌 파이프 형상을 갖는다. 제1 전극(11)의 길이는 반도체 칩(1)의 두께보다 긴 길이를 갖고 이 결과 제1 전극(11)은 반도체 칩(1)의 제2 면(3)으로부터 돌출된다.
관통 전극(10)의 제2 전극(14)은 제1 전극(11)의 리세스부(12) 내에 배치된다. 예를 들어, 제2 전극(14)은 제1 전극(11)의 리세스부(12)에 채워진다.
제1 전극(11)은, 예를 들어, 제1 경도를 갖는 제1 금속을 포함할 수 있고, 제2 전극(14)은 제1 전극(11)의 제1 경도보다 상대적으로 낮은 제2 경도를 갖는 제2 금속을 포함할 수 있다.
이와 다르게, 제1 전극(11)은, 예를 들어, 제1 용융점을 갖는 제1 금속을 포함할 수 있고, 제2 전극(14)은 제1 전극(11)의 제1 용융점보다 상대적으로 낮은 제2 용융점을 갖는 제2 금속을 포함할 수 있다.
제1 경도 및/또는 제1 용융점을 갖는 제1 전극(11)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제2 경도 및/또는 제2 용융점을 갖는 제2 전극(11)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
한편, 제1 전극(11)의 개구 된 제1 단부(10a)는 리세스부(12)의 부피를 증가시키기 위한 제1 확장부(11a)를 갖고, 제2 전극(14)은 제1 확장부(11a)에 대응하여 면적이 증가 되는 제2 확장부(14a)를 갖는다.
도 2는 도 1에 도시된 관통 전극을 갖는 반도체 패키지를 도시한 평면도이다. 도 3은 도 2의 I-I' 선을 따라 절단한 단면도이다.
도 2 및 도 3들을 참조하면, 반도체 패키지(100)는 반도체 칩(110) 및 관통 전극(120)을 포함한다.
반도체 칩(110)은 반도체 칩 몸체(112) 및 본딩 패드(114)를 포함한다. 이에 더하여, 반도체 칩(110)은 본딩 패드(114)를 노출하는 개구를 갖는 보호막(115)을 포함할 수 있다.
반도체 칩 몸체(112)는, 예를 들어, 직육면체 형상을 갖는다. 반도체 칩 몸체(112)는 제1 면(112a) 및 제1 면(112a)과 마주하는 제2 면(112b)을 갖는다.
반도체 칩 몸체(112)는, 예를 들어, 적어도 하나의 회로부(111)를 포함한다. 각 회로부(111)는, 예를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다. 본 실시예에서, 회로부(111)는, 예를 들어, 반도체 칩 몸체(112)에 4 개가 매트릭스 형태로 배치된다.
본딩 패드(114)는 반도체 칩 몸체(112)의 제1 면(112a) 상에 배치된다. 본 실시예에서, 복수개의 본딩 패드(114)들은 제1 면(112a)의 중앙부에 배치된다.
본딩 패드(114)는 반도체 칩 몸체(112)의 회로부(111)의 데이터 저장부 및/또는 데이터 처리부와 전기적으로 접속된다.
관통 전극(120)은 본딩 패드(114) 및 본딩 패드(114)와 대응하는 반도체 칩 몸체(112)를 관통한다. 관통 전극(120)의 일부는 본딩 패드(114)와 전기적으로 연결되고, 관통 전극(120)의 일측 단부는 반도체 칩 몸체(112)의 제2 면(112b)으로부터 소정 높이로 돌출된다.
관통 전극(120)은 제1 전극(122) 및 제2 전극(124)을 포함한다. 이에 더하여 관통 전극(120)은 제1 전극(122)의 표면을 덮는 씨드 금속층(미도시)을 포함할 수 있다. 씨드 금속층은 제1 전극(122)을 도금 방법으로 형성하기 위해 제1 전극(122)의 표면에 선택적으로 형성된다.
관통 전극(120)의 제1 전극(122)은 본딩 패드(114) 및 반도체 칩 몸체(112)를 관통한다.
제1 전극(122)은 제2 전극(124)을 수납하기 위한 리세스부(121)를 갖고, 리세스부(121)를 갖는 제1 전극(122)은, 예를 들어, 일측 단부는 막히고 일측 단부와 대향 하는 타측 단부는 개구 된 파이프 형상을 갖는다. 관통 전극(120)의 제1 전극(122)의 일부는 본딩 패드(114)와 전기적으로 접속된다. 제1 전극(122)의 일부는 보호막 패턴(115)에 의하여 노출된 본딩 패드(114)의 상면을 덮는다.
제2 전극(124)은 제1 전극(122)의 리세스부(121) 내에 배치된다.
제1 전극(122)은, 예를 들어, 제1 경도를 갖는 제1 금속을 포함할 수 있고, 제2 전극(124)은 제1 전극(122)의 제1 경도보다 상대적으로 낮은 제2 경도를 갖는 제2 금속을 포함할 수 있다. 제1 경도를 갖는 제1 전극(122)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제2 전극(124)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
이와 다르게, 제1 전극(122)은, 예를 들어, 제1 용융점을 갖는 제1 금속을 포함할 수 있고, 제2 전극(124)은 제1 전극(122)의 제1 용융점보다 상대적으로 낮은 제2 용융점을 갖는 제2 금속을 포함할 수 있다. 제1 용융점을 갖는 제1 전극(122)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제2 전극(124)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
한편, 제1 전극(122)의 입구는 제1 확장부(122a)를 갖고, 제2 전극(124)은 제1 확장부(122a)에 대응하여 면적이 증가 되는 제2 확장부(124a)를 갖는다.
도 4는 본 발명의 일실시예에 의한 반도체 패키지를 도시한 평면도이다. 도 5은 도 4의 II-II' 선을 따라 절단한 단면도이다.
도 4 및 도 5들을 참조하면, 반도체 패키지(100)는 반도체 칩(110) 및 관통 전극(120)을 포함한다.
반도체 칩(110)은 반도체 칩 몸체(112) 및 본딩 패드(116)를 포함한다. 이에 더하여, 반도체 칩(110)은 본딩 패드(116)를 노출하는 개구를 갖는 보호막(115)을 포함할 수 있다.
반도체 칩 몸체(112)는 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 갖는 적어도 하나의 회로부(111)를 포함한다. 본 실시예에서, 회로부(111)들은 반도체 칩 몸체(112)에 4 개가 2×2 행렬 형태로 배치된다.
회로부(111)를 갖는 반도체 칩 몸체(112)는, 예를 들어, 직육면체 형상을 갖는다. 반도체 칩 몸체(112)는 제1 면(112a) 및 제1 면(112a)과 마주하는 제2 면(112b)을 갖는다.
본딩 패드(116)는, 예를 들어, 반도체 칩 몸체(112)의 제1 면(112a) 상에 배치된다. 본 실시예에서, 복수개의 본딩 패드(116)들은 회로부(111)의 바깥쪽에 배치된다.
본딩 패드(116)는 반도체 칩 몸체(112)의 데이터 저장부 및/또는 데이터 처리부와 전기적으로 접속된다.
관통 전극(120)은 반도체 칩 몸체(112)의 에지를 따라 배치된 각 본딩 패드(116) 및 각 본딩 패드(116)와 대응하는 반도체 칩 몸체(112)를 관통한다. 본딩 패드(116) 및 반도체 칩 몸체(112)를 관통하는 관통 전극(120)은 본딩 패드(116)와 직접 전기적으로 연결되고, 관통 전극(120)의 단부는 반도체 칩 몸체(112)의 제2 면(112b)으로부터 돌출된다.
관통 전극(120)은 이중 전극 구조를 갖는다. 이중 전극 구조를 갖는 관통 전극(120)은, 예를 들어, 컵 형상을 갖는 제1 전극(122) 및 제1 전극(122)의 내부에 수납된 제2 전극(124)을 포함한다.
본딩 패드(116) 및 반도체 칩 몸체(112)를 관통하는 제1 전극(122)은 리세스부(121)를 갖고, 리세스부(121)를 갖는 제1 전극(122)은, 예를 들어, 컵 형상을 갖는다. 컵 형상을 갖는 제1 전극(122)의 일부는 본딩 패드(116)와 전기적으로 직접 접속된다.
제2 전극(124)은 제1 전극(122)의 리세스부(121) 내에 배치된다.
제1 전극(122)은, 예를 들어, 제1 경도를 갖는 제1 금속을 포함할 수 있고, 제2 전극(124)은 제1 전극(122)의 제1 경도보다 상대적으로 낮은 제2 경도를 갖는 제2 금속을 포함할 수 있다. 제1 경도를 갖는 제1 전극(122)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제1 경도보다 낮은 제2 경도를 갖는 제2 전극(124)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
이와 다르게, 제1 전극(122)은, 예를 들어, 제1 용융점을 갖는 제1 금속을 포함할 수 있고, 제2 전극(124)은 제1 전극(122)의 제1 용융점보다 상대적으로 낮은 제2 용융점을 갖는 제2 금속을 포함할 수 있다. 제1 용융점을 갖는 제1 전극(122)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제1 용융점보다 낮은 제2 용융점을 갖는 제2 전극(124)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
한편, 제1 전극(122)의 개구된 단부는 리세스부(121)의 부피를 확장하기 위한 제1 확장부(122a)를 갖고, 제2 전극(124)은 제1 확장부(122a)에 대응하여 면적이 증가 되는 제2 확장부(124a)를 갖는다.
도 6은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 평면도이다. 도 7은 도 2의 III-III' 선을 따라 절단한 단면도이다. 도 8은 도 7의 'A' 부분 확대 도이다.
도 6 내지 도 8들을 참조하면, 반도체 패키지(100)는 반도체 칩(110) 및 관통 전극(120)을 포함한다.
반도체 칩(110)은 반도체 칩 몸체(112), 본딩 패드(114), 퓨즈(117) 및 퓨즈 절연 부재(118)를 포함한다. 이에 더하여, 반도체 칩(110)은 본딩 패드(114)를 노출하는 개구를 갖는 보호막(115)을 포함할 수 있다.
반도체 칩 몸체(112)는, 예를 들어, 직육면체 형상을 갖는다. 반도체 칩 몸체(112)는 제1 면(112a) 및 제1 면(112a)과 마주하는 제2 면(112b)을 갖는다.
반도체 칩 몸체(112)는 회로부(111)를 포함한다. 회로부(111)는, 예를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다. 본 실시예에서, 회로부(111)들은, 예를 들어, 4 개로 이루어지며, 회로부(111)들은 2×2 행렬 형상으로 반도체 칩 몸체(112) 상에 배치된다.
본딩 패드(114)는, 예를 들어, 반도체 칩 몸체(112)의 제1 면(112a) 상에 배치된다. 본 실시예에서, 복수개의 본딩 패드(114)들은 인접한 한 쌍의 회로부(111)들의 사이에 배치된다.
본딩 패드(114)는 반도체 칩 몸체(112)의 회로부(111)의 데이터 저장부 및/또는 데이터 처리부와 전기적으로 접속된다.
퓨즈(117)는 본딩 패드(114)들 및 회로부(111)의 사이에 배치된다. 복수개의 퓨즈(117)들은 회로부(111)를 리페어 한다. 퓨즈 절연 부재(118)은 퓨즈(117)를 절연한다. 퓨즈 절연 부재(118)는, 예를 들어, 유기물을 포함할 수 있다. 퓨즈 절연 부재(118)는 퓨즈(117)와 대응하는 곳에 선택적으로 형성될 수 있다. 퓨즈 절연 부재(118)의 상면은, 예를 들어, 보호막 패턴(115)과 실질적으로 동일한 평면상에 배치될 수 있다.
관통 전극(120)은 반도체 칩(110)의 본딩 패드(114) 및 본딩 패드(114)와 대응하는 반도체 칩 몸체(112)를 관통한다. 관통 전극(120)은 본딩 패드(114)와 직접 전기적으로 연결되고, 관통 전극(120)의 단부는 반도체 칩 몸체(112)의 제2 면(112b)으로부터 돌출된다.
관통 전극(120)은 제1 전극(122) 및 제2 전극(124)을 포함한다.
관통 전극(120)의 제1 전극(122)은 본딩 패드(114) 및 반도체 칩 몸체(112)를 관통한다. 제1 전극(122)은 리세스부(121)를 갖고, 리세스부(121)를 갖는 제1 전극(122)은, 예를 들어, 파이프 형상을 갖는다. 제1 전극(122)의 일부는 본딩 패드(114)와 전기적으로 직접 접속된다. 제1 전극(122)의 일부는 보호막 패턴(115)에 의하여 노출된 본딩 패드(114)를 덮는다.
제2 전극(124)은 제1 전극(122)의 리세스부(121) 내에 배치된다.
본 실시예에서, 노출된 제1 전극(122) 및 제2 전극(124)의 단부는, 예를 들어, 보호막 패턴(115)과 실질적으로 동일한 평면상에 배치되며, 제1 전극(122)은 보호막 패턴(115)에 의하여 노출된 본딩 패드(114)의 상면을 덮는다.
제1 전극(122)은, 예를 들어, 제1 경도를 갖는 제1 금속을 포함할 수 있고, 제2 전극(124)은 제1 전극(122)의 제1 경도보다 상대적으로 낮은 제2 경도를 갖는 제2 금속을 포함할 수 있다. 제1 전극(122)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제2 전극(124)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
이와 다르게, 제1 전극(122)은, 예를 들어, 제1 용융점을 갖는 제1 금속을 포함할 수 있고, 제2 전극(124)은 제1 전극(122)의 제1 용융점보다 상대적으로 낮은 제2 용융점을 갖는 제2 금속을 포함할 수 있다. 제1 전극(122)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제2 전극(124)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
한편, 제1 전극(122)의 개구된 단부는 리세스부(121)의 부피를 확장하기 위한 제1 확장부(122a)를 갖고, 제2 전극(124)은 제1 확장부(122a)에 대응하여 면적이 증가 되는 제2 확장부(124a)를 갖는다.
도 9는 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 9에 도시된 반도체 패키지는 특히 적어도 2 개의 반도체 패키지를 적층 하여 적층 반도체 패키지(stacked semiconductor package)를 제조하기에 적합하다.
도 9를 참조하면, 반도체 패키지(100)는 반도체 칩(110), 관통 전극(120) 및 절연막(130)을 포함한다.
반도체 칩(110)은 반도체 칩 몸체(112), 본딩 패드(114)를 포함한다. 이에 더하여, 반도체 칩(110)은 본딩 패드(114)를 노출하는 개구를 갖는 보호막 패턴(115)을 포함할 수 있다.
반도체 칩 몸체(112)는, 데이터 저장부 및 데이터 처리부를 갖는 회로 부(111)를 포함한다.
회로부(111)를 갖는 반도체 칩 몸체(112)는, 예를 들어, 직육면체 형상을 갖는다. 반도체 칩 몸체(112)는 제1 면(112a) 및 제1 면(112a)과 마주하는 제2 면(112b)을 갖는다.
본딩 패드(114)는, 예를 들어, 반도체 칩 몸체(112)의 제1 면(112a) 상에 배치된다. 본 실시예에서, 복수개의 본딩 패드(114)들은 인접한 한 쌍의 회로부(111)들의 사이에 배치된다.
본딩 패드(114)는 반도체 칩 몸체(112)의 회로부(111)의 데이터 저장부 및/또는 데이터 처리부와 전기적으로 접속된다.
관통 전극(120)은 반도체 칩(110)의 본딩 패드(114) 및 본딩 패드(114)와 대응하는 반도체 칩 몸체(112)를 관통한다. 본딩 패드(114) 및 반도체 칩 몸체(112)를 관통하는 관통 전극(120)은 본딩 패드(114)와 직접 전기적으로 연결되고, 관통 전극(120)의 단부는 반도체 칩 몸체(112)의 제2 면(112b)으로부터 돌출된다.
관통 전극(120)은 제1 전극(122) 및 제2 전극(124)을 포함한다.
제1 전극(122)은 본딩 패드(114) 및 반도체 칩 몸체(112)를 관통한다. 제1 전극(122)은 리세스부(121)를 갖고, 리세스부(121)를 갖는 제1 전극(122)은 일측 단부는 막히고 일측 단부와 대향 하는 타측 단부는 개구 된 파이프 형상을 갖는다. 제1 전극(122)의 일부는 본딩 패드(114)와 전기적으로 직접 접속된다.
제2 전극(124)은 제1 전극(122)의 리세스부(121) 내에 배치된다.
제1 전극(122)은, 예를 들어, 제1 경도를 갖는 제1 금속을 포함할 수 있고, 제2 전극(124)은 제1 전극(122)의 제1 경도보다 상대적으로 낮은 제2 경도를 갖는 제2 금속을 포함할 수 있다. 제1 전극(122)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제2 전극(124)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
이와 다르게, 제1 전극(122)은, 예를 들어, 제1 용융점을 갖는 제1 금속을 포함할 수 있고, 제2 전극(124)은 제1 전극(122)의 제1 용융점보다 상대적으로 낮은 제2 용융점을 갖는 제2 금속을 포함할 수 있다. 제1 전극(122)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제2 전극(124)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
한편, 제1 전극(122)의 개구된 단부는 리세스부(121)의 부피를 확장하기 위한 제1 확장부(122a)를 갖고, 제2 전극(124)은 제1 확장부(122a)에 대응하여 면적이 증가 되는 제2 확장부(124a)를 갖는다.
절연막(130)은 반도체 칩 몸체(112)의 제1 면(112a)을 덮어 반도체 칩 몸체(112)의 제1 면(112a)으로부터 노출된 관통 전극(120)의 제1 전극(122) 및 제2 전극(124)을 덮는다. 절연막(130)은, 예를 들어, 유기막일 수 있다. 절연막(130)의 두께는 반도체 칩 몸체(112)의 제2 면(112b)으로부터 돌출된 관통 전극(120)의 돌출된 길이 보다 얇게 형성된다.
도 10은 도 9에 도시된 절연막에 형성된 개구를 도시한 단면도이다.
도 10을 참조하면, 반도체 칩 몸체(112)의 제1 면(112a)을 덮는 절연막(130) 은 관통 전극(120)의 제2 전극(124)을 노출하는 개구(132)를 갖는다. 본 실시예에서, 절연막(130)의 개구(132)는 선택적으로 관통 전극(120)의 제2 전극(124)을 노출할 수 있다. 이와 다르게, 절연막(130)의 개구(132)는 제2 전극(124) 뿐만 아니라 제1 전극(122)도 함께 개구 할 수 있다.
도 11은 도 1에 도시된 관통 전극을 갖는 적층 반도체 패키지를 도시한 단면도이다.
도 11을 참조하면, 적층 반도체 패키지(199)는 하부 반도체 패키지(180), 상부 반도체 패키지(190) 및 기판(150)을 포함한다. 이에 더하여, 적층 반도체 패키지(199)는 더미 칩 서포트 부재(157)를 포함할 수 있다.
하부 반도체 패키지(180)는 하부 반도체 칩 몸체(181) 및 본딩 패드(182)를 포함한다.
하부 반도체 칩 몸체(181)는 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 갖는 회로부(미도시)를 포함한다.
하부 반도체 칩 몸체(181)의 상면에는 본딩 패드(182)가 배치된다. 본 실시예에서, 복수개의 본딩 패드(182)들은 하부 반도체 칩 몸체(181)의 상면의 중앙부에 배치되고, 회로부는 본딩 패드(182)의 양쪽에 배치된다.
본딩 패드(182)는 하부 반도체 칩 몸체(181)의 회로부의 데이터 저장부 및/또는 데이터 처리부와 전기적으로 접속된다.
하부 관통 전극(185)은 본딩 패드(182) 및 본딩 패드(182)와 대응하는 하부 반도체 칩 몸체(181)를 관통한다. 본딩 패드(182) 및 하부 반도체 칩 몸체(181)를 관통하는 하부 관통 전극(185)은 본딩 패드(182)와 직접 전기적으로 연결되고, 하부 관통 전극(185)의 단부는 하부 반도체 칩 몸체(181)의 하면으로부터 돌출된다.
하부 관통 전극(185)은 제1 전극(184) 및 제2 전극(186)을 포함한다.
제1 전극(184)은 본딩 패드(182) 및 하부 반도체 칩 몸체(181)를 관통한다. 제1 전극(184)은 리세스부를 갖고, 제1 전극(184)의 일부는 본딩 패드(182)를 덮는다.
제2 전극(186)은 제1 전극(184)의 리세스부 내에 배치된다.
제1 전극(184)은, 예를 들어, 제1 경도를 갖는 제1 금속을 포함할 수 있고, 제2 전극(186)은 제1 전극(184)의 제1 경도보다 상대적으로 낮은 제2 경도를 갖는 제2 금속을 포함할 수 있다.
제1 전극(184)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제2 전극(186)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
이와 다르게, 제1 전극(184)은, 예를 들어, 제1 용융점을 갖는 제1 금속을 포함할 수 있고, 제2 전극(186)은 제1 전극(184)의 제1 용융점보다 상대적으로 낮은 제2 용융점을 갖는 제2 금속을 포함할 수 있다.
제1 전극(184)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제2 전극(186)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
하부 반도체 패키지(180)의 하부 반도체 칩 몸체(181)의 상면에는 상면을 덮 는 절연막(187)이 배치된다.
상부 반도체 패키지(190)는 하부 반도체 패키지(180)의 상부에 배치된다.
상부 반도체 패키지(190)는 상부 반도체 칩 몸체(191) 및 본딩 패드(192)를 포함한다.
상부 반도체 칩 몸체(191)는 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 갖는 회로부(미도시)를 포함한다. 상부 반도체 칩 몸체(191)의 상면에는 본딩 패드(192)가 배치된다. 본 실시예에서, 복수개의 본딩 패드(192)들은 상부 반도체 칩 몸체(191)의 상면의 중앙부에 배치된다. 상부 반도체 칩 몸체(191)의 본딩 패드(192)는 하부 반도체 칩 몸체(181)의 본딩 패드(192)와 대응하는 위치에 배치된다.
상부 반도체 칩 몸체(191)의 본딩 패드(192)는 회로부의 데이터 저장부 및/또는 데이터 처리부와 전기적으로 접속된다.
상부 관통 전극(195)은 본딩 패드(192) 및 본딩 패드(192)와 대응하는 상부 반도체 칩 몸체(191)를 관통한다. 상부 관통 전극(195)은 본딩 패드(192)와 직접 전기적으로 연결되고, 상부 관통 전극(195)의 단부는 상부 반도체 칩 몸체(191)의 하면으로부터 돌출된다. 상부 관통 전극(195)는 절연막(187)을 관통하여 하부 관통 전극(185)와 전기적으로 연결된다.
상부 관통 전극(195)은 제1 전극(194) 및 제2 전극(196)을 포함한다.
제1 전극(194)은 본딩 패드(192) 및 상부 반도체 칩 몸체(191)를 관통한다. 제1 전극(194)은 리세스부를 갖고, 리세스부를 갖는 제1 전극(194)은 파이프 형상 을 갖는다. 제1 전극(194)의 일부는 본딩 패드(192)를 덮는다.
제2 전극(196)은 제1 전극(194)의 리세스부 내에 배치된다.
제1 전극(194)은, 예를 들어, 제1 경도를 갖는 제1 금속을 포함할 수 있고, 제2 전극(196)은 제1 전극(194)의 제1 경도보다 상대적으로 낮은 제2 경도를 갖는 제2 금속을 포함할 수 있다.
제1 전극(194)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제2 전극(196)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
이와 다르게, 제1 전극(194)은, 예를 들어, 제1 용융점을 갖는 제1 금속을 포함할 수 있고, 제2 전극(196)은 제1 전극(194)의 제1 용융점보다 상대적으로 낮은 제2 용융점을 갖는 제2 금속을 포함할 수 있다.
제1 전극(194)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제2 전극(196)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
상부 반도체 패키지(190)의 상부 반도체 칩 몸체(191)의 상면에는 상면을 덮는 절연막(197)이 배치된다.
상부 반도체 패키지(190)의 상부 관통 전극(195)의 제1 전극(194)은 하부 반도체 패키지(180)의 상면에 배치된 절연막(187)을 관통하여 하부 반도체 패키지(180)의 하부 관통 전극(185)의 제2 전극(186)과 전기적으로 접속되고, 이때, 절연막(187)에 의하여 상부 반도체 패키지(190) 및 하부 반도체 패키지(180)의 사이 에는 갭 없이 상부 및 하부 반도체 패키지(180,190)는 적층 된다.
기판(150)은 하부 반도체 패키지(180)와 전기적으로 접속된다. 기판(150)은 기판 몸체(151), 기판 몸체(151)의 상면에 배치된 접속 패드(152), 접속 패드(152) 상에 배치된 솔더층(153), 기판 몸체(151)의 상면과 대향하는 하면에 배치된 볼 랜드(154) 및 볼 랜드(154)에 배치된 솔더볼(155)을 포함한다.
접속 패드(152)는 하부 반도체 패키지(180)의 하부 반도체 칩 몸체(181)의 후면으로부터 돌출된 하부 관통 전극(185)의 제1 전극(184)과 전기적으로 접속된다. 하부 관통 전극(185)의 제1 전극(184)은 접속 패드(152) 상에 배치된 솔더층(153)과 전기적으로 접속된다.
더미 칩 서포트 부재(157)는 하부 반도체 패키지(180) 및 기판(150) 사이에 개재된다. 더미 칩 서포트 부재(157)는, 예를 들어, 하부 반도체 패키지(180)의 에지를 따라서 복수개가 배치될 수 있다. 더미 칩 서포트 부재(157)는, 예를 들어, 더미 솔더볼(dummy solder ball), 더미 범프(dummy bump) 및 폐루프 형상을 갖는 더미 서포트 부재일 수 있다. 더미 칩 서포트 부재(157)는 하부 반도체 패키지(180) 및 기판(150)의 사이에 개재되어 하부 반도체 패키지(180)를 안정적으로 서포트 한다.
한편, 기판(150) 및 하부 반도체 패키지(180)의 사이에 빈 공간이 형성되는 것을 방지하기 위해 기판(150) 및 하부 반도체 패키지(180)의 사이에는 언더-필 부재(156)가 배치될 수 있다.
도 12는 본 발명의 일실시예에 의한 반도체 패키지를 도시한 평면도이다. 도 13은 도 12의 IV-IV' 선을 따라 절단한 단면도이다.
도 12 및 도 13들을 참조하면, 반도체 패키지(200)는 반도체 칩(210), 관통 전극(220) 및 재배선(230)을 포함한다.
반도체 칩(210)은 반도체 칩 몸체(212) 및 본딩 패드(214)를 포함한다. 이에 더하여, 반도체 칩(210)은 본딩 패드(214)를 노출하는 개구를 갖는 보호막 패턴(215)을 포함할 수 있다.
반도체 칩 몸체(212)는 회로부(211)를 포함한다. 회로부(211)는, 예를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
회로부(211)를 갖는 반도체 칩 몸체(212)는, 예를 들어, 직육면체 형상을 갖는다. 반도체 칩 몸체(212)는 제1 면(212a) 및 제1 면(212a)과 마주하는 제2 면(212b)을 갖는다.
본딩 패드(214)는, 예를 들어, 반도체 칩 몸체(212)의 제1 면(212a) 상에 배치된다. 본 실시예에서, 복수개의 본딩 패드(214)들은 제1 면(212a)의 중앙부에 배치된다.
본딩 패드(214)는 반도체 칩 몸체(212)의 회로부(211)의 데이터 저장부 및/또는 데이터 처리부와 전기적으로 접속된다.
관통 전극(220)은 반도체 칩(210)의 반도체 칩 몸체(212)를 관통한다. 반도체 칩 몸체(212)를 관통하는 관통 전극(220)은, 예를 들어, 본딩 패드(214)와 이격된 반도체 칩 몸체(212)의 에지를 관통한다. 관통 전극(220)의 단부는 반도체 칩 몸체(212)의 제2 면(212b)으로부터 돌출된다.
관통 전극(220)은 제1 전극(222) 및 제2 전극(224)을 포함한다. 이에 더하여 관통 전극(220)은 제1 전극(222)의 표면에 배치된 씨드 금속층(미도시)을 더 포함할 수 있다. 씨드 금속층은 제1 전극(222)을 도금 방법으로 형성할 때, 제1 전극(222)의 표면에 선택적으로 형성될 수 있다.
제1 전극(222)은 반도체 칩 몸체(212)를 관통한다. 제1 전극(222)은 리세스부(221)를 갖고, 리세스부(221)를 갖는 제1 전극(222)은 한쪽 단부가 개구 된 파이프 형상을 갖는다.
제2 전극(224)은 제1 전극(222)의 리세스부(221) 내에 배치된다.
제1 전극(222)은, 예를 들어, 제1 경도를 갖는 제1 금속을 포함할 수 있고, 제2 전극(224)은 제1 전극(222)의 제1 경도보다 상대적으로 낮은 제2 경도를 갖는 제2 금속을 포함할 수 있다.
제1 전극(222)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제2 전극(224)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
이와 다르게, 제1 전극(222)은, 예를 들어, 제1 용융점을 갖는 제1 금속을 포함할 수 있고, 제2 전극(224)은 제1 전극(222)의 제1 용융점보다 상대적으로 낮은 제2 용융점을 갖는 제2 금속을 포함할 수 있다.
제1 전극(222)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제2 전극(224)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
한편, 제1 전극(222)의 개구된 단부는 리세스부(221)의 부피를 확장하기 위한 제1 확장부(222a)를 갖고, 제2 전극(224)은 제1 확장부(222a)에 대응하여 면적이 증가 되는 제2 확장부(224a)를 갖는다.
재배선(230)은 반도체 칩 몸체(212)의 제1 면(212a) 상에 배치된다. 재배선(230)은 반도체 칩 몸체(212)의 중앙부에 배치된 본딩 패드(214) 및 반도체 칩 몸체(212)의 에지에 배치된 관통 전극(220)을 전기적으로 연결한다. 재배선 패턴(230)은, 평면상에서 보았을 때, 바(bar) 형상을 갖는다.
본 실시예에서, 재배선(230) 및 반도체 칩 몸체(212)의 사이에는 씨드 금속 패턴(232)이 배치될 수 있다. 씨드 금속 패턴(232)은 재배선 패턴(230)을 도금 방법에 의하여 형성하기 위해 반도체 칩 몸체(212) 및 재배선(230) 사이에 개재된다.
씨드 금속 패턴(232)는, 재배선(230)과 동일한 형상 및 동일한 크기를 갖는다.
재배선(230)으로 사용될 수 있는 물질의 예로서는, 구리, 알루미늄, 금 및 금속 합금 등을 들 수 있다.
재배선(230) 및 본딩 패드(214)의 사이에는 연결 패턴(234)이 배치된다. 연결 패턴(234)의 상면은 보호막 패턴(215)의 상면과 실질적으로 동일한 평면상에 배치된다. 연결 패턴(234)은 관통 전극(220)의 제1 전극(222)과 실질적으로 동일한 물질을 포함한다.
재배선(230)은 관통 전극(220)의 제2 전극(224)을 선택적으로 노출하는 개 구(231)를 포함할 수 있다.
도 14는 도 13에 도시된 반도체 패키지에 절연막이 배치된 것을 도시한 단면도이다.
도 14를 참조하면, 반도체 패키지(100)의 반도체 칩 몸체(212)의 제1 면(212a) 상에는 전면적에 걸쳐 절연막(237)이 배치되어, 관통 전극(220)의 단부 및 재배선(230)은 절연막(237)에 의하여 덮인다. 본 실시예에서, 절연막(237)은, 예를 들어, 유기물을 포함한다.
도 15는 도 14에 도시된 절연막에 형성된 개구를 도시한 단면도이다.
도 15를 참조하면, 반도체 패키지(100)의 반도체 칩 몸체(212)의 제1 면(212a) 상에는 관통 전극(220)의 제2 전극(224)을 선택적으로 노출하는 개구(238)를 더 포함할 수 있다.
도 16은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다. 본 발명의 일실시예에 의한 반도체 패키지는 퓨즈 및 퓨즈 절연 부재를 제외하면 앞서 도 13을 참조하여 설명한 반도체 패키지와 실질적으로 동일하다. 따라서, 동일한 부분에 대한 중복된 설명은 생략하기로 하며, 동일한 부분에 대해서는 동일한 참조부호 및 명칭을 부여하기로 한다.
도 16을 참조하면, 반도체 패키지(200)는 반도체 칩(210) 및 관통 전극(220)을 포함한다.
반도체 칩(210)은 반도체 칩 몸체(212), 본딩 패드(214), 퓨즈(219a) 및 퓨즈 절연 부재(219b)를 포함한다. 이에 더하여, 반도체 칩(210)은 본딩 패드(214)를 노출하는 개구를 갖는 보호막 패턴(215)을 포함할 수 있다.
반도체 칩 몸체(212)는, 예를 들어, 회로부(미도시)를 포함한다. 회로부는, 예를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다. 본 실시예에서, 복수개의 회로부들은 반도체 칩 몸체(212)의 에지 부분에 배치된다.
회로부를 갖는 반도체 칩 몸체(212)는, 예를 들어, 직육면체 형상을 갖는다. 반도체 칩 몸체(212)는 제1 면(212a) 및 제1 면(212a)과 마주하는 제2 면(212b)을 갖는다.
본딩 패드(214)는, 예를 들어, 반도체 칩 몸체(212)의 제1 면(212a)의 에지 상에 배치된다.
본딩 패드(214)는 반도체 칩 몸체(212)의 회로부의 데이터 저장부 및/또는 데이터 처리부와 전기적으로 접속된다.
퓨즈(119a)는 본딩 패드(214)들 및 회로부(211)의 사이에 배치된다. 복수개의 퓨즈(119a)들은 회로부를 리페어 한다. 퓨즈 절연 부재(119b)은 재배선(230) 및 퓨즈(119a)들이 전기적으로 쇼트되는 것을 방지한다. 퓨즈 절연 부재(119b)는, 예를 들어, 유기물을 포함할 수 있다. 퓨즈 절연 부재(119b)는 퓨즈(119a)와 대응하는 곳에 선택적으로 형성될 수 있다. 퓨즈 절연 부재(119b)의 상면은, 예를 들어, 보호막 패턴(215)과 실질적으로 동일한 평면상에 배치될 수 있다.
도 17은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 17을 참조하면, 반도체 패키지(200)는 하부 반도체 패키지(280), 상부 반 도체 패키지(290) 및 기판(300)을 포함한다. 이에 더하여 반도체 패키지(200)는 더미 칩 서포트 부재(357)을 더 포함할 수 있다.
하부 반도체 패키지(280)는 하부 반도체 칩 몸체(281) 및 본딩 패드(282)를 포함한다.
하부 반도체 칩 몸체(281)는 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 갖는 회로부(미도시)를 포함한다.
하부 반도체 칩 몸체(281)의 상면에는 본딩 패드(282)가 배치된다. 본 실시예에서, 복수개의 본딩 패드(282)들은 하부 반도체 칩 몸체(281)의 상면의 중앙부에 배치된다.
본딩 패드(282)는 하부 반도체 칩 몸체(281)의 회로부의 데이터 저장부 및/또는 데이터 처리부와 전기적으로 접속된다.
하부 관통 전극(285)은 본딩 패드(282)와 이격된 하부 반도체 칩 몸체(281)의 에지를 관통한다. 하부 반도체 칩 몸체(281)의 에지를 관통하는 하부 관통 전극(285)의 단부는 하부 반도체 칩 몸체(281)의 하면으로부터 돌출된다.
하부 관통 전극(285)은 제1 전극(284) 및 제2 전극(286)을 포함한다.
제1 전극(284)은 하부 반도체 칩 몸체(281)를 관통한다. 제1 전극(284)은 리세스부를 갖고, 리세스부를 갖는 제1 전극(284)은 파이프 형상을 갖는다.
제2 전극(286)은 제1 전극(284)의 리세스부 내에 배치된다.
제1 전극(284)은, 예를 들어, 제1 경도를 갖는 제1 금속을 포함할 수 있고, 제2 전극(286)은 제1 전극(284)의 제1 경도보다 상대적으로 낮은 제2 경도를 갖는 제2 금속을 포함할 수 있다.
제1 전극(284)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제2 전극(286)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
이와 다르게, 제1 전극(284)은, 예를 들어, 제1 용융점을 갖는 제1 금속을 포함할 수 있고, 제2 전극(286)은 제1 전극(284)의 제1 용융점보다 상대적으로 낮은 제2 용융점을 갖는 제2 금속을 포함할 수 있다.
제1 전극(284)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제2 전극(286)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
재배선(288)은 하부 반도체 칩 몸체(281)의 중앙부에 배치된 본딩 패드(282) 및 하부 반도체 칩 몸체(281)의 에지에 배치된 관통 전극(285)을 전기적으로 연결한다. 재배선(288)은 관통 전극(285)의 제2 전극(286)을 노출하는 개구를 갖는다.
하부 반도체 패키지(280)의 하부 반도체 칩 몸체(281)의 상면에는 상면을 덮는 절연막(287)이 배치된다.
상부 반도체 패키지(290)는 하부 반도체 패키지(280)의 상부에 배치된다.
상부 반도체 패키지(290)는 상부 반도체 칩 몸체(291) 및 본딩 패드(292)를 포함한다.
상부 반도체 칩 몸체(291)는 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 갖는 회로부(미도시)를 포함한다.
상부 반도체 칩 몸체(291)의 상면에는 본딩 패드(292)가 배치된다. 본 실시예에서, 복수개의 본딩 패드(292)들은 상부 반도체 칩 몸체(291)의 상면의 중앙부에 배치된다. 상부 반도체 칩 몸체(291)의 본딩 패드(292)는 하부 반도체 칩 몸체(281)의 본딩 패드(282)와 대응하는 위치에 배치된다.
본딩 패드(292)는 상부 반도체 칩 몸체(291)의 회로부의 데이터 저장부 및/또는 데이터 처리부와 전기적으로 접속된다.
상부 관통 전극(295)은 상부 반도체 칩 몸체(291)의 에지를 관통한다. 상부 반도체 칩 몸체(291)의 에지를 관통하는 상부 관통 전극(295)은 상부 반도체 칩 몸체(291)의 하면으로부터 돌출된다. 상부 관통 전극(295)는 하부 관통 전극(285)와 전기적으로 접속된다.
상부 관통 전극(295)은 제1 전극(294) 및 제2 전극(296)을 포함한다.
제1 전극(294)은 상부 반도체 칩 몸체(291)를 관통한다. 제1 전극(294)은 리세스부를 갖고, 리세스부를 갖는 제1 전극(294)은 파이프 형상을 갖는다.
제2 전극(296)은 제1 전극(294)의 리세스부 내에 배치된다.
제1 전극(294)은, 예를 들어, 제1 경도를 갖는 제1 금속을 포함할 수 있고, 제2 전극(296)은 제1 전극(294)의 제1 경도보다 상대적으로 낮은 제2 경도를 갖는 제2 금속을 포함할 수 있다.
제1 전극(294)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제2 전극(296)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
이와 다르게, 제1 전극(294)은, 예를 들어, 제1 용융점을 갖는 제1 금속을 포함할 수 있고, 제2 전극(296)은 제1 전극(294)의 제1 용융점보다 상대적으로 낮은 제2 용융점을 갖는 제2 금속을 포함할 수 있다.
제1 전극(294)으로 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 알루미늄 합금 및 금속 합금 등을 들 수 있다. 제2 전극(296)으로 사용될 수 있는 물질의 예로서는 납을 포함하는 솔더 등을 들 수 있다.
상부 반도체 패키지(290)의 상부 반도체 칩 몸체(291)의 상면에는 상면을 덮는 절연막(297)이 배치된다.
상부 반도체 패키지(290)의 상부 관통 전극(295)의 제1 전극(294)은 하부 반도체 패키지(280)의 상면에 배치된 절연막(287)을 관통하여 하부 반도체 패키지(280)의 하부 관통 전극(285)의 제2 전극(286)과 전기적으로 접속되고, 이때, 절연막(287)에 의하여 상부 반도체 패키지(290) 및 하부 반도체 패키지(280)의 사이에는 갭 없이 상부 및 하부 반도체 패키지(280,290)는 적층 된다.
기판(300)은 하부 반도체 패키지(280)와 전기적으로 접속된다. 기판(300)은 기판 몸체(351), 기판 몸체(351)의 상면에 배치된 접속 패드(352), 접속 패드(352) 상에 배치된 솔더층(353), 기판 몸체(351)의 상면과 대향하는 하면에 배치된 볼 랜드(354) 및 볼 랜드(354)에 배치된 솔더볼(355)을 포함한다.
접속 패드(352)는 하부 반도체 패키지(280)의 하부 반도체 칩 몸체(281)의 후면으로부터 돌출된 하부 관통 전극(285)의 제1 전극(284)과 전기적으로 접속된다. 하부 관통 전극(285)의 제1 전극(284)은 접속 패드(352) 상에 배치된 솔더 층(353)과 전기적으로 접속된다.
더미 칩 서포트 부재(357)는 하부 반도체 패키지(280) 및 기판(350) 사이에 개재된다. 더미 칩 서포트 부재(357)는, 예를 들어, 하부 반도체 패키지(280)의 중앙부에 복수개가 배치될 수 있다. 더미 칩 서포트 부재(357)는, 예를 들어, 더미 솔더볼(dummy solder ball), 더미 범프(dummy bump) 및 폐루프 형상을 갖는 더미 서포트 부재일 수 있다. 더미 칩 서포트 부재(357)는 하부 반도체 패키지(280) 및 기판(300)의 사이에 개재되어 하부 반도체 패키지(280)를 안정적으로 서포트 한다.
한편, 기판(300) 및 하부 반도체 패키지(280)의 사이에 빈 공간이 형성되는 것을 방지하기 위해 기판(300) 및 하부 반도체 패키지(280)의 사이에는 언더-필 부재(356)가 배치될 수 있다.
이상에서 상세하게 설명한 바에 의하면, 반도체 칩 몸체를 관통하는 관통 전극을 제1 경도 및/또는 제1 용융점을 갖는 제1 금속 및 제1 경도 및/또는 제1 용융점보다 낮은 제2 경도 및/또는 제2 용융점을 갖는 제2 금속으로 형성하여 복수개의 반도체 패키지를 쉽게 적층 할 수 있도록 한다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지용 관통 전극을 도시한 단면도이다.
도 2는 도 1에 도시된 관통 전극을 갖는 반도체 패키지를 도시한 평면도이다.
도 3은 도 2의 I-I' 선을 따라 절단한 단면도이다.
도 4는 본 발명의 일실시예에 의한 반도체 패키지를 도시한 평면도이다.
도 5는 도 4의 II-II' 선을 따라 절단한 단면도이다.
도 6은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 평면도이다.
도 7은 도 2의 III-III' 선을 따라 절단한 단면도이다.
도 8은 도 7의 'A' 부분 확대도이다.
도 9는 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 10은 도 9에 도시된 절연막에 형성된 개구를 도시한 단면도이다.
도 11은 도 1에 도시된 관통 전극을 갖는 적층 반도체 패키지를 도시한 단면도이다.
도 12는 본 발명의 일실시예에 의한 반도체 패키지를 도시한 평면도이다.
도 13은 도 12의 IV-IV' 선을 따라 절단한 단면도이다.
도 14는 도 13에 도시된 반도체 패키지에 절연막이 배치된 것을 도시한 단면도이다.
도 15는 도 14에 도시된 절연막에 형성된 개구를 도시한 단면도이다.
도 16은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 17은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.

Claims (39)

  1. 반도체 칩을 관통하며, 내부에 리세스부가 형성된 제1 전극; 및
    상기 리세스부 내에 배치된 제2 전극을 포함하며,
    상기 제1 전극은 제1 경도를 갖는 제1 금속을 포함하고, 상기 제2 전극은 상기 제1 경도보다 낮은 제2 경도를 갖는 제2 금속을 포함하는 반도체 패키지용 관통 전극.
  2. 삭제
  3. 반도체 칩을 관통하며, 내부에 리세스부가 형성된 제1 전극; 및
    상기 리세스부 내에 배치된 제2 전극을 포함하며,
    상기 제1 전극은 제1 용융점을 갖는 제1 금속을 포함하고, 상기 제2 전극은 상기 제1 용융점보다 낮은 제2 용융점을 갖는 제2 금속을 포함하는 반도체 패키지용 관통 전극.
  4. 제1항에 있어서,
    상기 제1 전극은 구리, 알루미늄, 알루미늄 합금 및 금속 합금으로 이루어진 군으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 패키지용 관통 전극.
  5. 제1항에 있어서,
    상기 제2 전극은 납을 포함하는 솔더인 것을 특징으로 하는 반도체 패키지용 관통 전극.
  6. 제1항에 있어서,
    상기 제1 전극의 길이는 상기 반도체 칩의 두께보다 긴 것을 특징으로 하는 반도체 패키지용 관통 전극.
  7. 제1항에 있어서,
    상기 제1 전극은 일측 단부가 막힌 파이프 형상을 갖는 것을 특징으로 하는 반도체 패키지용 관통 전극.
  8. 제1항에 있어서,
    상기 제1 전극의 일측 단부와 대향하는 타측 단부는 확장된 제1 확장부를 갖고, 상기 제2 전극은 상기 제1 확장부와 대응하여 확장된 제2 확장부를 갖는 것을 특징으로 하는 반도체 패키지용 관통 전극.
  9. 제1항에 있어서,
    상기 제1 전극의 외측면에는 씨드 금속층이 형성된 것을 특징으로 하는 반도 체 패키지용 관통 전극.
  10. 회로부를 갖는 반도체 칩 몸체 및 상기 회로부와 연결된 본딩 패드를 갖는 반도체 칩; 및
    상기 본딩 패드 및 상기 본딩 패드와 대응하는 상기 반도체 칩 몸체를 관통하며 내부에 리세스부를 갖는 제1 전극 및 상기 리세스부의 내부에 배치된 제2 전극을 갖는 관통 전극을 포함하며,
    상기 제1 전극은 제1 경도를 갖는 제1 금속을 포함하고, 상기 제2 전극은 상기 제1 경도보다 낮은 제2 경도를 갖는 제2 금속을 포함하는 반도체 패키지.
  11. 삭제
  12. 회로부를 갖는 반도체 칩 몸체 및 상기 회로부와 연결된 본딩 패드를 갖는 반도체 칩; 및
    상기 본딩 패드 및 상기 본딩 패드와 대응하는 상기 반도체 칩 몸체를 관통하며 내부에 리세스부를 갖는 제1 전극 및 상기 리세스부의 내부에 배치된 제2 전극을 갖는 관통 전극을 포함하며,
    상기 제1 전극은 제1 용융점을 갖는 제1 금속을 포함하고, 상기 제2 전극은 상기 제1 용융점보다 낮은 제2 용융점을 갖는 제2 금속을 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제10항에 있어서,
    상기 제1 전극은 구리, 알루미늄, 알루미늄 합금 및 금속 합금으로 이루어진 군으로부터 선택된 어느 하나를 포함하고, 상기 제2 전극은 납을 포함하는 솔더인 것을 특징으로 하는 반도체 패키지.
  14. 제10항에 있어서,
    상기 제1 전극의 길이는 상기 반도체 칩 몸체의 두께보다 긴 것을 특징으로 하는 반도체 패키지.
  15. 제10항에 있어서,
    상기 제1 전극은 상기 본딩 패드와 전기적으로 접속되며, 단부가 개구된 파이프 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  16. 제15항에 있어서,
    상기 제1 전극의 상기 단부는 확장된 제1 확장부를 갖고, 상기 제2 전극은 상기 제1 확장부와 대응하여 확장된 제2 확장부를 갖는 것을 특징으로 하는 반도체 패키지.
  17. 제10항에 있어서,
    상기 본딩 패드는 상기 반도체 칩 몸체의 상면의 중앙부에 배치된 것을 특징으로 하는 반도체 패키지.
  18. 제10항에 있어서,
    상기 본딩 패드는 상기 반도체 칩 몸체의 상면의 에지에 배치된 것을 특징으로 하는 반도체 패키지.
  19. 제10항에 있어서,
    상기 반도체 칩은 상기 반도체 칩 몸체상에 배치되어 상기 본딩 패드, 상기 제1 전극 및 상기 제2 전극을 덮는 절연막을 포함하는 것을 특징으로 하는 반도체 패키지.
  20. 제19항에 있어서,
    상기 절연막은 상기 제2 전극을 노출하는 개구를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  21. 제10항에 있어서,
    상기 반도체 칩 몸체는 상기 회로부를 리페어하기 위한 퓨즈 및 상기 퓨즈를 덮어 절연하는 퓨즈 절연 부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  22. 제10항에 있어서,
    상기 관통 전극과 접속되는 접속 패드, 상기 접속 패드 상에 배치된 솔더층을 갖는 기판 및 상기 기판과 상기 반도체 칩 몸체 사이에 개재된 언더-필 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  23. 제22항에 있어서,
    상기 기판 및 상기 반도체 칩 몸체 사이에는 상기 반도체 칩 몸체를 안정적으로 서포트 하기 위한 더미 칩 서포트 부재가 개재된 것을 특징으로 하는 반도체 패키지.
  24. 제23항에 있어서,
    상기 더미 칩 서포트 부재는 더미 솔더볼, 더미 범프 및 폐루프 형상을 갖는 더미 서포트 부재 중 어느 하나인 것을 특징으로 하는 반도체 패키지.
  25. 회로부를 갖는 반도체 칩 몸체 및 상기 회로부와 연결되며 상기 반도체 칩 몸체의 중앙에 배치된 본딩 패드를 갖는 반도체 칩;
    상기 반도체 칩 몸체의 에지를 관통하며 내부에 리세스부를 갖는 제1 전극 및 상기 리세스부의 내부에 배치된 제2 전극을 갖는 관통 전극; 및
    상기 본딩 패드 및 상기 관통 전극을 전기적으로 연결하는 재배선을 포함하며,
    상기 제1 전극은 제1 경도를 갖는 제1 금속을 포함하고, 상기 제2 전극은 상기 제1 경도보다 낮은 제2 경도를 갖는 제2 금속을 포함하는 반도체 패키지.
  26. 제25항에 있어서, 상기 재배선은 상기 제2 전극을 노출하는 개구를 갖는 것을 특징으로 하는 반도체 패키지.
  27. 삭제
  28. 회로부를 갖는 반도체 칩 몸체 및 상기 회로부와 연결되며 상기 반도체 칩 몸체의 중앙에 배치된 본딩 패드를 갖는 반도체 칩;
    상기 반도체 칩 몸체의 에지를 관통하며 내부에 리세스부를 갖는 제1 전극 및 상기 리세스부의 내부에 배치된 제2 전극을 갖는 관통 전극; 및
    상기 본딩 패드 및 상기 관통 전극을 전기적으로 연결하는 재배선을 포함하며,
    상기 제1 전극은 제1 용융점을 갖는 제1 금속을 포함하고, 상기 제2 전극은 상기 제1 용융점보다 낮은 제2 용융점을 갖는 제2 금속을 포함하는 것을 특징으로 하는 반도체 패키지.
  29. 제25항에 있어서,
    상기 제1 전극은 구리, 알루미늄, 알루미늄 합금 및 금속 합금으로 이루어진 군으로부터 선택된 어느 하나를 포함하고, 상기 제2 전극은 납을 포함하는 솔더인 것을 특징으로 하는 반도체 패키지.
  30. 제25항에 있어서,
    상기 제1 전극의 길이는 상기 반도체 칩 몸체의 두께보다 긴 것을 특징으로 하는 반도체 패키지.
  31. 제25항에 있어서,
    상기 제1 전극은 상기 반도체 칩 몸체의 표면 부분에서 확장된 제1 확장부를 갖고, 상기 제2 전극은 상기 제1 확장부와 대응하여 확장된 제2 확장부를 갖는 것을 특징으로 하는 반도체 패키지.
  32. 제25항에 있어서,
    상기 반도체 칩은 상기 반도체 칩 몸체상에 배치되어, 상기 본딩 패드, 상기 제1 전극 및 상기 제2 전극을 덮는 절연막을 포함하는 것을 특징으로 하는 반도체 패키지.
  33. 제32항에 있어서,
    상기 절연막은 상기 제2 전극을 노출하는 개구를 갖는 것을 특징으로 하는 반도체 패키지.
  34. 제25항에 있어서,
    상기 재배선은 씨드 금속 패턴을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  35. 제25항에 있어서,
    상기 재배선 및 상기 본딩 패드의 사이에는 상기 제1 전극과 동일한 물질을 포함하는 연결 패턴이 배치된 것을 특징으로 하는 반도체 패키지.
  36. 제25항에 있어서,
    상기 반도체 칩 몸체는 상기 회로부를 리페어하기 위한 퓨즈 및 상기 퓨즈를 덮는 퓨즈 절연 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  37. 제25항에 있어서,
    상기 관통 전극과 접속되는 접속 패드, 상기 접속 패드 상에 배치된 솔더층을 갖는 기판 및 상기 기판과 상기 반도체 칩 몸체 사이에 개재된 언더-필 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  38. 제37항에 있어서,
    상기 기판 및 상기 반도체 칩 몸체 사이에는 상기 반도체 칩 몸체를 안정적으로 서포트 하기 위한 더미 칩 서포트 부재가 개재된 것을 특징으로 하는 반도체 패키지.
  39. 제38항에 있어서,
    상기 더미 칩 서포트 부재는 더미 솔더볼, 더미 범프 및 폐루프 형상을 갖는 더미 서포트 부재 중 어느 하나인 것을 특징으로 하는 반도체 패키지.
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