KR101019709B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

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Abstract

반도체 패키지는 제1 칩 선택 패드를 갖는 제1 반도체 칩, 상기 제1 반도체 칩을 관통하는 제1 관통홀에 의하여 형성된 제1 반도체 칩의 내측면에 배치되며 제1 중공을 갖고 상기 제1 칩 선택 패드와 전기적으로 절연된 절연 부재 및 상기 제1 중공내에 배치된 제1 전극을 갖는 제1 관통 전극을 포함하는 제1 반도체 패키지 및 상기 제1 반도체 패키지 상에 배치되며, 제2 칩 선택 패드를 갖는 제2 반도체 칩, 상기 제2 반도체 칩을 관통하는 제2 관통홀에 의하여 형성된 제2 반도체 칩의 내측면에 배치되며 제2 중공을 갖고 상기 제2 칩 선택 패드와 전기적으로 연결된 도전 부재 및 상기 제2 중공내에 배치되며 상기 제1 전극과 연결된 제2 전극을 갖는 제2 관통 전극을 포함하는 제2 반도체 패키지를 포함한다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발된 바 있다.
최근에는 복수개의 반도체 칩들 또는 복수개의 반도체 패키지들을 적층하여 데이터 저장 용량을 향상 및 데이터 처리 속도를 보다 향상시킨 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지를 제조하기 위해서, 적층되는 각 반도체 칩들은 각각 적어도 하나의 칩 선택 패드를 포함하고, 각 반도체 칩들은 칩 선택 패드에 서로 다른 신호를 제공하기 위하여 각 칩 선택 패드에는 서로 다른 회로 패턴이 형성된다.
적층 반도체 패키지를 제조하기 위해서 각 반도체 칩의 각 칩 선택 패드에 서로 다른 회로 패턴을 형성함으로써 적층 반도체 패키지를 제조하는데 소요되는 공정수가 크게 증가되는 문제점을 갖는다.
본 발명의 하나의 목적은 적층 반도체 패키지를 제조할 때 필요한 제조 공정수를 크게 감소시킬 수 있는 반도체 패키지를 제공한다.
본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지는 제1 칩 선택 패드를 갖는 제1 반도체 칩, 상기 제1 반도체 칩을 관통하는 제1 관통홀에 의하여 형성된 제1 반도체 칩의 내측면에 배치되며 제1 중공을 갖고 상기 제1 칩 선택 패드와 전기적으로 절연된 절연 부재 및 상기 제1 중공내에 배치된 제1 전극을 갖는 제1 관통 전극을 포함하는 제1 반도체 패키지 및 상기 제1 반도체 패키지 상에 배치되며, 제2 칩 선택 패드를 갖는 제2 반도체 칩, 상기 제2 반도체 칩을 관통하는 제2 관통홀에 의하여 형성된 제2 반도체 칩의 내측면에 배치되며 제2 중공을 갖고 상기 제2 칩 선택 패드와 전기적으로 연결된 도전 부재 및 상기 제2 중공내에 배치되며 상기 제1 전극과 연결된 제2 전극을 갖는 제2 관통 전극을 포함하는 제2 반도체 패키지를 포함한다.
반도체 패키지의 상기 제1 및 제2 관통홀들은 동일한 위치에 배치된다.
반도체 패키지의 상기 절연 부재 및 상기 제1 전극은 상기 제1 칩 선택 전극을 관통하고, 상기 도전 부재 및 상기 제2 전극은 상기 제2 칩 선택 전극을 관통한다.
반도체 패키지의 상기 절연 부재는 폴리머를 포함한다.
반도체 패키지의 상기 도전 부재는 폴리머 및 상기 폴리머에 도핑된 도전성 도펀트(dopant)들을 포함한다.
반도체 패키지의 상기 제1 및 제2 전극은 구리를 포함한다.
본 발명에 따른 반도체 패키지의 제조 방법은 제1 칩 선택 패드를 갖는 제1 반도체 칩을 제조하는 단계, 상기 제1 칩 선택 패드 및 상기 제1 반도체 칩을 순차적으로 관통하는 제1 관통홀을 형성하는 단계, 상기 제1 관통홀에 의하여 형성된 상기 제1 반도체 칩의 내측면에 제1 중공을 갖고 상기 제1 칩 선택 패드와 전기적으로 절연된 절연 부재를 형성하는 단계 및 상기 제1 중공 내에 제1 전극을 형성하여 제1 반도체 패키지를 제조하는 단계 및 제2 칩 선택 패드를 갖는 제2 반도체 칩을 제조하는 단계, 상기 제2 칩 선택 패드 및 상기 제2 반도체 칩을 순차적으로 관통하는 제2 관통홀을 형성하는 단계, 상기 제2 관통홀에 의하여 형성된 상기 제2 반도체 칩의 내측면에 제2 중공을 갖고 상기 제2 칩 선택 패드와 전기적으로 연결된 도전 부재를 형성하는 단계 및 상기 제1 중공 내에 제1 전극을 형성하여 제2 반도체 패키지를 제조하는 단계를 포함한다.
상기 절연 부재를 형성하는 단계에서 상기 절연 부재는 폴리머를 포함한다.
상기 도전 부재를 형성하는 단계는 폴리머를 포함하는 예비 도전 부재를 형성하는 단계 및 상기 예비 도전 부재를 액상 도전성 도펀트 내에 침지하여 폴리머내에 상기 도전성 도펀트를 제공하는 단계를 포함한다.
상기 제1 및 제2 관통홀들은 상호 연통된 것을 특징으로 한다.
본 발명에 따르면, 적어도 2 개의 반도체 패키지가 적층된 적층 반도체 패키지를 제조할 때 각 반도체 패키지의 제조 공정을 단축시킬 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 반도체 패키지(300)는 제1 반도체 패키지(100) 및 제2 반도체 패키지(200)를 포함한다.
제1 반도체 패키지(100)는 제1 반도체 칩(110) 및 제1 관통 전극(120)을 포함한다.
구조적 측면에서, 제1 반도체 칩(110)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 제1 반도체 칩(110)은 상면(111) 및 상면(111)과 대향하는 하면(112)을 갖는다.
기능적 측면에서, 제1 반도체 칩(110)은 회로부(113) 및 제1 칩 선택 패드(114)를 포함한다. 이에 더하여 제1 반도체 칩(110)은 회로부(113)와 전기적으로 연결된 데이터 패드(미도시)를 더 포함한다.
회로부(113)는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리 하는 데이터 처리부(미도시)를 포함한다.
제1 칩 선택 패드(114)는 제1 및 제2 반도체 패키지(100,200)를 선택하기 위한 칩 선택 신호를 회로부(113)로 인가한다. 본 실시예에서, 제1 칩 선택 패드(114)는 적층되는 반도체 패키지의 개수에 비례하는 개수로 형성된다. 예를 들어, 반도체 패키지가 2 개 적층될 경우 제1 반도체 패키지(100)는 1 개의 제1 칩 선택 패드(114)를 포함하고, 4 개의 반도체 패키지가 적층될 경우, 제1 반도체 패키지(100)는 2 개의 제1 칩 선택 패드(114)를 포함한다.
제1 관통 전극(120)은 절연 부재(122) 및 제1 전극(124)을 포함한다. 제1 관통 전극(120)은 반도체 칩(110)의 상면(111) 및 상면(111)과 대향하는 하면(112)을 관통한다. 본 실시예에서, 제1 관통 전극(120)은, 예를 들어, 제1 칩 선택 패드(114)를 관통한다.
절연 부재(122)는 제1 반도체 칩(110)의 상면(111) 및 하면(112)을 관통하는 관통홀(123)에 의하여 형성된 제1 반도체 칩(110)의 내측면을 따라 배치된다. 절연 부재(122)는 제1 중공을 갖는 파이프 형상을 갖는다. 본 실시예에서, 절연 부재(122)는 액상 도전성 도펀트를 흡수하여 도전체로 전기적 특성이 변경될 수 있는 절연 물질 폴리머를 포함한다.
제1 전극(124)은 절연 부재(122)에 의하여 형성된 제1 중공의 내부에 배치된다. 제1 전극(124)은 기둥 형상을 갖고, 제1 전극(124)은 우수한 도전성을 갖는 구리를 포함할 수 있다.
본 실시예에서, 제1 전극(124) 및 제1 칩 선택 전극(122)은 절연 부재(122) 에 의하여 전기적으로 절연된다.
도 1을 다시 참조하면, 제2 반도체 패키지(200)는, 예를 들어, 제1 반도체 패키지(200)의 상면(111) 상에 배치된다. 본 실시예에서, 제2 반도체 패키지(200)는 제2 반도체 칩(210) 및 제2 관통 전극(220)을 포함한다.
구조적 측면에서, 제2 반도체 칩(210)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 제2 반도체 칩(210)은 상면(211) 및 상면(211)과 대향하는 하면(212)을 갖는다.
기능적 측면에서, 제2 반도체 칩(210)은 회로부(213) 및 제2 칩 선택 패드(214)를 포함한다. 이에 더하여 제2 반도체 칩(210)은 회로부(213)와 전기적으로 연결된 데이터 패드(미도시)를 더 포함한다.
회로부(213)는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
제2 칩 선택 패드(214)는 제1 및 제2 반도체 패키지(100,200)를 선택하기 위한 칩 선택 신호를 회로부(213)로 인가한다. 본 실시예에서, 제2 칩 선택 패드(214)는 적층되는 반도체 패키지의 개수에 비례하는 개수로 형성된다. 예를 들어, 반도체 패키지가 2 개 적층될 경우 제2 반도체 패키지(200)는 1 개의 제2 칩 선택 패드(214)를 포함하고, 4 개의 반도체 패키지가 적층될 경우, 제2 반도체 패키지(200)는 2 개의 제2 칩 선택 패드(214)를 포함한다.
제2 관통 전극(220)은 도전 부재(222) 및 제2 전극(224)을 포함한다. 제2 관통 전극(220)은 제2 반도체 칩(210)의 상면(211) 및 상면(211)과 대향하는 하 면(212)을 관통한다. 본 실시예에서, 제2 관통 전극(220)은, 예를 들어, 제2 칩 선택 패드(214)를 관통한다. 본 실시예에서, 제1 관통 전극(110) 및 제2 관통 전극(120)은 실질적으로 동일한 위치에 배치된다.
도전 부재(222)는 제2 반도체 칩(210)의 상면(211) 및 하면(212)을 관통하는 관통홀(223)에 의하여 형성된 제2 반도체 칩(210)의 내측면을 따라 배치된다. 도전 부재(222)는 제2 중공을 갖는 파이프 형상을 갖는다. 본 실시예에서, 도전 부재(222)는 폴리머 및 폴리머에 흡수된 액상 도전성 도펀트에 의하여 도전체 특성을 갖는다.
제2 전극(224)은 도전 부재(222)에 의하여 형성된 제2 중공의 내부에 배치된다. 제2 전극(224)은 기둥 형상을 갖고, 제2 전극(224)은 우수한 도전성을 갖는 구리를 포함할 수 있다. 본 실시예에서, 제2 전극(224)은 제1 전극(214)과 전기적으로 접속된다.
본 실시예에서, 제2 전극(224) 및 제2 칩 선택 전극(222)은 도전 부재(222)에 의하여 전기적으로 연결된다.
도 1을 다시 참조하면, 제1 및 제2 반도체 패키지(100,200)들 중 어느 하나를 선택하기 위하여 칩 선택 신호(SS)가 제1 전극(214)으로 인가될 경우, 칩 선택 신호는 제1 칩 선택 패드(114)로는 인가되지 못하고, 제2 전극(224) 및 도전 부재(222)를 통해 제2 칩 선택 전극(222) 및 회로부(213)로 인가되고 이로 인해 제2 반도체 패키지(200)가 선택된다.
도 2 내지 도 4들은 도 1에 도시된 본 발명의 일실시예에 따른 반도체 패키 지의 제조 방법을 도시한 단면도들이다.
도 1에 도시된 반도체 패키지(300)를 제조하기 위해서는 제1 및 제2 반도체 패키지(100,200)들을 각각 제조한 후 제1 및 제2 반도체 패키지(100,200)들을 조립하는 단계를 포함한다.
도 2 내지 도 4에는 반도체 패키지의 제1 반도체 패키지를 제조하는 단계가 도시되어 있다.
도 2를 참조하면, 실리콘 웨이퍼에 반도체 소자 제조 공정을 수행하여 웨이퍼에 복수개의 제1 반도체 칩(110)을 제조한다.
각 제1 반도체 칩(110)에는 반도체 소자 제조 공정에 의하여 형성된 회로부(113)가 형성된다. 회로부(113)는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
제1 반도체 칩(110)의 상면(111)에는 회로부(113)와 전기적으로 접속된 제1 칩 선택 전극(114)이 형성된다. 칩 선택 전극(114)으로는 칩 선택 신호가 인가된다.
도 3을 참조하면, 예를 들어, 제1 반도체 칩(110)의 상면(111)에 형성된 제1 칩 선택 전극(114) 및 제1 칩 선택 전극(114)에 대응하는 제1 반도체 칩(110)에는 블라인드 비아(123a)가 형성된다. 블라인드 비아(123)의 깊이는 제1 반도체 칩(110)의 두께보다 얕은 깊이를 갖는다.
블라인드 비아(123)에 의하여 형성된 제1 칩 선택 전극(114) 및 제1 반도체 칩(110)의 내측면에는 제1 중공을 갖는 절연 부재(122)가 파이프 형상을 형성된다. 절연 부재(122)는 절연성 폴리머를 포함한다. 본 실시예에서, 절연성 폴리머에 액상 도전성 도펀트가 흡수될 경우, 절연성 폴리머는 부도체에서 도전체로 전기적 특성이 변경된다.
절연 부재(122)에 의하여 형성된 제1 중공 내에는 제1 전극(124)이 형성된다. 제1 전극(124)은, 예를 들어, 구리를 포함할 수 있고, 제1 전극(124)은 도금 공정에 의하여 형성된다.
도 4를 참조하면, 절연 부재(122) 및 제1 전극(124)이 형성된 후, 제1 반도체 칩(110)의 후면(112)은 에치백 공정 또는 화학적 물리적 연마 공정에 의하여 연마되어 제1 반도체 칩(110)의 후면(112)으로부터는 제1 전극(124)이 노출되어 제1 반도체 패키지(100)가 제조된다.
도 5 내지 도 8들은 도 1에 도시된 제2 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 5를 참조하면, 실리콘 웨이퍼에 반도체 소자 제조 공정을 수행하여 웨이퍼에 복수개의 제2 반도체 칩(210)을 제조한다.
각 제2 반도체 칩(210)에는 반도체 소자 제조 공정에 의하여 형성된 회로부(213)가 형성된다. 회로부(213)는 데이터를 저장하는 데이터 저장부(미도시) 및 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
제2 반도체 칩(210)의 상면(211)에는 회로부(213)와 전기적으로 접속된 제2 칩 선택 전극(214)이 형성된다. 칩 선택 전극(214)으로는 칩 선택 신호가 인가된다.
도 6을 참조하면, 예를 들어, 제2 반도체 칩(210)의 상면(211)에 형성된 제2 칩 선택 전극(214) 및 제2 칩 선택 전극(214)에 대응하는 제2 반도체 칩(210)에는 블라인드 비아(223a)가 형성된다. 블라인드 비아(223a)의 깊이는 제2 반도체 칩(210)의 두께보다 얕은 깊이를 갖는다.
블라인드 비아(223a)에 의하여 형성된 제2 칩 선택 전극(214) 및 제2 반도체 칩(210)의 내측면에는 제2 중공을 갖는 절연 부재(222a)가 파이프 형상을 형성된다. 절연 부재(222a)는 절연성 폴리머를 포함한다. 본 실시예에서, 절연성 폴리머에 액상 도전성 도펀트가 흡수될 경우, 절연성 폴리머는 부도체에서 도전체로 전기적 특성이 변경된다.
절연 부재(222a)에 의하여 형성된 제2 중공 내에는 제2 전극(224)이 형성된다. 제2 전극(224)은, 예를 들어, 구리를 포함할 수 있고, 제2 전극(224)은 도금 공정에 의하여 형성된다.
도 7을 참조하면, 절연 부재(222a) 및 제2 전극(224)이 형성된 후, 제2 반도체 칩(210)의 후면(212)은 에치백 공정 또는 화학적 물리적 연마 공정에 의하여 연마되어 제2 반도체 칩(210)의 후면(212)으로부터는 제2 전극(224)이 노출된다.
도 8을 참조하면, 절연 부재(222a) 및 제2 전극(224)이 형성된 제2 반도체 칩(210)은 액상 도전성 도펀트(225)가 수납된 용기(260)에 침지되고, 이로 인해 절연성 폴리머를 포함하는 절연 부재(222a)로 도전성 도펀트(225)가 흡수되어 절연 부재(222a)는 도전 부재(222)로 전기적 특성이 변경된다.
이어서, 제1 반도체 패키지(100) 상에는 제2 반도체 패키지(200)가 배치되고 이 결과 제1 반도체 패키지(100)의 제1 전극(124)은 제2 반도체 패키지(200)의 제2 전극(224)과 전기적으로 연결되어 반도체 패키지(300)가 제조된다.
본 실시예에 의하면, 적어도 2 개의 반도체 패키지가 적층된 적층 반도체 패키지를 제조할 때 각 반도체 패키지의 제조 공정을 단축시킬 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2 내지 도 5들은 도 1에 도시된 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 5 내지 도 8들은 도 1에 도시된 제2 반도체 패키지의 제조 방법을 도시한 단면도들이다.

Claims (10)

  1. 제1 칩 선택 패드를 갖는 제1 반도체 칩, 상기 제1 반도체 칩을 관통하는 제1 관통홀에 의하여 형성된 제1 반도체 칩의 내측면에 배치되며 제1 중공을 갖고 상기 제1 칩 선택 패드와 전기적으로 절연된 절연 부재 및 상기 제1 중공내에 배치된 제1 전극을 갖는 제1 관통 전극을 포함하는 제1 반도체 패키지; 및
    상기 제1 반도체 패키지 상에 배치되며, 제2 칩 선택 패드를 갖는 제2 반도체 칩, 상기 제2 반도체 칩을 관통하는 제2 관통홀에 의하여 형성된 제2 반도체 칩의 내측면에 배치되며 제2 중공을 갖고 상기 제2 칩 선택 패드와 전기적으로 연결된 도전 부재 및 상기 제2 중공내에 배치되며 상기 제1 전극과 연결된 제2 전극을 갖는 제2 관통 전극을 포함하는 제2 반도체 패키지를 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 및 제2 관통홀들은 동일한 위치에 배치된 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 절연 부재 및 상기 제1 전극은 상기 제1 칩 선택 전극을 관통하고, 상기 도전 부재 및 상기 제2 전극은 상기 제2 칩 선택 전극을 관통하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 절연 부재는 폴리머를 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 도전 부재는 폴리머 및 상기 폴리머에 도핑된 도전성 도펀트(dopant)들을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 및 제2 전극은 구리를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1 칩 선택 패드를 갖는 제1 반도체 칩을 제조하는 단계, 상기 제1 칩 선택 패드 및 상기 제1 반도체 칩을 순차적으로 관통하는 제1 관통홀을 형성하는 단계, 상기 제1 관통홀에 의하여 형성된 상기 제1 반도체 칩의 내측면에 제1 중공을 갖고 상기 제1 칩 선택 패드와 전기적으로 절연된 절연 부재를 형성하는 단계 및 상기 제1 중공 내에 제1 전극을 형성하여 제1 반도체 패키지를 제조하는 단계; 및
    제2 칩 선택 패드를 갖는 제2 반도체 칩을 제조하는 단계, 상기 제2 칩 선택 패드 및 상기 제2 반도체 칩을 순차적으로 관통하는 제2 관통홀을 형성하는 단계, 상기 제2 관통홀에 의하여 형성된 상기 제2 반도체 칩의 내측면에 제2 중공을 갖고 상기 제2 칩 선택 패드와 전기적으로 연결된 도전 부재를 형성하는 단계 및 상기 제1 중공 내에 제1 전극을 형성하여 제2 반도체 패키지를 제조하는 단계를 포함하는 반도체 패키지의 제조 방법.
  8. 제7항에 있어서,
    상기 절연 부재를 형성하는 단계에서 상기 절연 부재는 폴리머를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제7항에 있어서,
    상기 도전 부재를 형성하는 단계는 폴리머를 포함하는 예비 도전 부재를 형성하는 단계; 및
    상기 예비 도전 부재를 액상 도전성 도펀트 내에 침지하여 폴리머내에 상기 도전성 도펀트를 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제7항에 있어서,
    상기 제1 및 제2 관통홀들은 상호 연통된 것을 특징으로 하는 반도체 패키지의 제조 방법.
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KR20090017915A (ko) * 2007-08-16 2009-02-19 주식회사 하이닉스반도체 반도체 패키지용 관통 전극 및 이를 갖는 반도체 패키지

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