KR101209980B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 제1표면과 이 제1표면에 반대측 제2표면이 있고 제1표면과 제2표면을 수직으로 관통하여 연결하는 복수의 비아 세트가 형성되어 있고 상기 복수의 비아 세트는 도전성 물질로 충진되어 있는 패키지 기판과, 상기 패키지 기판의 제1표면에 형성되며 제1표면에 연결된 상기 비아 세트의 일단을 노출시키는 제1유전층과, 상기 제1유전층 위에 형성되며 상기 비아 세트의 일단과 전기적으로 연결되는 제1재배선층과, 상기 패키지 기판의 제2표면에 형성되며 제2표면에 연결된 상기 비아 세트의 타단을 노출시키는 제2유전층과, 상기 제2유전층 위에 형성되며 상기 비아 세트의 타단과 전기적으로 연결되는 제2재배선층과, 상기 제1재배선층과 전기적으로 연결되는 반도체칩과, 상기 제1유전층과 제1재배선층 위에 형성되고 상기 반도체칩을 커버하는 몰딩층과, 상기 제2배재선층과 연결되는 범프를 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 상세하게는 패키지 기판에 전기적 도통 수단으로서 복수의 비아 세트가 형성된 반도체 패키지를 제안한다.
개인용 컴퓨터, 휴대폰, 개인정보 단말기, 전자제품들이 소형화, 경량화 및 기능화 되면서 데이터 처리 용량이 크게 증가하고 있다. 이와 같은 추세에 따라 반도체 패키지의 경우에도 패키지의 크기를 반도체 칩의 크기에 맞춘 웨이퍼 레벨 칩 스케일 패키지(wafer level chip size package)가 각광받고 있다.
한편, 반도체 집적화 기술이 발전하고 새로운 전자 기기의 개발에 따라 새로운 고기능성 반도체 시스템에 대한 요구가 증대되고 있다. 시스템 반도체의 경우 단일 패키지 내에 복수의 반도체 소자와 기타 전자 부품들이 집적화된다. 이러한 시스템 반도체를 효율적으로 생산하기 위해서는 여러 칩을 하나의 공간에 최적화시키는 집적 기술, 각 부품간 전기적 배선을 최소화시키는 배선 설계 기술, 기판과 전자 부품 간의 적층 기술 등 다양한 기술적 요소가 요구된다.
반도체칩이 미세화됨에 따라 다른 소자 또는 기판과의 직접적인 전기적 연결에 한계가 있기 때문에 외부 회로기판과 전기적으로 연결하기 위해 패키지 기판을 이용한다. 최근에 반도체칩의 패키지 기판으로서 동종 재질의 실리콘을 사용하는 경우가 늘어나고 있다. 이 경우, 실리콘 기판을 관통하여 전기적 통로로 이용하는 비아 기술이 주로 이용되고 있다. 관통 비아는 실리콘 기판의 이점을 이용하면서 반도체 패키지의 신호 길이를 최단화시킨다는 점에서 유리하고, 고성능, 다기능성 반도체 시스템을 구현하는데 적합하다.
그러나, 실리콘 기판에 관통 비아를 형성하는 기술은 반도체칩의 집적도가 커질수록 비아간 거리, 비아 직경을 감소시켜야하는 기술적 문제에 직면하고 있고, 비어 형성 및 비어 충진 기술의 발전이 더욱 요청되고 있다.
특히, 고성능, 다기능 반도체 시스템의 경우 패키지 기판에 많은 비아가 요구되는데, 실리콘 기판과 이종 재질의 비어 충진 물질로 인하여 열적 스트레스가 발생하고 후속 공정 시 불량이 많이 발생하고 있다. 또한, 패키지 기판에 많은 비아가 형성되는 경우 비아에 충진되는 도전성 재료의 면적비율이 증가하여 반도체 패키지의 전기적, 기계적 신뢰성 및 공정성을 저하시키는 문제가 있다.
본 발명은 전술한 기술적 배경하에서 창안된 것으로, 본 발명의 목적은 신뢰성과 동작 특성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 다른 목적은 새로운 관통 비어를 포함하는 패키지 기판을 제공하는 것이다.
본 발명의 또 다른 목적은 공정성과 신뢰성이 향상된 반도체 패키지 제조 방법을 제공하는 것이다.
기타, 본 발명의 또 다른 목적 및 기술적 특징은 이하의 상세한 설명에서 보다 구체적으로 제시될 것이다.
상기 목적을 달성하기 위하여, 본 발명은 제1표면과 이 제1표면에 반대측 제2표면이 있는 기판과, 상기 기판의 제1표면과 제2표면을 관통하여 형성되며 내부에 도전성 물질이 충진된 복수의 비아 세트를 포함하며, 상기 복수의 비아 세트는 미세 비아들이 상호 인접하여 하나의 그룹을 형성하고, 비아 세트를 구성하는 개별 비아 간의 간격은 인접하는 비아 세트 간의 간격 보다 작은 것을 특징으로 하는 반도체 패키지 기판을 제공한다.
또한, 본 발명은 제1표면과 이 제1표면에 반대측 제2표면이 있고 제1표면과 제2표면을 수직으로 관통하여 연결하는 복수의 비아 세트(via set)가 형성되어 있고 상기 복수의 비아 세트는 도전성 물질로 충진되어 있는 패키지 기판과, 상기 패키지 기판의 제1표면에 형성되며 제1표면에 연결된 상기 비아 세트의 일단을 노출시키는 제1유전층과, 상기 제1유전층 위에 형성되며 상기 비아 세트의 일단과 전기적으로 연결되는 제1재배선층과, 상기 패키지 기판의 제2표면에 형성되며 제2표면에 연결된 상기 비아 세트의 타단을 노출시키는 제2유전층과, 상기 제2유전층 위에 형성되며 상기 비아 세트의 타단과 전기적으로 연결되는 제2재배선층과, 상기 제1재배선층과 전기적으로 연결되는 반도체칩과, 상기 제1유전층과 제1재배선층 위에 형성되고 상기 반도체칩을 커버하는 몰딩층과, 상기 제2배재선층과 연결되는 범프를 포함하는 반도체 패키지를 제공한다.
상기 비아 세트는 복수의 비아가 인접하여 하나의 그룹 내지 집합을 형성하고, 비아 세트를 구성하는 개별 비아 간의 간격은 인접하는 비아 세트 간의 간격 보다 작게 형성되는 것이 바람직하다.
상기 제1재배선층 또는 제2재배선층의 일단은 비아 세트와 집합적으로(collectively) 연결되는 것이 바람직하다. 상기 몰딩층은 반도체칩의 상면을 커버하며, 상기 패키지 기판과 수평 길이와 동일한 길이로 형성되는 것이 바람직하다. 상기 반도체칩은 상기 제1재배선층과 플립칩 본딩으로 연결되는 것이 바람직하다.
본 발명은 또한, 제1표면과 이 제1표면에 반대측 제2표면이 있는 패키지 기판 준비하고, 상기 패키지 기판을 수직으로 침투하는 복수의 비아 세트를 형성하고, 상기 비아 세트에 도전성 물질을 충진하고, 상기 패키지 기판의 제2표면에 다음의 후면 프로세스를 수행하고; a) 상기 제2표면에 상기 비아 세트가 노출되도록 제2유전층을 형성하고, b) 상기 제2유전층 위에 제2재배선층을 형성하고, 상기 패키지 기판의 제2표면 쪽에 캐리어를 본딩하고, 상기 패키지 기판의 제1표면을 연마하여 상기 비아 세트를 노출시키고, 상기 패키지 기판의 제1표면에 다음의 전면 프로세스를 수행하고; a) 상기 제1표면에 상기 비아 세트가 노출되도록 제1유전층을 형성하고, b) 상기 제1유전층 위에 제1재배선층을 형성하고, 상기 제1재배선층과 전기적으로 연결되도록 반도체칩을 실장하고, 상기 반도체칩 위로 몰딩층을 형성하고, 상기 패키지 기판으로부터 캐리어를 제거하고, 상기 제2표면의 제2재배선층과 전기적으로 연결되도록 범프를 형성하는 단계를 포함하는 반도체 패키지 제조 방법을 제공한다.
본 발명은 또한, 제1표면과 이 제1표면에 반대측 제2표면이 있는 패키지 기판 준비하고, 상기 패키지 기판을 수직으로 침투하는 복수의 비아 세트를 형성하고, 상기 비아 세트에 도전성 물질을 충진하고, 상기 패키지 기판의 제1표면에 다음의 전면 프로세스를 수행하고; a) 상기 제1표면에 상기 비아 세트가 노출되도록 제1유전층을 형성하고, b) 상기 제1유전층 위에 제1재배선층을 형성하고, 상기 제1재배선층과 전기적으로 연결되도록 반도체칩을 실장하고, 상기 반도체칩 위로 몰딩층을 형성하고, 상기 패키지 기판의 제1표면 쪽에 캐리어를 본딩하고, 상기 패키지 기판의 제2표면을 연마하여 상기 비아 세트를 노출시키고, 상기 패키지 기판의 제2표면에 다음의 후면 프로세스를 수행하고; a) 상기 제2표면에 상기 비아 세트가 노출되도록 제2유전층을 형성하고, b) 상기 제2유전층 위에 제2재배선층을 형성하고, 상기 제2표면의 제2재배선층과 전기적으로 연결되도록 범프를 형성하고, 상기 패키지 기판으로부터 캐리어를 제거하는 단계를 포함하는 반도체 패키지 제조 방법을 제공한다.
본 발명에 따르면, 패키지 기판의 관통 비아를 채우는 도전성 재료의 면적비를 최소화하여 이종재료간의 부하를 줄일 수 있어 웨이퍼레벨 몰딩 공정 및 웨이퍼레벨 패키징 공정의 신뢰성을 향상시킬 수 있다. 또한, 반도체 패키지에 적용되는 재료 및 구조 설계의 자유도가 우수하여 배선 공정 및 몰딩 공정이 적용된 우수한 소자의 구현이 가능하다. 또한, 반도체 패키지의 내구성 및 전기적 특성이 향상되고, 제조 비용을 낮출 수 있으며 수율을 크게 향상시킬 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 보인 단면도.
도 2는 본 발명의 패키지 기판을 보인 단면도.
도 3은 본 발명의 패키지 기판의 일부분을 보인 평면도.
도 4는 본 발명의 패키지 기판에 형성된 비아 세트의 일례를 보인 평면도.
도 5는 본 발명의 패키지 기판에 형성된 비아 세트의 다른 예를 보인 평면도.
도 6은 본 발명의 패키지 기판에 형성된 비아 세트와 연결되는 재배선층을 보인 평면도.
도 7 내지 10은 본 발명의 일실시예에 따른 반도체 패키지 제조 공정을 보인 순서도.
도 11 내지 14는 본 발명의 다른 실시예에 따른 반도체 패키지 제조 공정을 보인 순서도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
110:패키지 기판 120:비아 세트
130:제유전층 140:제2유전층
150:제1재배선층 160:제2재배선층
180:범프 210, 220:반도체칩
230:미세 범프 250:몰딩층
본 발명은 복수의 반도체칩, 집적 소자, 수동 소자 등을 하나의 시스템으로 패키지화시킨 고집적 고기능성 반도체 패키지에 관련된다. 본 발명에 있어서 여러 반도체 소자를 하나의 기판에 실장하기 위하여 기존의 인쇄회로기판(PCB) 대신 반도체 소자와 동종 재질 또는 유사 재질의 기판을 사용한다. 패키지 기판으로 실리콘웨이퍼를 기판으로 사용하는 것이 웨이퍼 공정을 수행하기에 유리하다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 패키지(100)를 보인 단면도이다. 패키지 기판(110)은 제1표면과 이 제1표면에 반대측 제2표면이 있고, 제1표면과 제2표면을 수직으로 관통하여 연결하는 복수의 비아 세트(120)가 형성된다.
상기 비아 세트(120)는 패키지 기판(110)의 제1표면(예를 들어 상면)과 제2표면(예를 들어 하면)을 상호 연결하도록 기판 내부에 수직적으로 형성되어 있다. 비아 세트는 도 2의 A 에 도시한 바와 같이 둘 이상의 수직 관통홀로 구성되며, 각각 패키지 기판을 수직으로 관통하여 패키지 기판의 제1표면에 형성된 제1유전층(130)과, 제2표면에 형성된 제2유전층(140)에 노출된다. 비아 세트의 내부는 도전성 물질, 예를 들어 구리 등의 물질이 충진되어 있고, 비아 세트의 양단은 제1유전층 또는 제2유전층으로부터 노출되는 부위에 형성된 도전성 패드 내지 전극 패드와 전기적으로 연결될 수 있다.
패키지 기판의 제1표면에 형성되며, 제1표면에 연결된 상기 비아 세트의 일단을 노출시키는 제1유전층(130)은 하나 이상의 층으로 구성될 수 있다. 제1유전층 위에는 상기 비아 세트의 일단과 전기적으로 연결되는 제1재배선층(150)이 형성된다. 제1유전층이 복수의 층으로 형성될 경우, 제1재배선층도 하나 이상의 층으로 구성될 수 있다(도 1의 150, 152 참조).
상기 패키지 기판의 제2표면에는 제2표면에 연결된 상기 비아 세트의 타단을 노출시키는 제2유전층(140)이 형성되어 있다. 상기 제2유전층 위에는 상기 비아 세트의 타단과 전기적으로 연결되는 제2재배선층(160)이 형성되어 있다. 제2유전층도 하나 이상의 층으로 구성될 수 있고, 이 경우 제2재배선층도 복수의 층으로 형성될 수 있다. 패키지 기판의 제1표면 또는 제2표면 위로 전술한 제1재배선층이나 제2배선층에 인접하여 박막회로형 수동 소자(integrated passive device: IPD)가 포함될 수도 있다.
패키지 기판의 제1표면 위쪽으로는 상기 제1재배선층과 (또는 비아 세트와 연결된 전극 패드와) 전기적으로 연결되도록 반도체칩(210, 220)이 실장되어 있다. 반도체칩은 예를 들어, 메모리칩, 집적회로칩, 기타 기능성 반도체 소자를 포함하며, 기타 집적회로형 수동 소자 등이 포함될 수 있다. 반도체칩과 제1재배선층은 (또는 전극 패드) 미세 범프(230)에 의하여 전기적으로 연결될 수 있다. 추가적으로, 또 다른 반도체칩(미도시)을 패키지 기판의 제2표면 아래쪽으로 상기 제2재배선층과 (또는 비아 세트와 연결된 전극 패드와) 전기적으로 연결할 수도 있다.
본 발명에 있어서, 패키지 기판의 제1표면 위로 상기 반도체 칩을 커버하도록 상기 제1유전층과 제1재배선층 위에 몰딩층(250)이 형성되어 있다. 이 몰딩층은 패키지 기판 위에 박막층을 형성하고 반도체칩을 실장한 후 웨이퍼레벨에서 형성할 수 있고, 후속적인 절단 공정으로 단위 패키지로 분할된다. 그 결과 몰딩층의 수평 길이는 패키지 기판의 수평 길이와 동일하게 되며, 패키지 기판의 측면이나 하면을 제외한 상면에만 몰딩층이 형성된다. 반도체칩의 상면을 노출하여 열방출이 용이하도록 후속 공정으로 몰딩층을 더 연마할 수 있다.
패키지 기판의 제2표면의 제2배재선층의 일단에는 외부 회로와의 접속을 위한 범프(180)가 형성되어 있다.
본 발명에 따르면 웨이퍼레벨에서 시스템 인 패키지를 구현할 수 있다. 또한, 패키지 기판의 수직 관통홀 형성, 재배선층과 박막회로형 수동 소자의 형성, 복수의 반도체칩의 실장, 몰딩층 형성 등을 일련의 웨이퍼레벨 공정으로 연속적으로 수행할 수 있다. 뿐만 아니라, 실장되는 반도체칩과 동일 재질의 실리콘웨이퍼를 패키지 기판으로 사용함으로써 전체 공정 진행 중 이종 기판의 열팽창계수 차이로 인하여 발생되는 공정 불량을 감소시킬 수 있다.
특히, 본 발명에 있어서, 패키지 기판을 관통하여 반도체칩과 외부접속용 범프를 전기적으로 연결하는 비아 세트는 (상대적으로) 큰 직경의 비아가 아닌 미세한 비아들의 집합체, 또는 그룹 비아(group via)로 형성된다. 따라서, 패키지 기판과 비아 세트를 채운 도정성 물질 간의 이질성으로 인한 열적, 물리적 스트레스를 완화시킬 수 있다. 그 결과, 후속적인 유전층 형성, 재배선층 형성, 반도체칩 실장 등의 공정을 보다 원활하게 수행할 수 있고, 공정 마진을 고려할 필요성이 줄어들기 때문에 최적의 패키지를 설계할 수 있다. 또한, 직경이 큰 비아의 형성에 따른 패키지 기판의 기계적 또는 물리적인 결함이나 스트레스를 저감시켜 패키지의 내구성을 크게 향상시킬 수 있다.
본 발명의 반도체 패키지에 있어서, 패키지 기판을 관통하여 비아 세트(120)는 도 2 및 도 3에 도시한 바와 같이 미세 비아(122)들이 상호 인접하여 하나의 그룹 내지 집합을 형성한다. 비아 세트를 구성하는 개별 비아(122) 간의 간격(t1)은 인접하는 비아 세트 간의 간격(T1) 보다 작게 형성되어 있다. 비아 세트와의 비교를 위하여, 직경이 큰 단일 비아(120')를 점선으로 표시하였다.
개별 비아들로 구성되는 비아 세트의 전체 넓이는 단일 비아(120')의 면적을 초과하지 않는 것이 바람직하다. 개별 비아(120)의 직경, 상호 이격 거리 등을 고려할 때 비아 세트의 체적은 단일 비아의 체적 보다 현저하게 감소하게 된다. 따라서, 비아 세트를 충진하는 도전성 물질의 양이 단일 비아 보다 크게 줄어들게 된다. 그 결과, 패키지 기판과 비아 충진 물질 간의 열적, 물리적 스트레스를 현저하게 감소시킬 수 있다. 또한, 패키지 기판의 수직 관통홀에 도전성 물질을 충진하는 공정이 대폭 간소화될 수 있다.
본 발명에 있어서, 패키지 기판을 수직으로 관통하는 비아 세트는 둘 이상의 미세 개별 비아로 구성되며, 예를 들어 도 4 및 도 5에 도시한 바와 같이 복수의 비아들이 하나의 군집 형태로 배치될 수 있다.
상호 인접되어 하나의 그룹을 형성하는 개별 비아들은 전기적으로 하나의 단위를 이루는 것이 바람직하다. 이를 위하여, 본 발명의 반도체 패키지는 도 6에 도시한 바와 같이 제1재배선층(150) (또는 제2재배선층)의 일단(152)이 비아 세트와 집합적으로(collectively) 연결된다. 즉, 개별 비아(122)가 각각 재배선층과 전기적으로 연결되는 것이 아니라, 하나의 재배선층에 하나의 비아 세트에 속한 여러 개별 비아들이 공통적으로 연결된다. 전기적 연결을 위하여 비아 세트와 재배선층 사이에는 하나 이상의 전극 패드가 포함될 수 있다.
이와 같이, 본 발명은 비아를 채우는 도전성 물질의 면적비를 줄임으로써 이종재료간의 부하(stress)로 인해 발생할 수 있는 배선공정상의 문제들을 방지할 수 있고, 비아를 도전성 물질로 채울 때 소모되는 시간과 비용을 줄여줄 수 있다. 또한, 많은 숫자의 전기적 단자를 필요로 하는 고성능 소자에도 본 발명의 비어 세트가 형성된 패키지 기판을 적용할 수 있다.
본 발명에 따른 반도체 패키지는 패키지 기판의 형성(비어 세트 형성), 전면 공정 및 후면 공정, 캐리어 본딩 및 제거, 반도체칩 실장 및 몰딩층 형성 등의 순서를 부분적으로 변경함으로써 크게 두 가지 공정으로 제조될 수 있다.
도 7 내지 10을 참조하여 본 발명의 제1실시예에 따른 반도체 패키지 제조 방법을 설명한다.
먼저, 제1표면과 이 제1표면에 반대측 제2표면이 있는 패키지 기판(110) 준비하고, 상기 패키지 기판의 일면을 부분적으로 식각하여 수직으로 침투하는 복수의 비아 세트(120)를 형성한다. 비아 세트의 형성에는 레이저 식각, 반응성이온에칭(RIE) 등의 물리적 방법이나 식각 용액을 이용한 화학적 방법 등 잘 알려진 공지 기술을 이용할 수 있을 것이다. 형성된 비아 세트에 전기 도금 등의 방법으로 도전성 물질을 충진한다. 비아 세트는 패키지 기판을 관통하도록 형성할 필요는 없고, 원하는 최종 패키지 기판의 두께를 고려하여 소정 깊이로 형성하더라도 무방하다.
다음으로, 패키지 기판의 제2표면에 후면(back surface) 프로세스를 수행한다. 먼저, 제2표면에 상기 비아 세트가 노출되도록 제2유전층(140)을 형성하고, 상기 제2유전층 위에 제2재배선층(160)을 형성한다. 비어 세트의 일단과 전기적으로 연결되도록 제2유전층 형성 전에 전극 패드를 먼저 형성할 수 있으며, 제2유전층을 여러 층 형성할 경우, 제2재배선층도 복수로 형성할 수 있다. 후면 공정을 마친 패키지 기판을 도 7에 도시하였다.
다음으로, 패키지 기판의 제2표면 쪽에 캐리어(300)를 본딩하고, 패키지 기판의 제1표면을 연마하여 상기 비아 세트(120)를 노출시킨다(도 8).
다음으로, 도 9에 도시한 바와 같이 패키지 기판의 제1표면에 전면(front surface) 프로세스를 수행한다. 먼저, 제1표면에 비아 세트가 노출되도록 제1유전층(130)을 형성하고, 제1유전층 위에 제1재배선층(150)을 형성한다. 이 경우에도, 비어 세트의 일단과 전기적으로 연결되도록 제2유전층 형성 전에 전극 패드를 먼저 형성할 수 있으며, 제2유전층을 여러 층 형성할 경우, 제2재배선층도 복수로 형성할 수 있다. 그 다음, 상기 제1재배선층과 전기적으로 연결되도록 하나 이상의 반도체칩(210)을 플립칩 본딩으로 실장한다. 그 다음, 반도체칩을 커버하도록 제1유전층과 제1배선층 위로 몰딩층(250)을 형성한다. 몰딩층은 웨이퍼레벨에서 형성하는 것이 공정성 및 수율 측면에서 바람직하다.
마지막으로, 도 10에 도시한 바와 같이 패키지 기판으로부터 캐리어를 제거하고, 제2표면의 제2재배선층과 전기적으로 연결되도록 범프(180)를 형성한다.
이와 같이 본 발명의 제1실시예에 따르면, 패키지 기판의 후면 공정을 먼저 수행한 다음, 캐리어 본딩 후에 반도체 칩 실장 및 몰딩 공정이 이어진다.
반면, 이하에서는 패키지 기판의 전면 공정과 반도체칩 실장 및 웨이퍼레벨 몰딩을 먼저 수행하는 제2실시예에 따른 제조 방법을 설명한다.
먼저, 도 11에 도시한 바와 같이, 패키지 기판(110)에 수직으로 침투하는 복수의 비아 세트(120)를 형성하고, 비아 세트에 도전성 물질을 충진한 다음, 패키지 기판의 제1표면에 전면 프로세스를 수행하여 제1유전층(130)과 제1재배선층(150)을 형성한다. 그 다음, 제1재배선층과 전기적으로 연결되도록 반도체칩(210)을 실장하고, 웨이퍼레벨에서 상기 반도체칩 위로 몰딩층(250)을 형성한다. 웨이퍼레벨 패키징 공정에서 기판의 과도한 비아 밀도로 인한 스트레스는 몰드층과 기판 사이의 열적 스트레스에 더하여 후속 공정을 어렵게 하거나 최종 제품의 내구성을 저하시키고 있으며, 웨이퍼레벨 공정의 신뢰성을 크게 떨어뜨릴 수 있다. 본 발명에서는 비어 세트를 적용하여 과도한 비아 밀도에 의한 스트레스를 줄임으로써 웨이퍼레벨 몰딩 공정 및 웨이퍼레벨 패키징의 신뢰성을 향상시킨다.
다음으로, 도 12에 도시한 바와 같이 패키지 기판의 제1표면 쪽에 캐리어(300)를 본딩하고, 패키지 기판의 제2표면을 연마하여 상기 비아 세트를 노출시킨다.,
이어지는 단계에서, 상기 패키지 기판의 제2표면에 다음의 후면 프로세스를 수행하여 제2유전층(140)과, 제2재배선층(160)을 형성한다.
다음으로, 상기 제2표면의 제2재배선층과 전기적으로 연결되도록 범프(180)를 형성하고(도 13), 최종적으로 상기 패키지 기판으로부터 캐리어를 제거한다.
전술한 실시예에서, 상기 반도체칩은 플립칩 본딩으로 제1재배선층에 연결되지만, 이와 달리 일부 반도체칩을 다이어태치 방식으로 본딩하거나 와이어본딩으로 재배선층에 연결시킬 수도 있을 것이다. 또한, 상기 제1재배선층 또는 제2재배선층의 일단은 비아 세트와 집합적으로 연결되도록 하는 것이 바람직하다.
비어 세트의 각각의 개별 비어는 한번의 공정으로 동시에 형성하는 것이 바람직하며, 비어에 도전성 물질을 충진하는 것도 일괄 공정으로 수행할 수 있다.
전술한 제1실시예 및 제2실시예에서, 이해를 돕기 위하여 단위 패키지에 대해 설명하였으나, 웨이퍼레벨에서 복수의 패키지 단위가 동시에 제조될 수 있으며, 제조 공정을 완료한 후 (예를 들어 캐리어 제거 및 범프 형성 후) 개별 패키지 단위로 절단하는 단계를 더 포함할 수 있을 것이다.
이상에서 바람직한 실시예를 통하여 본 발명을 예시적으로 설명하였으나, 본 발명은 이와 같은 특정 실시예에만 한정되는 것은 아니며 본 발명에서 제시한 기술적 사상, 구체적으로는 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있을 것이다.

Claims (11)

  1. 제1표면과 이 제1표면에 반대측 제2표면이 있고, 제1표면과 제2표면을 수직으로 관통하여 연결하는 복수의 비아 세트가 형성되어 있고, 상기 복수의 비아 세트는 도전성 물질로 충진되어 있는 패키지 기판과,
    상기 패키지 기판의 제1표면에 형성되며, 제1표면에 연결된 상기 비아 세트의 일단을 노출시키는 제1유전층과,
    상기 제1유전층 위에 형성되며, 상기 비아 세트의 일단과 전기적으로 연결되는 제1재배선층과,
    상기 패키지 기판의 제2표면에 형성되며, 제2표면에 연결된 상기 비아 세트의 타단을 노출시키는 제2유전층과,
    상기 제2유전층 위에 형성되며, 상기 비아 세트의 타단과 전기적으로 연결되는 제2재배선층과,
    상기 제1재배선층과 전기적으로 연결되는 반도체칩과,
    상기 제1유전층과 제1재배선층 위에 형성되고 상기 반도체칩을 커버하는 몰딩층과,
    상기 제2재배선층과 연결되는 범프를 포함하며,
    상기 비아 세트는 복수의 비아가 인접하여 하나의 그룹 내지 집합을 형성하고, 비아 세트를 구성하는 개별 비아 간의 간격은 인접하는 비아 세트 간의 간격 보다 작게 형성되어 있는 것을 특징으로 하는
    반도체 패키지.
  2. 삭제
  3. 제1항에 있어서, 상기 제1재배선층 또는 제2재배선층의 일단은 상기 비아 세트에 속한 여러 개별 비아들이 공통적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서, 상기 몰딩층은 반도체칩의 상면을 커버하며, 상기 패키지 기판과 수평 길이와 동일한 길이로 형성된 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 반도체칩은 상기 제1재배선층과 플립칩 본딩으로 연결되는 것을 특징으로 하는 반도체 패키지.
  6. 제1표면과 이 제1표면에 반대측 제2표면이 있는 패키지 기판 준비하고,
    상기 패키지 기판을 수직으로 침투하는 복수의 비아 세트를 형성하고,
    상기 비아 세트에 도전성 물질을 충진하고,
    상기 패키지 기판의 제2표면에 다음의 후면 프로세스를 수행하고;
    a) 상기 제2표면에 상기 비아 세트가 노출되도록 제2유전층을 형성하고,
    b) 상기 제2유전층 위에 제2재배선층을 형성하고,
    상기 패키지 기판의 제2표면 쪽에 캐리어를 본딩하고,
    상기 패키지 기판의 제1표면을 연마하여 상기 비아 세트를 노출시키고,
    상기 패키지 기판의 제1표면에 다음의 전면 프로세스를 수행하고;
    a) 상기 제1표면에 상기 비아 세트가 노출되도록 제1유전층을 형성하고,
    b) 상기 제1유전층 위에 제1재배선층을 형성하고,
    상기 제1재배선층과 전기적으로 연결되도록 반도체칩을 실장하고,
    상기 반도체칩 위로 몰딩층을 형성하고,
    상기 패키지 기판으로부터 캐리어를 제거하고,
    상기 제2표면의 제2재배선층과 전기적으로 연결되도록 범프를 형성하는 단계를 포함하며,
    상기 비아 세트는 복수의 비아가 인접하여 하나의 그룹 내지 집합을 형성하고, 비아 세트를 구성하는 개별 비아 간의 간격은 인접하는 비아 세트 간의 간격 보다 작게 형성되어 있는 것을 특징으로 하는
    반도체 패키지 제조 방법.
  7. 제1표면과 이 제1표면에 반대측 제2표면이 있는 패키지 기판 준비하고,
    상기 패키지 기판을 수직으로 침투하는 복수의 비아 세트를 형성하고,
    상기 비아 세트에 도전성 물질을 충진하고,
    상기 패키지 기판의 제1표면에 다음의 전면 프로세스를 수행하고;
    a) 상기 제1표면에 상기 비아 세트가 노출되도록 제1유전층을 형성하고,
    b) 상기 제1유전층 위에 제1재배선층을 형성하고,
    상기 제1재배선층과 전기적으로 연결되도록 반도체칩을 실장하고,
    상기 반도체칩 위로 몰딩층을 형성하고,
    상기 패키지 기판의 제1표면 쪽에 캐리어를 본딩하고,
    상기 패키지 기판의 제2표면을 연마하여 상기 비아 세트를 노출시키고,
    상기 패키지 기판의 제2표면에 다음의 후면 프로세스를 수행하고;
    a) 상기 제2표면에 상기 비아 세트가 노출되도록 제2유전층을 형성하고,
    b) 상기 제2유전층 위에 제2재배선층을 형성하고,
    상기 제2표면의 제2재배선층과 전기적으로 연결되도록 범프를 형성하고,
    상기 패키지 기판으로부터 캐리어를 제거하는 단계를 포함하며,
    상기 비아 세트는 복수의 비아가 인접하여 하나의 그룹 내지 집합을 형성하고, 비아 세트를 구성하는 개별 비아 간의 간격은 인접하는 비아 세트 간의 간격 보다 작게 형성되어 있는 것을 특징으로 하는
    반도체 패키지 제조 방법.
  8. 제6항 또는 제7항에 있어서, 상기 반도체칩은 플립칩 본딩으로 제1재배선층에 연결되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  9. 제6항 또는 제7항에 있어서, 상기 제1재배선층 또는 제2재배선층의 일단은 상기 비아 세트에 속한 여러 개별 비아들이 공통적으로 연결되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  10. 제6항 또는 제7항에 있어서, 상기 몰딩층은 반도체칩의 상면을 커버하며, 상기 패키지 기판과 수평 길이와 동일한 길이로 형성된 것을 특징으로 하는 반도체 패키지 제조 방법.
  11. 삭제
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