KR100879191B1 - 반도체 패키지 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 해결하고자 하는 기술적 과제는 반도체 다이와 관통 전극 사이에 절연체를 충진하여 반도체 다이와 관통 전극 사이의 스트레스가 완충되는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 평평한 제 1 면 및 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 제 1 면에 다수의 본드 패드가 형성되며, 본드 패드 및 제 1 면 및 제 2 면 사이를 관통하는 제 1 관통 홀이 형성된 반도체 다이, 반도체 다이의 제 1 면에 형성되며 본드 패드를 노출시키는 제 1 패시베이션 층, 제 1 관통 홀에 충진되며 평평한 제 1 면 및 제 1 면의 반대면으로 평평한 제 2 면을 갖고 제 1 면 및 제 2 면 사이를 관통하는 제 2 관통 홀이 형성된 절연체 및 제 2 관통 홀에 충진되는 관통 전극으로 이루어진 반도체 패키지 및 그 제조 방법을 개시한다. 이와 같이 하여 본 발명에 의한 반도체 패키지 및 그 제조 방법은 반도체 다이와 관통 전극 사이의 스트레스가 완충되고, 전극 패드의 폭을 좀 더 넓게 형성하여, 공정 진행시 얼라인먼트 마진을 충분히 확보하게 된다.
관통 전극, 관통 홀, 반도체 다이, 반도체 패키지, 절연체
Description
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 다이와 관통 전극 사이에 절연체를 충진하여 반도체 다이와 관통 전극 사이의 스트레스가 완충되는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 모바일 폰이나 PMP 등 휴대용 전자기기는 고기능화와 동시에 소형, 경량 및 낮은 가격이 요구되고 있다. 이러한 추세에 따라 휴대용 전자기기에 탑재되는 반도체 패키지(Semiconductor Package) 역시 보다 혁신적이고 가격경쟁력이 있는 3D 패키지 형태로 발전하고 있다. 이 중에서도 실리콘 관통 전극(Through Silicon Via)을 이용한 적층 기술은 반도체 다이 또는 반도체 패키지를 수직으로 적층하는 기술로써, 반도체 다이나 반도체 패키지 사이의 연결 길이를 짧게 할 수 있어서 더욱 고성능, 초소형의 반도체 패키지의 구현이 가능한 기술로 주목받고 있다.
종래의 반도체 패키지는 반도체 다이 또는 웨이퍼에 관통 홀을 형성하고, 상기 관통 홀 내벽에 절연막을 형성한 후, 상기 관통 홀을 도전성 재질로 충진하여 관통 전극을 형성한다. 그러나, 종래의 실리콘 관통 전극 기술을 이용한 반도체 패키지는 형성과정에서 여러 번의 열처리 공정이 포함되며, 이로 인하여 반도체 다이 또는 웨이퍼와 관통 전극 사이의 계면이 손상되는 문제점이 있다. 이는 실리콘(Silicon)으로 형성된 반도체 다이 또는 웨이퍼와 도전성 재질로 이루어지는 관통 전극 사이의 열팽창 계수(CTE : Coefficient of Thermal Expansion)의 차이에 기인한다. 이때, 상기 반도체 다이 또는 웨이퍼와 관통 전극 사이에는 절연막이 형성되어 있으나, 절연막의 두께가 얇아서 스트레스를 완충시키는 효과를 기대하기가 어렵다.
또한, 종래의 반도체 패키지는 상기와 같은 스트레스로 인하여 관통 전극(또는 관통 홀)의 수평 폭을 작게 형성해야 했다. 이에 따라, 상기 반도체 다이 또는 웨이퍼의 백그라인딩 이후에 노출되는 관통 전극을 마무리하거나, 관통 전극에 다른 패턴을 형성하기 위해서는 패시베이션 층을 더 형성해야 했다. 따라서 패시베이션 층 형성에 따른 추가 비용이 든다는 문제점이 있다.
본 발명은 상술한 종래의 문제점을 해소하기 위한 것으로, 본 발명의 목적은 반도체 다이와 관통 전극 사이에 절연체를 충진하여 반도체 다이와 관통 전극 사이의 스트레스가 완충되는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 절연체가 반도체 다이와 관통 전극 사이의 스트레스를 완충하기 때문에 관통 전극을 상대적으로 넓게 형성하고, 패시베이션 층 을 형성하지 않아도 되는 저가의 공정으로 구현이 가능한 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명에 의한 반도체 패키지는 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 본드 패드가 형성되며, 상기 본드 패드 및 상기 제 1 면 및 상기 제 2 면 사이를 관통하는 제 1 관통 홀이 형성된 반도체 다이, 상기 반도체 다이의 제 1 면에 형성되며, 상기 본드 패드를 노출시키는 제 1 패시베이션 층, 상기 제 1 관통 홀에 충진되며, 평평한 제 1 면 및 상기 제 1 면의 반대면으로 평평한 제 2 면을 갖고, 상기 제 1 면 및 제 2 면 사이를 관통하는 제 2 관통 홀이 형성된 절연체 및 상기 제 2 관통 홀에 충진되는 관통 전극을 포함하여 이루어질 수 있다. 여기서, 상기 관통 전극은 상기 절연체의 제 1 면 및 상기 절연체의 제 2 면 사이에 형성되는 주상 전극 및 상기 주상 전극과 전기적으로 연결되며, 상기 절연체의 제 1 면에 형성되는 제 1 전극 패드를 포함한다. 이때, 상기 제 1 전극 패드는 상기 제 1 관통 홀의 수평 폭에 비하여 상대적으로 넓은 수평 폭을 갖으며, 상기 본드 패드와 전기적으로 연결되도록 형성될 수 있다. 한편, 상기 주상 전극과 상기 제 1 전극 패드는 일체로 형성될 수 있다. 상기 관통 전극은 상기 주상 전극과 전기적으로 연결되며, 상기 절연체의 제 2 면에 형성되는 제 2 전극 패드를 더 포함할 수 있다. 한다. 이때, 상기 제 2 전극 패드는 상기 제 1 관통 홀의 수평 폭에 비하여 상대적으로 좁은 수평 폭을 갖도록 형성될 수 있다. 또한, 상기 반도체 다이의 제 2 면에 형성되어, 상기 절연체의 제 2 면 중 일부를 노출시키는 제 2 패시베이션 층을 더 포함할 수 있다. 여기서 상기 관통 전극은 상기 주상 전극과 전기적으로 연결되며, 상기 제 2 패시베이션 층 및 상기 제 2 패시베이션 층으로부터 노출된 상기 절연체의 일부를 덮도록 형성되는 제 2 전극 패드를 더 포함한다. 상기 제 2 전극 패드는 상기 제 1 관통 홀의 수평 폭에 비하여 상대적으로 넓은 수평 폭을 갖도록 형성될 수 있다. 또한, 본 발명은 상기 주상 전극과 전기적으로 연결되며, 상기 제 2 패시베이션 층 및 상기 제 2 패시베이션 층으로부터 노출된 상기 절연체의 일부를 덮도록 형성되는 재배치 패턴을 더 포함할 수도 있다.
본 발명에서 상기 제 1 관통 홀은 50㎛ 내지 200㎛의 수평 폭을 갖도록 형성될 수 있으며, 상기 제 2 관통 홀은 10㎛ 내지 150㎛의 수평 폭을 갖도록 형성될 수 있다. 또한, 상기 절연체의 제 1 면은 상기 본드 패드의 표면과 동일한 평면상에 형성될 수 있다. 이때, 상기 절연체의 제 2 면은 상기 반도체 다이의 제 2 면과 동일한 평면상에 형성될 수 있다. 상기 절연체는 폴리머(Polymer), 벤조싸이클로부텐(Benzocyclobutene:BCB), 폴리벤즈옥사졸(polybenzoxazole: PBO), 폴리이미드(Poly Imide: PI), 에폭시(Epoxy) 및 실리콘 수지(Silicone) 중 선택되는 어느 하나의 재질로 이루어진다.
또한, 본 발명에 따른 반도체 패키지는 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 본드 패드가 형성되며, 상기 본드 패드의 외주연에 상기 제 1 면 및 상기 제 2 면 사이를 관통하는 제 1 관통 홀이 형성된 반도체 다이, 상기 반도체 다이의 제 1 면에 형성되며, 상기 본드 패드를 노출시키는 패시베이션 층, 상기 본드 패드와 전기적으로 연결되며, 상기 패시베이션 층의 표면 중 상기 본드 패드로부터 상기 제 1 관통 홀의 외주연으로 연장되도록 형성되는 재배치 패턴, 상기 제 1 관통 홀에 충진되며, 평평한 제 1 면 및 상기 제 1 면의 반대면으로 평평한 제 2 면을 갖으며, 상기 제 1 면 및 상기 제 2 면을 관통하는 제 2 관통 홀이 형성된 절연체 및 상기 제 2 관통 홀에 충진되는 관통 전극을 포함하여 이루어질 수 있다. 여기서, 상기 관통 전극은 상기 절연체의 제 1 면 및 상기 절연체의 제 2 면 사이에 형성되는 주상 전극 및 상기 주상 전극과 전기적으로 연결되며, 상기 절연체의 제 1 면에 형성되는 제 1 전극 패드를 포함하여 이루어질 수 있다. 이때, 상기 제 1 전극 패드는 상기 제 1 관통 홀의 수평 폭에 비하여 상대적으로 넓은 수평 폭을 갖으며, 상기 재배치 패턴과 전기적으로 연결될 수 있다. 또한, 상기 주상 전극과 상기 제 1 전극 패드는 일체로 형성될 수 있다. 한편, 상기 관통 전극은 상기 주상 전극과 전기적으로 연결되며, 상기 절연체의 제 2 면에 형성되는 제 2 전극 패드를 더 포함하여 이루어질 수 있다. 상기 제 2 전극 패드는 상기 제 1 관통 홀의 수평 폭에 비하여 상대적으로 좁은 수평 폭을 갖도록 형성될 수 있다. 여기서 상기 제 1 관통 홀은 50㎛ 내지 200㎛의 수평 폭을 갖으며, 상기 제 2 관통 홀은 10㎛ 내지 150㎛의 수평 폭을 갖도록 형성될 수 있다. 또한, 상기 절연체의 제 1 면은 상기 재배치 패턴의 표면과 동일한 평면상에 형성될 수 있다. 상기 절연체의 제 2 면은 상기 반도체 다이의 제 2 면과 동일한 평면상에 형성될 수 있다. 상기 절연체는 폴리머(Polymer), 벤조싸이클로부텐(Benzocyclobutene:BCB), 폴리벤즈옥사졸(polybenzoxazole: PBO), 폴리이 미드(Poly Imide: PI), 에폭시(Epoxy) 및 실리콘 수지(Silicone) 중 선택되는 어느 하나의 재질로 이루어질 수 있다.
또한, 본 발명에 따른 반도체 패키지는 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 본드 패드가 형성되며, 상기 본드 패드 및 상기 제 1 면 및 상기 제 2 면 사이를 관통하는 제 1 관통 홀이 형성된 제 1 반도체 다이와, 상기 제 1 반도체 다이의 제 1 면에 형성되며, 상기 본드 패드를 노출시키는 제 1 패시베이션 층과, 상기 제 1 관통 홀에 충진되며, 평평한 제 1 면 및 상기 제 1 면의 반대면으로 평평한 제 2 면을 갖고, 상기 제 1 면 및 상기 제 2 면 사이를 관통하는 제 2 관통 홀이 형성된 제 1 절연체와, 상기 제 2 관통 홀에 충진되는 제 1 관통 전극 및 상기 제 1 관통 전극에 전기적으로 연결되는 제 1 솔더볼을 포함하는 제 1 반도체 패키지 및 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 본드 패드가 형성되며, 상기 본드 패드 및 상기 제 1 면 및 상기 제 2 면 사이를 관통하는 제 1 관통 홀이 형성된 제 2 반도체 다이와, 상기 제 2 반도체 다이의 제 1 면에 형성되며, 상기 본드 패드를 노출시키는 제 2 패시베이션 층과, 상기 제 1 관통 홀에 충진되며, 평평한 제 1 면 및 상기 제 1 면의 반대면으로 평평한 제 2 면을 갖고, 상기 제 1 면 및 상기 제 2 면 사이를 관통하는 제 2 관통 홀이 형성된 제 2 절연체와, 상기 제 2 관통 홀에 충진되는 제 2 관통 전극 및 상기 제 1 관통 전극과 상기 제 2 관통 전극 사이에 전기적으로 연결되는 제 2 솔더볼을 포함하는 제 2 반도체 패키지를 포함하여 이루어질 수 있다. 또한, 상기 제 2 관통 전극과 전기적 으로 연결되는 제 3 반도체 패키지를 더 포함할 수 있다. 이때, 상기 제 3 반도체 패키지는 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 본드 패드가 형성되며, 상기 제 1 면 및 상기 제 2 면 사이를 관통하는 제 1 관통 홀이 형성된 제 3 반도체 다이, 상기 제 3 반도체 다이의 제 1 면에 형성되며, 상기 본드 패드를 노출시키는 제 3 패시베이션 층, 상기 제 1 관통 홀에 충진되며, 평평한 제 1 면 및 상기 제 1 면의 반대면으로 평평한 제 2 면을 갖고, 상기 제 1 면 및 상기 제 2 면 사이를 관통하는 제 2 관통 홀이 형성된 제 3 절연체, 상기 제 2 관통 홀에 충진되는 제 3 관통 전극 및 상기 제 3 관통 전극과 상기 제 2 관통 전극 사이에 전기적으로 연결되는 제 3 솔더볼을 포함하여 이루어질 수 있다. 여기서, 상기 제 1 관통 홀은 50㎛ 내지 200㎛의 수평 폭을 갖으며, 상기 제 2 관통 홀은 10㎛ 내지 150㎛의 수평 폭을 갖도록 형성될 수 있다. 이때, 상기 절연체는 폴리머(Polymer), 벤조싸이클로부텐(Benzocyclobutene:BCB), 폴리벤즈옥사졸(polybenzoxazole: PBO), 폴리이미드(Poly Imide: PI), 에폭시(Epoxy) 및 실리콘 수지(Silicone) 중 선택되는 어느 하나의 재질로 이루어질 수 있다.
본 발명에 의한 반도체 패키지의 제조 방법은 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 본드 패드 및 상기 본드 패드를 노출시키는 패시베이션 층이 형성된 반도체 다이를 준비하는 반도체 다이 준비 단계, 상기 본드 패드 및 상기 반도체 다이의 제 1 면과 제 2 면 사이를 관통하는 제 1 관통 홀을 형성하는 제 1 관통 홀 형성 단계, 상기 제 1 관통 홀에 충진되며, 평평한 제 1 면 및 상기 제 1 면의 반대면으로 평평한 제 2 면 을 갖는 절연체를 형성하는 절연체 충진 단계, 상기 절연체의 제 1 면과 제 2 면 사이를 관통하는 제 2 관통 홀을 형성하는 제 2 관통 홀 형성 단계 및 상기 제 2 관통 홀에 충진되는 관통 전극을 형성하는 관통 전극 형성 단계를 포함하여 이루어질 수 있다. 여기서 상기 관통 전극 형성 단계는 상기 제 2 관통 홀에 도전성 재질을 충진하여 주상 전극 및 주상 전극과 전기적으로 연결되며, 상기 절연체의 제 1 면에 형성되는 제 1 전극 패드를 형성하는 관통 홀 충진 단계 및 상기 반도체 다이의 제 2 면을 그라인딩하여, 상기 반도체 다이의 제 2 면으로부터 상기 주상 전극을 노출시키는 반도체 다이 백그라인딩 단계를 포함하여 이루어질 수 있다. 이때, 상기 관통 전극 형성 단계는 상기 반도체 다이의 제 2 면으로부터 노출된 상기 주상 전극과 전기적으로 연결되며, 상기 절연체의 제 2 면에 형성되는 제 2 전극 패드를 형성하는 제 2 전극 패드 형성 단계를 더 포함할 수 있다. 한편, 제 1 관통 홀 형성 단계는 레이저 드릴 또는 화학적 에칭 방법으로 이루어지며, 상기 제 1 관통 홀은 50㎛ 내지 200㎛의 수평 폭을 갖도록 형성될 수 있다. 또한, 상기 절연체 충진 단계는 스핀 코팅 방법으로 이루어질 수 있다. 여기서, 상기 절연체는 폴리머(Polymer), 벤조싸이클로부텐(Benzocyclobutene:BCB), 폴리벤즈옥사졸(polybenzoxazole: PBO), 폴리이미드(Poly Imide: PI), 에폭시(Epoxy) 및 실리콘 수지(Silicone) 중 선택되는 어느 하나의 재질로 이루어질 수 있다. 상기 제 2 관통 홀 형성 단계는 레이저 드릴 또는 플라즈마 에칭 방법으로 형성되며, 상기 제 2 관통 홀은 10㎛ 내지 150㎛의 수평 폭을 갖도록 형성될 수 있다.
본 발명에 의한 반도체 패키지 및 그 제조 방법에 따르면 관통 전극과 반도체 다이 사이에 비교적 두꺼운 절연체를 형성함으로써, 관통 전극과 반도체 다이 사이의 스트레스가 완충된다.
또한, 절연체가 스트레스를 완충시키므로 관통 전극의 수평 폭을 보다 넓게 형성하는 것이 가능하게 되어, 반도체 다이의 제 2 면에 패시베이션 층을 더 형성하지 않아도 되며, 제 2 전극 패드의 전극 폭이 넓게 형성되어 공정 진행시 얼라인먼트 마진(Alignment margin)이 커져서 비교적 저가의 공정으로 반도체 패키지를 구현할 수 있다.
또한, 반도체 다이의 제 2 면에 패시베이션 층을 형성하는 경우에도 필요에 따라 관통 전극 중 제 2 전극 패드의 전극 폭을 넓게 형성하거나 제 2 전극 패드 대신에 재배치 패턴을 형성하여 다른 반도체 패키지 또는 외부 기기와의 연결시 실장이 편리해지고 실장 공간이 더 확보된다.
또한, 관통 전극이 본드 패드와 전기적으로 연결되는 재배치 패턴에 전기적으로 연결되어, 액티브 영역이 형성되는 위치에 제약 없이 형성될 수 있다.
또한, 반도체 다이와 관통 전극 사이에 절연체가 형성된 다수의 반도체 패키지를 관통 전극을 이용하여 수직으로 적층할 수 있어서, 저가의 공정으로 적층된 반도체 패키지의 구현이 가능하다.
이하에서 첨부된 도면과 실시예를 참조하여 본 발명에 따른 반도체 패키지 및 그 제조 방법에 대해 상세히 설명하기로 한다. 도면에서 본 발명을 명확하게 설 명하기 위하여 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 사용하여 설명하기로 한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 단면도가 도시되어 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 패키지(1)는 반도체 다이(100), 반도체 다이(100)에 형성되는 제 1 패시베이션 층(200), 반도체 다이(100)를 관통하여 형성되는 절연체(300) 및 절연체(300)를 관통하여 형성되는 관통 전극(400)을 포함하여 이루어질 수 있다.
상기 반도체 다이(100)는 대략 평평한 제 1 면(100a) 및 제 1 면(100a)의 반대면으로서 대략 평평한 제 2 면(100b)을 포함하여 이루어질 수 있다. 또한, 반도체 다이(100)는 제 1 면(100a)과 제 2 면(100b) 사이를 연결하는 동시에 제 1 면(100a) 및 제 2 면(100b)과 대략 수직을 이루는 제 3 면(100c)을 포함한다. 반도체 다이(100)의 제 1 면(100a)에는 다수의 본드 패드(120)가 형성된다. 본드 패드(120)는 제 1 면(100a) 중 대략 가장자리 또는 대략 중앙에 형성될 수 있다.
상기 제 1 패시베이션 층(200)은 반도체 다이(100)의 제 1 면(100a)에 형성된다. 즉, 제 1 패시베이션 층(200)은 반도체 다이(100)의 제 1 면(100a)을 덮도록 형성되며, 반도체 다이(100)에 형성된 본드 패드(120)의 일부를 노출시킨다. 제 1 패시베이션 층(200)은 반도체 다이(100)의 제 3 면(100c)과 대략 동일한 평면상에 형성되는 측면(200a)을 포함한다. 제 1 패시베이션 층(200)은 본드 패드(120)의 외주연인 반도체 다이(100)의 대략 제 1 면(100a)을 덮음으로써, 액티브 영역이 형성된 반도체 다이(100)의 제 1 면(100a)을 보호하는 역할을 한다. 제 1 패시베이션 층(200)은 통상의 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하지 않는다. 또한, 제 1 패시베이션 층(200)은 화학적 증착 또는 이에 등가하는 어느 하나의 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하지 않는다. 제 1 패시베이션 층(200)은 반도체 다이(100)의 제 1 면(100a)에 증착된 후, 본드 패드(120)가 노출될 부분을 패터닝 또는 식각하여 형성될 수 있다.
상기 절연체(300)는 반도체 다이(100)를 관통하여 형성될 수 있다. 보다 상세하게 설명하면, 절연체(300)는 본드 패드(120) 및 반도체 다이(100)를 대략 수직으로 관통하는 제 1 관통 홀(v1)에 형성된다. 제 1 관통 홀(v1)은 레이저 드릴링(laser drilling)을 이용한 기계적 연마 방식 또는 화학적 에칭(etching) 중 선택되는 어느 하나의 방법에 의하여 형성될 수 있다. 이때, 제 1 관통 홀(v1)은 대략 50㎛ 내지 200㎛의 수평 폭(W1)을 갖도록 형성될 수 있다. 제 1 관통 홀(v1)의 수평 폭(W1)이 50㎛보다 좁게 형성될 경우에는 반도체 다이(100)와 관통 전극(400) 사이의 스트레스 완충 효과가 미비할 수 있다. 반면 제 1 관통 홀(v1)의 수평 폭(W1)이 200㎛보다 넓게 형성되는 경우에는 절연체(300)가 두껍게 형성되고, 본드 패드(120)와 관통 전극(400)이 전기적으로 연결되는 배선 길이가 길어져 저항 성분이 커질 수 있으므로 주의해야 한다. 이러한 제 1 관통 홀(v1)에 절연성 고분자 재 료를 충진하여 절연체(300)를 형성한다. 절연체(300)는 대략 평평한 제 1 면(300a) 및 제 1 면(300a)의 반대면으로써 대략 평평한 제 2 면(300b)을 포함하여 이루어질 수 있다. 절연체(300)의 제 1 면(300a)은 본드 패드(120)의 표면(120a)과 대략 동일한 평면상에 형성되며, 절연체(300)의 제 2 면(300b)은 반도체 다이(100)의 제 2 면(100b)과 대략 동일한 평면상에 형성될 수 있다. 절연체(300)는 폴리머(Polymer), 벤조싸이클로부텐(Benzocyclobutene:BCB), 폴리벤즈옥사졸(polybenzoxazole: PBO), 폴리이미드(Poly Imide: PI), 에폭시(Epoxy) 및 실리콘 수지(Silicone) 또는 이에 등가하는 재질 중 선택되는 어느 하나의 재질로 이루어질 수 있으며, 본 발명에서 이를 한정하지는 않는다. 이때, 절연체(300)는 스핀 코팅(spin coating) 또는 이에 등가하는 방법 중 선택되는 어느 하나의 방법으로 형성될 수 있다.
상기 관통 전극(400)은 절연체(300)를 관통하여 형성될 수 있다. 보다 상세하게 설명하면, 관통 전극(400)은 절연체(300)의 제 1 면(300a) 및 제 2 면(300b)을 대략 수직으로 관통하는 제 2 관통 홀(v2)에 형성된다. 제 2 관통 홀(v2)은 레이저 드릴 및 플라즈마 에칭(plasma etching) 또는 이에 등가하는 방법 중 선택되는 어느 하나의 방법에 의하여 형성될 수 있다. 이때, 제 2 관통 홀(v2)은 대략 10㎛ 내지 150㎛의 수평 폭(W2)을 갖도록 형성될 수 있다. 제 2 관통 홀(v2)은 수평 폭(W2)을 10㎛보다 좁게 형성하는 것이 어려울 뿐만 아니라, 제 2 관통 홀(v2)이 이보다 좁으면 여기에 도전성 재질이 완전하게 충진되지 못해서 관통 전극(400)을 형 성하는 것이 어렵게 된다. 반면에 제 2 관통 홀(v2)의 수평 폭(W2)이 150㎛보다 크게 형성되는 경우 절연체(300)의 폭이 얇아져서 반도체 다이(100)와 관통 전극(400)의 열팽창 계수의 차이에 따른 스트레스 완충 효과가 미비할 수 있다. 이러한 제 2 관통 홀(v2)에 도전성 재질을 충진하여 관통 전극(400)을 형성한다. 관통 전극(400)은 반도체 패키지(1)에 다른 반도체 패키지를 적층하거나 반도체 다이(100)를 다수 개 적층 할 때 전기적인 연결 배선 역할을 하여, 얇고 고기능의 반도체 패키지의 형성을 가능하게 한다. 이에 대한 사용 예는 다른 실시예에서 보다 상세하게 설명하기로 한다. 이러한 관통 전극(400)은 주상 전극(420) 및 주상 전극(420)의 상측과 하측에 전기적으로 연결되는 제 1 및 제 2 전극 패드(440, 460)를 포함하여 이루어질 수 있다.
상기 주상 전극(420)은 관통 전극(400)의 주를 이루를 부분으로서 제 2 관통 홀(v2)과 대응되도록 절연체(300)의 제 1 면(300a) 및 제 2 면(300b) 사이에 형성된다. 제 1 전극 패드(440)는 주상 전극(420)과 전기적으로 연결되며, 제 1 관통 홀(v1)의 상부를 덮도록 형성된다. 즉, 제 1 전극 패드(440)는 절연체(300)의 제 1 면(300a)에 형성될 수 있다. 이때, 제 1 전극 패드(440)의 수평 폭(W3)은 절연체(300)가 충진되는 제 1 관통 홀(v1)의 수평 폭(W1)에 비하여 상대적으로 넓게 형성된다. 이에 따라, 제 1 전극 패드(440)가 절연체(300)의 제 1 면(300a)의 외주연에 형성된 본드 패드(120)와 전기적으로 연결될 수 있게 된다. 제 1 전극 패드(440)의 수평 폭(W3)이 제 1 관통 홀(v1)의 수평 폭(W1)에 비하여 좁게 형성되 면, 제 1 전극 패드(440)가 절연체(300)의 제 1 면(100a)의 내주연에 형성되므로, 제 1 전극 패드(440)와 본드 패드(120)가 전기적으로 연결되지 못하므로 주의해야 한다.
본 발명에 따른 주상 전극(420)과 제 1 전극 패드(440)는 일체로 동시에 형성될 수 있다. 주상 전극(420)과 제 1 전극 패드(440)는 구리(Cu), 금(Au), 은(Ag) 및 알루미늄(Al) 또는 이에 등가하는 재질 중 선택되는 어느 하나의 재질로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다. 주상 전극(420) 및 제 1 전극 패드(440)는 물리 기상 증착법(PVD: Physical Vapor Deposition), 화학 기상 증착법(CVD : Chemical Vapor Deposition) 및 전해 또는 무전해 방식의 도금법 또는 이에 등가하는 방법 중 선택되는 어느 하나의 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다.
상기 제 2 전극 패드(460)는 주상 전극(420)과 전기적으로 연결되며, 제 2 관통 홀(v2)의 하부를 덮도록 형성된다. 즉, 제 2 전극 패드(460)는 절연체(300)의 제 2 면(300b)에 형성될 수 있다. 제 2 전극 패드(460)는 절연체(300)의 제 2 면(300b)의 내주연에 형성되어, 반도체 다이(100)의 제 2 면(100b)으로부터 절연될 수 있다. 이에 따라, 제 2 전극 패드(460)로부터 반도체 다이(100)로의 누설 전류를 예방할 수 있게 된다. 이때, 제 2 전극 패드(460)의 수평 폭(W4)은 제 1 관통 홀(v1)의 수평 폭(W1)과 제 2 관통 홀(v2)의 수평 폭(W2) 사이에서 정해질 수 있다. 제 2 전극 패드(460)의 수평 폭(W4)이 제 1 관통 홀(v1)의 수평 폭(W1)에 비하여 클 경우, 제 2 전극 패드(460)가 반도체 다이(100)의 제 2 면(100b)과 전기적으 로 연결될 수 있기 때문에, 이를 위하여 반도체 다이(100)와 제 2 전극 패드(460) 사이에 절연막(또는 패시베이션 층)을 더 형성해야 한다. 반면에 제 2 전극 패드(460)의 수평 폭(W4)이 제 2 관통 홀(v2)의 수평 폭(W2)에 비하여 작을 경우에는, 주상 전극(420)만을 형성하는 경우와 다르지 않기 때문에 제 2 전극 패드(460)를 형성하는 의미가 없을 수 있다. 제 2 전극 패드(460)는 솔더(Solder), 구리(Cu), 금(Au) 및 은(Ag) 또는 이의 등가물 중에 선택되는 적어도 어느 하나의 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하지는 않는다. 제 2 전극 패드(460)는 화학 기상 증착, 물리 기상 증착, 전해 또는 무전해 도금 및 스크린 프린팅 또는 이에 등가하는 방법 중에 선택되는 어느 하나의 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상술한 반도체 패키지(1)는 관통 전극과 반도체 다이 사이에 비교적 두꺼운 절연체를 형성함으로써, 관통 전극과 반도체 다이 사이의 스트레스가 완충되는 효과가 있다. 또한, 이에 따라 관통 전극 중 제 2 전극 패드의 수평 폭을 넓게 형성할 수 있으므로 반도체 다이의 제 2 면에 패시베이션 층을 더 형성하지 않아도 된다. 또한, 제 2 전극 패드의 수평 폭이 넓기 때문에 공정시 얼라인먼트 마진(Alignment margin)이 커져서 비교적 저가의 공정으로 반도체 패키지를 구현할 수 있다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도가 도시되어 있다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(2)는 반도체 다이(100), 반도체 다이(100)에 형성되는 제 1 패시베이션 층(200), 반도체 다이(100)를 관통하여 형성되는 절연체(300), 절연체(300)를 관통하여 형성되는 관통 전극(1400) 및 반도체 다이(100)에 형성되는 제 2 패시베이션 층(500)을 포함하여 이루어질 수 있다. 도 2의 반도체 패키지(2)는 관통 전극(1400) 및 제 2 패시베이션 층(500)을 제외한 나머지 구성이 도 1의 반도체 패키지(1)와 동일하므로, 이하에서는 그 차이점을 위주로 설명하기로 한다.
상기 관통 전극(1400)은 절연체(300)의 제 1 면(300a) 및 제 2 면(300b)을 대략 수직으로 관통하는 제 2 관통 홀(v2)에 형성된다. 제 2 관통 홀(v2)은 도 1의 제 2 관통 홀(v2)과 실질적으로 동일하므로, 발명의 간결한 설명을 위하여 이에 대한 상세한 설명은 생략하기로 한다. 관통 전극(1400)은 주상 전극(1420) 및 주상 전극(1420)의 상측과 하측에 전기적으로 연결되는 제 1 및 제 2 전극 패드(1440, 1460)를 포함하여 이루어질 수 있다.
상기 주상 전극(1420)은 관통 전극(400)의 주를 이루를 부분으로서 제 2 관통 홀(v2)과 대응되도록 절연체(300)의 제 1 면(300a) 및 제 2 면(300b) 사이에 형성된다. 상기 제 1 전극 패드(1440)는 주상 전극(1420)과 전기적으로 연결되며, 제 1 관통 홀(v1)의 상부를 덮도록 형성된다. 실질적으로 주상 전극(1420) 및 제 1 전극 패드(1440)는 도 1의 주상 전극(420) 및 제 1 전극 패드(440)과 동일한 구성을 가지므로, 이에 대한 상세한 설명은 도 1을 참조하기 바란다.
상기 제 2 전극 패드(1460)는 주상 전극(1420)과 전기적으로 연결되며, 제 2 관통 홀(v2)의 하부를 덮도록 형성된다. 제 2 전극 패드(1460)는 절연체(300)의 제 2 면(300b)에 형성될 수 있다. 즉, 제 2 전극 패드(1460)는 이하에서 설명되는 제 2 패시베이션 층(500)의 일부 및 제 2 패시베이션 층(500)으로부터 노출된 절연체(300)의 제 2 면(300b)을 덮도록 형성된다. 이때, 제 2 전극 패드(1460)는 수평 폭(W5)이 제 1 관통 홀(v1)의 수평 폭(W1)보다 넓게 형성될 수 있다. 제 2 전극 패드(1460)와 반도체 다이(100)의 절연을 위하여 반도체 다이(100)의 제 2 면(100b)에는 제 2 패시베이션 층(500)이 더 형성된다. 이러한 제 2 전극 패드(1460)의 재질 및 형성 방법은 도 1의 제 2 전극 패드(460)의 재질 및 형성 방법과 같다.
상기 제 2 패시베이션 층(500)은 반도체 다이(100)의 제 2 면(100b)에 형성된다. 즉, 제 2 패시베이션 층(500)은 반도체 다이(100)의 제 2 면(100b)을 덮도록 형성되며, 반도체 다이(100)를 관통하여 형성되는 절연체(300) 및 절연체(300)를 관통하여 형성되는 관통 전극(1400)의 일부를 노출시킨다. 제 2 패시베이션 층(500)은 반도체 다이(100)의 제 3 면(100c)과 대략 동일한 평면상에 형성되는 측면(500a)을 포함하여 이루어질 수 있다. 제 2 패시베이션 층(500)은 절연체(300)의 외주연인 반도체 다이(100)의 대략 제 2 면(100b)을 덮도록 형성됨으로써, 절연체(300)의 수평 폭(W1)보다 넓은 수평 폭을 갖는 제 2 전극 패드(1460)의 형성이 가능하도록 한다. 즉, 제 2 패시베이션 층(500)에 의하여 반도체 다이(100)와 제 2 전극 패드(1460)가 절연되어, 제 2 전극 패드(1460)로부터 반도체 다이(100)의 제 2 면(100b)으로 전류가 누설되는 것을 방지한다. 제 2 패시베이션 층(500)은 통상 의 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하지 않는다. 또한, 제 2 패시베이션 층(500)은 제 1 패시베션 층(200)과 대략 동일한 방법으로 형성되며, 본 발명에서 제 2 패시베이션 층(500)의 형성 방법을 한정하지는 않는다.
상술한 본 발명의 다른 실시예에 따르면, 반도체 다이(100)의 제 2 면(100b)에 제 2 패시베이션 층(500)을 형성함으로써, 제 2 전극 패드(1460)의 수평 폭(W5)을 상대적으로 넓게 형성할 수 있게 된다. 이때, 제 2 전극 패드(1460)가 넓기 때문에 제 2 전극 패드(1460)를 통해 외부 장치 또는 다른 반도체 패키지를 연결할 경우, 얼라인먼트 마진을 확보할 수 있다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도가 도시되어 있다.
도 3에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(3)는 반도체 다이(100), 반도체 다이(100)에 형성되는 제 1 패시베이션 층(200), 반도체 다이(100)를 관통하여 형성되는 절연체(300), 절연체(300)를 관통하여 형성되는 관통 전극(2400), 관통 전극(2400) 및 절연체(300)의 일부를 노출시키는 제 2 패시베이션 층(500) 및 관통 전극(2400)과 전기적으로 연결되는 재배치 패턴(600, Redistribution Pattern: RDL)을 포함하여 이루어질 수 있다. 도 3의 반도체 패키지(3)는 일부 구성이 도 2의 반도체 패키지(2)와 동일하므로, 이하에서는 그 차이 점을 위주로 설명하기로 한다.
상기 관통 전극(2400)은 절연체(300)의 제 1 면(300a) 및 제 2 면(300b)을 대략 수직으로 관통하는 제 2 관통 홀(v2)에 형성된다. 제 2 관통 홀(v2)은 도 1의 제 2 관통 홀(v2)과 실질적으로 동일하므로, 발명의 간결한 설명을 위하여 이에 대한 상세한 설명은 생략하기로 한다. 관통 전극(2400)은 주상 전극(2420) 및 주상 전극(2420)의 상측에 전기적으로 연결되는 제 1 전극 패드(2440)를 포함하여 이루어질 수 있다. 주상 전극(2420)의 하측에는 이하에서 설명될 재배치 패턴(600)이 전기적으로 연결된다.
상기 주상 전극(2420)은 관통 전극(2400)의 주를 이루를 부분으로서 제 2 관통 홀(v2)과 대응되도록 절연체(300)의 제 1 면(300a) 및 제 2 면(300b) 사이에 형성된다. 상기 제 1 전극 패드(2440)는 주상 전극(2420)과 전기적으로 연결되며, 제 1 관통 홀(v1)의 상부를 덮도록 형성된다. 실질적으로 주상 전극(2420) 및 제 1 전극 패드(2440)는 도 1의 주상 전극(420) 및 제 1 전극 패드(440)과 동일한 구성을 가지므로, 이에 대한 상세한 설명은 도 1을 참조하기 바란다.
상기 재배치 패턴(600)은 관통 전극(2400)에 전기적으로 연결됨과 동시에 제 2 패시베이션 층(500)으로부터 노출된 절연체(300)의 제 2 면(300b)을 덮도록 형성된다. 재배치 패턴(600)은 제 2 패시베이션 층(500)의 표면(500a)으로부터 일정 길이가 연장되도록 형성된다. 재배치 패턴(600)은 다른 반도체 패키지 또는 전자기기의 마더 보드와의 복잡한 연결 배선 구조에서 솔더 패드 또는 솔더볼을 보다 넓은 패턴에 형성함으로써 실장 공간을 보다 넓게 활용하기 위하여 형성된다. 재배치 패 턴(600)은 당업자의 설계에 따라서 제 2 패시베이션 층(500)의 표면(500a)에서 솔더볼 또는 솔더의 접착 구조에 따라 다양한 길이(ℓ)를 갖도록 형성될 수 있으며, 본 발명에서 이를 한정하지는 않는다. 재배치 패턴(600)은 구리(Cu), 구리 합금, 알루미늄(Al) 및 알루미늄 합금 또는 이에 등가하는 어느 하나의 금속 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하지는 않는다. 이러한 재배치 패턴(600)은 스퍼터링 또는 도금 등의 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다.
상술한 본 발명의 다른 실시예에 따르면, 관통 전극(2400)에 재배치 패턴(600)을 바로 연결하여, 다른 반도체 패키지 또는 외부 기기와의 실장 공간이 더 확보된다. 즉, 제 2 전극 패드 대신에 재배치 패턴(600)을 형성하여 솔더 및 솔더볼의 접속 위치를 보다 자유롭게 할 수 있으며, 이에 따라 반도체 패키지의 실장 공간을 유용하게 활용할 수 있다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도가 도시되어 있다.
도 4에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(4)는 본드 패드(120)를 갖는 반도체 다이(100), 본드 패드(120)의 외주연에 형성되는 제 1 패시베이션 층(200), 본드 패드(120)에 전기적으로 연결되는 재배치 패턴(700), 재배치 패턴(700) 및 반도체 다이(100)를 관통하여 형성되는 절연체(3300), 절연체(3300)를 관통하여 형성되는 관통 전극(3400)을 포함하여 이루어 질 수 있다. 도 4의 반도체 패키지(4)는 일부 구성이 도 1의 반도체 패키지(1)와 동일하므로, 이하에서는 그 차이점을 위주로 설명하기로 한다.
상기 재배치 패턴(700)은 본드 패드(120)와 전기적으로 연결되도록 형성됨과 동시에 패시베이션 층(200)의 표면(200b)으로 확장되도록 형성될 수 있다. 이러한 재배치 패턴(700)은 구리(Cu), 구리 합금, 알루미늄(Al) 및 알루미늄 합금 또는 이에 등가하는 어느 하나의 금속 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하지는 않는다. 재배치 패턴(700)은 스퍼터링 또는 도금 등의 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다.
상기 절연체(3300)는 재배치 패턴(700) 및 반도체 다이(100)를 관통하여 형성될 수 있다. 보다 상세하게 설명하면, 절연체(3300)는 재배치 패턴(700) 및 반도체 다이(100)를 대략 수직으로 관통하는 제 1 관통 홀(v10)에 형성된다. 실질적으로 제 1 관통 홀(v10)은 상술한 제 1 관통 홀(v1)과 동일한 방법에 의해 형성될 수 있다. 또한, 제 1 관통 홀(v10)의 수평 폭(W6)은 도 1의 제 1 관통 홀(v1)과 동일한 이유로 인하여 대략 50㎛ 내지 200㎛으로 형성될 수 있다. 제 1 관통 홀(v10)에 절연성 고분자 재료를 충진하여 절연체(3300)를 형성한다. 절연체(3300)는 대략 평평한 제 1 면(3300a) 및 제 1 면(3300a)의 반대면으로써 대략 평평한 제 2 면(3300b)을 포함하여 이루어질 수 있다. 절연체(3300)의 제 1 면(3300a)은 재배치 패턴(700)의 표면(700a)과 대략 동일한 평면상에 형성되며, 절연체(3300)의 제 2 면(300b)은 반도체 이(100)의 제 2 면(100b)과 대략 동일한 평면상에 형성될 수 있 다. 실질적으로 절연체(3300)는 도 1의 절연체(300)와 동일한 재질을 갖으며, 동일한 방법으로 형성될 수 있다.
상기 관통 전극(3400)은 절연체(3300)의 제 1 면(3300a) 및 제 2 면(3300b)을 대략 수직으로 관통하는 제 2 관통 홀(v20)에 형성된다. 실질적으로 제 2 관통 홀(v20)은 도 1의 제 2 관통 홀(v2)과 동일한 방법으로 형성된다. 제 2 관통 홀(v20)은 도 1의 제 2 관통 홀(v2)과 같은 이유로 인하여 대략 10㎛ 내지 150㎛의 수평 폭(W7)을 갖도록 형성될 수 있다. 이러한 제 2 관통 홀(v20)에 도전성 재질을 충진하여 관통 전극(3400)을 형성한다. 이러한 관통 전극(3400)은 주상 전극(3420) 및 주상 전극(3420)의 상측과 하측에 전기적으로 연결되는 제 1 및 제 2 전극 패드(3440, 3460)를 포함하여 이루어질 수 있다.
상기 주상 전극(3420)은 관통 전극(3400)의 주를 이루를 부분으로서 제 2 관통 홀(v20)과 대응되도록 절연체(3300)의 제 1 면(3300a) 및 제 2 면(3300b) 사이에 형성된다. 제 1 전극 패드(3440)는 주상 전극(3420)과 전기적으로 연결되며, 제 1 관통 홀(v10)의 상부를 덮도록 형성된다. 즉, 제 1 전극 패드(3440)는 절연체(3300)의 제 1 면(3300a)에 형성될 수 있다. 이때, 제 1 전극 패드(3440)의 수평 폭(W8)은 절연체(300)가 충진되는 제 1 관통 홀(v10)의 수평 폭(W6)에 비하여 상대적으로 넓게 형성된다. 이에 따라, 제 1 전극 패드(3440)가 절연체(3300)의 제 1 면(3300a)의 외주연에 형성된 재배치 패턴(700)과 전기적으로 연결될 수 있게 된다. 제 1 전극 패드(3440)의 수평 폭(W8)이 제 1 관통 홀(v10)의 수평 폭(W6)에 비 하여 좁게 형성되면, 제 1 전극 패드(3440)가 절연체(3300)의 제 1 면(3300a)의 내주연에 형성되므로, 제 1 전극 패드(3440)와 재배치 패턴(700)이 전기적으로 연결되지 못하므로 주의해야 한다.
상기 제 2 전극 패드(3460)는 주상 전극(3420)과 전기적으로 연결되며, 제 2 관통 홀(v20)의 하부를 덮도록 형성된다. 제 2 전극 패드(3460)는 절연체(3300)의 제 2 면(3300b)에 형성될 수 있다. 실질적으로 제 2 전극 패드(3460)는 도 1의 제 2 전극 패드(460)와 대략 동일하므로 상세한 설명은 도 1의 제 2 전극 패드(460)를 참조하기로 한다.
상술한 본 발명의 다른 실시예에 따른 반도체 패키지(4)는 관통 전극(3400)이 본드 패드(120)를 관통하지 않고 재배치 패턴(700)을 관통하여 형성됨으로써, 본드 패드(120) 바로 하부에 액티브 영역이 형성될 경우 유리하게 적용될 수 있는 구조이다. 즉, 관통 전극(3400)이 본드 패드(120)와 전기적으로 연결되는 재배치 패턴(700)에 연결되도록 형성되어, 액티브 영역이 형성되는 위치에 제약 없이 형성될 수 있게 된다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도가 도시되어 있다.
도 5에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 패키지(5)는, 제 1 반도체 패키지(6), 제 1 반도체 패키지(6)에 적층된 제 2 반도체 패키지(7) 및 제 2 반도체 패키지(7)에 적층된 제 3 반도체 패키지(8)를 포함하여 이루 어질 수 있다. 도 5의 반도체 패키지(5)는 일부 구성이 도 1의 반도체 패키지(1)와 동일하므로, 이하에서는 그 차이점을 위주로 설명하기로 한다.
상기 제 1 내지 제 3 반도체 패키지(6, 7, 8)는 각각, 도 1의 반도체 패키지(1)에서 관통 전극(400)에 솔더볼이 전기적으로 더 연결된 것과 동일한 구조이다. 즉, 제 1 반도체 패키지(5)는 반도체 다이(100), 반도체 다이(100)에 형성되는 제 1 패시베이션 층(200), 반도체 다이(100)를 관통하여 형성되는 절연체(300) 및 절연체(300)를 관통하여 형성되는 관통 전극(400)을 포함하여 이루어질 수 있다.
상기 제 1 반도체 패키지(6)는 다수의 본드 패드(6120)가 형성되는 제 1 반도체 다이(6100), 제 1 반도체 다이(6100)에 형성되어 본드 패드(6120)를 노출시키는 제 1 패시베이션 층(6200), 본드 패드(6120) 및 제 1 반도체 다이(6100)를 관통하여 형성되는 제 1 절연체(6300), 제 1 절연체(6300)를 관통하여 형성되는 제 1 관통 전극(6400) 및 제 1 관통 전극(6400)에 전기적으로 연결되는 제 1 솔더볼(6800)을 포함하여 이루어질 수 있다.
상기 제 2 반도체 패키지(7)는 다수의 본드 패드(7120)가 형성되는 제 2 반도체 다이(7100), 제 2 반도체 다이(7100)에 형성되어 본드 패드(7120)를 노출시키는 제 2 패시베이션 층(7200), 본드 패드(7120) 및 제 2 반도체 다이(7100)를 관통하여 형성되는 제 2 절연체(6300), 제 2 절연체(6300)를 관통하여 형성되는, 제 2 관통 전극(6400) 및 제 2 관통 전극(7400)과 제 1 관통 전극(6400) 사이에 전기적으로 연결되는 제 2 솔더볼(7800)을 포함하여 이루어질 수 있다.
상기 제 3 반도체 패키지(8)는 다수의 본드 패드(8120)가 형성되는 제 3 반 도체 다이(8100), 제 3 반도체 다이(8100)에 형성되어 본드 패드(8120)를 노출시키는 제 3 패시베이션 층(8200), 본드 패드(8120) 및 제 3 반도체 다이(8100)를 관통하여 형성되는 제 3 절연체(8300), 제 3 절연체(8300)를 관통하여 형성되는 제 3 관통 전극(8400) 및 제 3 관통 전극(8400)과 제 2 관통 전극(7400) 사이에 전기적으로 연결되는 제 3 솔더볼(8800)을 포함하여 이루어질 수 있다.
상기 제 1 내지 제 3 절연체(6300, 7300, 8300)는 각각, 도 1의 절연체(300)와 동일한 방법으로 제 1 내지 제 3 반도체 다이(6100, 7100, 8100)를 관통하여 형성되는 제 1 관통 홀(v1, v1', v1'')에 절연성 고분자 재료를 충진하여 형성될 수 있다. 즉, 제 1 내지 제 3 절연체(6300, 7300, 8300)는 폴리머(Polymer), 벤조싸이클로부텐(Benzocyclobutene:BCB), 폴리벤즈옥사졸(polybenzoxazole: PBO), 폴리이미드(Poly Imide: PI), 에폭시(Epoxy) 및 실리콘 수지(Silicone) 또는 이에 등가하는 재질 중 선택되는 어느 하나의 재질로 이루어질 수 있으며, 본 발명에서 이를 한정하지는 않는다.
상기 제 1 내지 제 3 관통 전극(6400, 7400, 8400)은 각각, 도 1의 관통 전극(400)과 동일한 방법으로 제 1 내지 제 3 절연체(6300, 7300, 8300)를 관통하여 형성되는 제 2 관통 홀(v2, v2', v2'')에 도전성 재질을 충진하여 형성될 수 있다. 각각의 제 1 내지 제 3 관통 전극(6400, 7400, 8400)은 주상 전극(6420, 7420, 8420), 주상 전극(6420, 7420, 8420)의 상부에 형성되는 제 1 전극 패드(6440, 7440, 8440) 및 주상 전극(6420, 7420, 8420)의 하부에 형성되는 제 2 전극 패드(6460, 7460, 8460)를 포함한다.
상술한 반도체 패키지(5)는 반도체 다이를 관통하여 형성되는 관통 전극을 통하여 다수의 반도체 패키지를 수직으로 적층함으로써, 반도체 패키지 사이의 배선 길이가 단축되어 작고 고성능의 패키지 구현이 가능하다. 특히, 관통 전극과 반도체 다이 사이에 비교적 두꺼운 절연체를 형성함으로써, 관통 전극과 반도체 다이 사이의 스트레스를 완충할 수 있다. 또한, 반도체 패키지(5)는 관통 전극 중 솔더볼과 전기적으로 연결되는 제 2 전극 패드의 형성시 패시베이션 층을 형성하지 않아도 되며, 절연체가 비교적 두껍게 형성되기 때문에 절연체의 내주연에 비교적 쉽게 형성이 가능하다. 이에 따라 저가의 공정으로 적층된 반도체 패키지(5)의 구현이 가능하다. 본 발명에서는 세 개의 반도체 패키지(6, 7, 8)를 적층한 구조를 제시하였으나, 당업자에 따라 더 적거나 더 많은 반도체 패키지를 적층할 수 있음은 물론이다.
다음으로 본 발명에 의한 반도체 패키지의 제조 방법을 설명하기로 한다. 여기서는 도 1에 도시된 반도체 패키지(1)를 기준으로 그 제조 방법을 설명하기로 한다. 그러나 반도체 패키지의 제조 방법은 상술한 다른 실시예에서도 동일하게 적용될 수 있음은 물론이다.
도 6을 참조하면, 본 발명에 의한 반도체 패키지의 제조 방법을 나타내는 플로우 차트가 도시되어 있고, 도 7a 내지 도 7e를 참조하면, 도 6의 플로우 차트에 따른 단계별 제조 방법이 도시되어 있다.
도 6에 도시된 바와 같이, 본 발명에 따른 반도체 패키지(1)의 제조 방법은 반도체 다이 준비 단계(S100), 제 1 관통 홀 형성 단계(S200), 절연체 충진 단계(S300), 제 2 관통 홀 형성 단계(S400) 및 관통 전극 형성 단계(S500)를 포함하여 이루어질 수 있다.
도 7a에 도시된 바와 같이, 상기 반도체 다이 준비 단계(S100)는 대략 평평한 제 1 면(100a) 및 제 1 면(100a)의 반대면으로서 대략 평평한 제 2 면(100b)을 가지는 반도체 다이(100)를 준비하는 단계이다. 반도체 다이(100)는 제 1 면(100a)과 제 2 면(100b) 사이를 연결하는 동시에 제 1 면(100a) 및 제 2 면(100b)과 대략 수직을 이루는 제 3 면(100c)을 포함하여 이루어질 수 있다. 반도체 다이(100)의 제 1 면(100a)에는 다수의 본드 패드(120)가 형성된다. 본드 패드(120)는 제 1 면(100a) 중 대략 가장자리 또는 대략 중앙에 형성될 수 있다. 또한, 반도체 다이(100)의 제 1 면(100a)에는 본드 패드(120)의 일부를 노출 시키도록 형성되는 제 1 패시베이션 층(200)이 형성되어 있다. 제 1 패시베이션 층(200)은 반도체 다이(100)의 제 3 면(100c)과 대략 동일한 평면상에 형성되는 측면(200a)을 포함한다. 제 1 패시베이션 층(200)은 본드 패드(120)의 외주연인 반도체 다이(100)의 대략 제 1 면(100a)을 덮음으로써, 액티브 영역이 형성된 반도체 다이(100)의 제 1 면(100a)을 보호하는 역할을 한다. 제 1 패시베이션 층(200)은 통상의 산화막, 질화막 및 폴리이미드 또는 그 등가물 중 선택되는 어느 하나의 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하지 않는다. 또한, 제 1 패시베이션 층(200)은 화학적 증착 또는 이에 등가하는 어느 하나의 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하지 않는다. 이러한 제 1 패시베이션 층(200)은 증착 후, 식각 과정 을 통해서 본드 패드(120)를 제 1 패시베이션 층(200) 외부로 노출시킬 수 있다.
도 7b에 도시된 바와 같이, 상기 제 1 관통 홀 형성 단계(S200)는 본드 패드(120) 및 반도체 다이(100)를 대략 수직으로 관통하는 제 1 관통 홀(v1)을 형성하는 단계이다. 제 1 관통 홀(v1)은 본드 패드(120)의 표면(120a)으로부터 반도체 다이(100)의 제 1 면(100a) 및 제 2 면(100b) 사이의 대략 중앙 부분까지 형성될 수 있다. 제 1 관통 홀(v1)은 레이저 드릴링(laser drilling)을 이용한 기계적 연마 방식 또는 화학적 에칭(etching) 중 선택되는 어느 하나의 방법에 의하여 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다. 이러한 제 1 관통 홀(v1)은 대략 50㎛ 내지 200㎛의 수평 폭(W1)을 갖도록 형성될 수 있다.
도 7c에 도시된 바와 같이, 상기 절연체 충진 단계(S300)는 제 1 관통 홀(v1)에 절연성 고분자 재료를 충진하여 절연체(300)를 형성하는 단계이다. 절연체(300)는 대략 평평한 제 1 면(300a) 및 제 1 면(300a)의 반대면으로써 대략 평평한 제 2 면(300b)을 포함하여 이루어질 수 있다. 절연체(300)의 제 1 면(300a)은 본드 패드(120)의 표면(120a)과 대략 동일한 평면상에 형성되며, 절연체(300)의 제 2 면(300b)은 반도체 다이(100)의 제 2 면(100b)과 대략 동일한 평면상에 형성될 수 있다. 절연체(300)는 폴리머(Polymer), 벤조싸이클로부텐(Benzocyclobutene:BCB), 폴리벤즈옥사졸(polybenzoxazole: PBO), 폴리이미드(Poly Imide: PI), 에폭시(Epoxy) 및 실리콘 수지(Silicone) 또는 이에 등가하는 재질 중 선택되는 어느 하나의 재질로 이루어질 수 있으며, 본 발명에서 이를 한 정하지는 않는다. 이때, 절연체(300)는 스핀 코팅(spin coating) 또는 이에 등가하는 방법 중 선택되는 어느 하나의 방법으로 제 1 관통 홀(v1)에 충진될 수 있으나, 본 발명에서 이를 한정하지는 않는다.
도 7d에 도시된 바와 같이, 상기 제 2 관통 홀 형성 단계(S400)는 절연체(300)의 제 1 면(300a) 및 제 2 면(300b)을 대략 수직으로 관통하는 제 2 관통 홀(v2)을 형성하는 단계이다. 제 2 관통 홀(v2)은 레이저 드릴 및 플라즈마 에칭(plasma etching) 또는 이에 등가하는 방법 중 선택되는 어느 하나의 방법에 의하여 형성될 수 있다. 이때, 제 2 관통 홀(v2)은 대략 10㎛ 내지 150㎛의 수평 폭(W2)을 갖도록 형성될 수 있다.
도 7e에 도시된 바와 같이, 상기 관통 전극 형성 단계(S500)는 제 2 관통 홀 충진 단계(S520), 반도체 다이 백그라인딩 단계(S540) 및 제 2 전극 패드 형성 단계(S560)를 포함하여 이루어질 수 있다.
상기 제 2 관통 홀 충진 단계(S520)는 제 2 관통 홀(v2)에 도전성 재질을 충진하여 주상 전극(420) 및 제 1 전극 패드(440)를 형성하는 단계이다. 주상 전극(420)은 관통 전극(400)의 주를 이루를 부분으로서 제 2 관통 홀(v2)과 대응되도록 절연체(300)의 제 1 면(300a) 및 제 2 면(300b) 사이에 형성된다. 제 1 전극 패드(440)는 주상 전극(420)과 전기적으로 연결되며, 제 1 관통 홀(v1)의 상부를 덮도록 형성된다. 즉, 제 1 전극 패드(440)는 절연체(300)의 제 1 면(300a)에 형성될 수 있다. 이때, 제 1 전극 패드(440)의 수평 폭(W3)은 절연체(300)가 충진되는 제 1 관통 홀(v1)의 수평 폭(W1)에 비하여 상대적으로 넓게 형성된다. 이에 따라, 제 1 전극 패드(440)가 절연체(300)의 제 1 면(300a)의 외주연에 형성된 본드 패드(120)와 전기적으로 연결될 수 있게 된다. 제 1 전극 패드(440)의 수평 폭(W3)이 제 1 관통 홀(v1)의 수평 폭(W1)에 비하여 좁게 형성되면, 제 1 전극 패드(440)가 절연체(300)의 제 1 면(100a)의 내주연에 형성되므로, 제 1 전극 패드(440)와 본드 패드(120)가 전기적으로 연결되지 못하므로 주의해야 한다. 주상 전극(420)과 제 1 전극 패드(440)는 일체로 동시에 형성될 수 있다. 본 발명에 따른 주상 전극(420)과 제 1 전극 패드(440)는 일체로 동시에 형성될 수 있다. 주상 전극(420)과 제 1 전극 패드(440)는 구리(Cu), 금(Au), 은(Ag) 및 알루미늄(Al) 또는 이에 등가하는 재질 중 선택되는 어느 하나의 재질로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다. 주상 전극(420) 및 제 1 전극 패드(440)는 물리 기상 증착법(PVD: Physical Vapor Deposition), 화학 기상 증착법(CVD : Chemical Vapor Deposition) 및 전해 또는 무전해 방식의 도금법 또는 이에 등가하는 방법 중 선택되는 어느 하나의 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하지는 않는다.
상기 반도체 다이 백그라인딩 단계(S540)는 반도체 다이(100)의 제 2 면(100b)을 일정 두께만큼 그라인딩하여 제거하는 단계이다. 보다 상세하게 설명하면, 반도체 다이(100)는 제 2 면(100b)으로부터 절연체(300)의 제 2 면(300b)이 노출되도록 그라인딩될 수 있다. 주지된 바와 같이, 그라인딩 방법은 예를 들면 다이아몬드 그라인더 및 그 등가물을 이용하여 수행할 수 있으며, 여기서 그라인딩 방법을 한정하는 것은 아니다. 이러한 그라인딩 방법에 의해 관통 전극(400) 중 절연체(300)의 제 2 면(300b)과 동일한 평면상에 위치하는 주상 전극(420)의 하부가 외부로 노출된다.
상기 제 2 전극 패드 형성 단계(S560)는 주상 전극(420)과 전기적으로 연결되는 제 2 전극 패드(460)를 형성하는 단계이다. 제 2 전극 패드(460)는 제 2 관통 홀(v2)의 하부를 덮도록 형성된다. 즉, 제 2 전극 패드(460)는 절연체(300)의 제 2 면(300b)에 형성될 수 있다. 제 2 전극 패드(460)는 절연체(300)의 제 2 면(300b)의 내주연에 형성되어, 반도체 다이(100)의 제 2 면(100b)으로부터 절연될 수 있다. 이에 따라, 제 2 전극 패드(460)로부터 반도체 다이(100)로의 누설 전류를 예방할 수 있게 된다. 이때, 제 2 전극 패드(460)의 수평 폭(W4)은 제 1 관통 홀(v1)의 수평 폭(W1)과 제 2 관통 홀(v2)의 수평 폭(W2) 사이에서 정해질 수 있다. 제 2 전극 패드(460)의 수평 폭(W4)이 제 1 관통 홀(v1)의 수평 폭(W1)에 비하여 클 경우, 제 2 전극 패드(460)가 반도체 다이(100)의 제 2 면(100b)과 전기적으로 연결될 수 있기 때문에, 이를 위하여 반도체 다이(100)와 제 2 전극 패드(460) 사이에 절연막(또는 패시베이션 층)을 더 형성해야 한다. 반면에 제 2 전극 패드(460)의 수평 폭(W4)이 제 2 관통 홀(v2)의 수평 폭(W2)에 비하여 작을 경우에는, 주상 전극(420)만을 형성하는 경우와 다르지 않기 때문에 제 2 전극 패드(460)를 형성하는 의미가 없을 수 있다. 제 2 전극 패드(460)는 솔더(Solder), 구리(Cu), 금(Au) 및 은(Ag) 또는 이의 등가물 중에 선택되는 적어도 어느 하나의 재질로 이루어질 수 있으나, 본 발명에서 이를 한정하지는 않는다. 제 2 전극 패드(460)는 화학 기상 증착, 물리 기상 증착, 전해 또는 무전해 도금 및 스크린 프린팅 또는 이에 등가하는 방법 중에 선택되는 어느 하나의 방법으로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상술한 본 발명의 반도체 패키지(1)의 제조 방법에 따르면, 관통 전극과 반도체 다이 사이에 절연체를 형성하여 관통 전극과 반도체 다이 사이의 스트레스가 완충된다. 또한, 절연체(300)의 제 2 면(300b) 내주연에 관통 전극(400)의 마무리를 위한 제 2 전극 패드(460)를 형성할 수 있게 되어, 제 2 전극 패드(460) 형성시 패시베이션 층을 따로 형성하지 않아도 된다. 또한, 제 1 관통 홀(v1)의 수평 폭(W1) 내에서 제 2 전극 패드(460)의 수평 폭(W4)을 최대한 넓게 형성할 수 있기 때문에, 제 2 전극 패드(460)의 형성에 따른 얼라인먼트 마진이 보다 여유로와서 공정이 간편해 질 수 있다. 이에 따라 반도체 패키지(1)는 저가의 공정으로 제조될 수 있다.
본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지의 단면도이다.
도 6은 본 발명에 의한 반도체 패키지의 제조 방법을 나타내는 플로우 차트이다.
도 7a 내지 도 7e는 도 6의 플로우 차트에 따른 단계별 제조 방법을 나타내는 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
1, 2, 3, 4, 5 : 반도체 패키지 100 : 반도체 다이
120, 6120, 7120, 8120 : 본드 패드 200 : 제 1 패시베이션 층
300 : 절연체 400, 1400, 2400, 3400 : 관통 전극
420, 1420, 2420, 3420 : 주상전극 440, 1440, 2440, 3440 : 제 1 전극 패드
460, 1460, 2460 : 제 2 전극 패드 v1, v1', v1'', v10 ：제 1 관통 홀
v2, v2', v2'', v20 : 제 2 관통 홀 500 : 제 2 패시베이션 층
600, 700 : 재배치 패턴 6, 7, 8 : 제 1 내지 제 3 반도체 패키지
6100, 7100, 8100 : 제 1 내지 제 3 반도체 다이
6200, 7200, 8200 : 제 1 내지 제 3 패시베이션 층
6300, 7300, 8300 : 제 1 내지 제 3 절연체
6400, 7400, 8400 : 제 1 내지 제 3 관통 전극
6800, 7800, 8800 : 제 1 내지 제 3 솔더볼
Claims (39)
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- 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 본드 패드가 형성되며, 상기 본드 패드의 외주연에 상기 제 1 면 및 상기 제 2 면 사이를 관통하는 제 1 관통 홀이 형성된 반도체 다이;상기 반도체 다이의 제 1 면에 형성되며, 상기 본드 패드를 노출시키는 패시베이션 층;상기 본드 패드와 전기적으로 연결되며, 상기 패시베이션 층의 표면 중 상기 본드 패드로부터 상기 제 1 관통 홀의 외주연으로 연장되도록 형성되는 재배치 패턴;상기 제 1 관통 홀에 충진되며, 평평한 제 1 면 및 상기 제 1 면의 반대면으로 평평한 제 2 면을 갖으며, 상기 제 1 면 및 상기 제 2 면을 관통하는 제 2 관통 홀이 형성된 절연체; 및,상기 제 2 관통 홀에 충진되는 관통 전극;을 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
- 제 16 항에 있어서,상기 관통 전극은,상기 절연체의 제 1 면 및 상기 절연체의 제 2 면 사이에 형성되는 주상 전극 및,상기 주상 전극과 전기적으로 연결되며, 상기 절연체의 제 1 면에 형성되는 제 1 전극 패드를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
- 제 17 항에 있어서,상기 제 1 전극 패드는,상기 제 1 관통 홀의 수평 폭에 비하여 상대적으로 넓은 수평 폭을 갖으며, 상기 재배치 패턴과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
- 제 18 항에 있어서,상기 주상 전극과 상기 제 1 전극 패드는 일체로 형성되는 것을 특징으로 하는 반도체 패키지.
- 제 17 항에 있어서,상기 관통 전극은,상기 주상 전극과 전기적으로 연결되며, 상기 절연체의 제 2 면에 형성되는 제 2 전극 패드를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
- 제 20 항에 있어서,상기 제 2 전극 패드는,상기 제 1 관통 홀의 수평 폭에 비하여 상대적으로 좁은 수평 폭을 갖는 것을 특징으로 하는 반도체 패키지.
- 제 16 항에 있어서,상기 제 1 관통 홀은 50㎛ 내지 200㎛의 수평 폭을 갖는 것을 특징으로 하는 반도체 패키지.
- 제 16 항에 있어서,상기 제 2 관통 홀은 10㎛ 내지 150㎛의 수평 폭을 갖는 것을 특징으로 하는 반도체 패키지.
- 제 16 항에 있어서,상기 절연체의 제 1 면은 상기 재배치 패턴의 표면과 동일한 평면상에 형성되는 것을 특징으로 하는 반도체 패키지.
- 제 16 항에 있어서,상기 절연체의 제 2 면은 상기 반도체 다이의 제 2 면과 동일한 평면상에 형성되는 것을 특징으로 하는 반도체 패키지.
- 제 16 항에 있어서,상기 절연체는 폴리머(Polymer), 벤조싸이클로부텐(Benzocyclobutene:BCB), 폴리벤즈옥사졸(polybenzoxazole: PBO), 폴리이미드(Poly Imide: PI), 에폭 시(Epoxy) 및 실리콘 수지(Silicone) 중 선택되는 어느 하나의 재질로 이루어지는 것을 특징으로 하는 반도체 패키지.
- 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 본드 패드가 형성되며, 상기 본드 패드 및 상기 제 1 면 및 상기 제 2 면 사이를 관통하는 제 1 관통 홀이 형성된 제 1 반도체 다이와, 상기 제 1 반도체 다이의 제 1 면에 형성되며, 상기 본드 패드를 노출시키는 제 1 패시베이션 층과, 상기 제 1 관통 홀에 충진되며, 평평한 제 1 면 및 상기 제 1 면의 반대면으로 평평한 제 2 면을 갖고, 상기 제 1 면 및 상기 제 2 면 사이를 관통하는 제 2 관통 홀이 형성된 제 1 절연체와, 상기 제 2 관통 홀에 충진되는 제 1 관통 전극 및 상기 제 1 관통 전극에 전기적으로 연결되는 제 1 솔더볼을 포함하는 제 1 반도체 패키지; 및,평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 본드 패드가 형성되며, 상기 본드 패드 및 상기 제 1 면 및 상기 제 2 면 사이를 관통하는 제 1 관통 홀이 형성된 제 2 반도체 다이와, 상기 제 2 반도체 다이의 제 1 면에 형성되며, 상기 본드 패드를 노출시키는 제 2 패시베이션 층과, 상기 제 1 관통 홀에 충진되며, 평평한 제 1 면 및 상기 제 1 면의 반대면으로 평평한 제 2 면을 갖고, 상기 제 1 면 및 상기 제 2 면 사이를 관통하는 제 2 관통 홀이 형성된 제 2 절연체와, 상기 제 2 관통 홀에 충진되는 제 2 관통 전극 및 상기 제 1 관통 전극과 상기 제 2 관통 전극 사이에 전기적으로 연결되 는 제 2 솔더볼을 포함하는 제 2 반도체 패키지;를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
- 제 27 항에 있어서,상기 제 2 관통 전극과 전기적으로 연결되는 제 3 반도체 패키지를 더 포함하는 것을 특징으로 하는 반도체 패키지.
- 제 28 항에 있어서,상기 제 3 반도체 패키지는,평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 본드 패드가 형성되며, 상기 제 1 면 및 상기 제 2 면 사이를 관통하는 제 1 관통 홀이 형성된 제 3 반도체 다이;상기 제 3 반도체 다이의 제 1 면에 형성되며, 상기 본드 패드를 노출시키는 제 3 패시베이션 층;상기 제 1 관통 홀에 충진되며, 평평한 제 1 면 및 상기 제 1 면의 반대면으로 평평한 제 2 면을 갖고, 상기 제 1 면 및 상기 제 2 면 사이를 관통하는 제 2 관통 홀이 형성된 제 3 절연체;상기 제 2 관통 홀에 충진되는 제 3 관통 전극; 및,상기 제 3 관통 전극과 상기 제 2 관통 전극 사이에 전기적으로 연결되는 제 3 솔더볼;을 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지.
- 제 27 항 또는 제 29 항에 있어서,상기 제 1 관통 홀은 50㎛ 내지 200㎛의 수평 폭을 갖는 것을 특징으로 하는 반도체 패키지.
- 제 27 항 또는 제 29 항에 있어서,상기 제 2 관통 홀은 10㎛ 내지 150㎛의 수평 폭을 갖는 것을 특징으로 하는 반도체 패키지.
- 제 27 항 또는 제 29 항에 있어서,상기 절연체는 폴리머(Polymer), 벤조싸이클로부텐(Benzocyclobutene:BCB), 폴리벤즈옥사졸(polybenzoxazole: PBO), 폴리이미드(Poly Imide: PI), 에폭시(Epoxy) 및 실리콘 수지(Silicone) 중 선택되는 어느 하나의 재질로 이루어지는 것을 특징으로 하는 반도체 패키지.
- 평평한 제 1 면 및 상기 제 1 면의 반대면으로써 평평한 제 2 면을 갖고, 상기 제 1 면에 다수의 본드 패드 및 상기 본드 패드를 노출시키는 패시베이션 층이 형성된 반도체 다이를 준비하는 반도체 다이 준비 단계;상기 본드 패드 및 상기 반도체 다이의 제 1 면과 제 2 면 사이를 관통하는 제 1 관통 홀을 형성하는 제 1 관통 홀 형성 단계;상기 제 1 관통 홀에 충진되며, 평평한 제 1 면 및 상기 제 1 면의 반대면으로 평평한 제 2 면을 갖는 절연체를 형성하는 절연체 충진 단계;상기 절연체의 제 1 면과 제 2 면 사이를 관통하는 제 2 관통 홀을 형성하는 제 2 관통 홀 형성 단계; 및상기 제 2 관통 홀에 충진되는 관통 전극을 형성하는 관통 전극 형성 단계를 포함하고,상기 관통 전극 형성 단계는,상기 제 2 관통 홀에 도전성 재질을 충진하여 주상 전극 및 주상 전극과 전기적으로 연결되며, 상기 절연체의 제 1 면에 형성되는 제 1 전극 패드를 형성하는 관통 홀 충진 단계; 및,상기 반도체 다이의 제 2 면을 그라인딩하여, 상기 반도체 다이의 제 2 면으로부터 상기 주상 전극을 노출시키는 반도체 다이 백그라인딩 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
- 삭제
- 제 33 항에 있어서,상기 관통 전극 형성 단계는,상기 반도체 다이의 제 2 면으로부터 노출된 상기 주상 전극과 전기적으로 연결되며, 상기 절연체의 제 2 면에 형성되는 제 2 전극 패드를 형성하는 제 2 전극 패드 형성 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
- 제 33 항에 있어서,제 1 관통 홀 형성 단계는,레이저 드릴 또는 화학적 에칭 방법으로 이루어지며,상기 제 1 관통 홀은 50㎛ 내지 200㎛의 수평 폭을 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.
- 제 33 항에 있어서,상기 절연체 충진 단계는,스핀 코팅 방법으로 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
- 제 37 항에 있어서,상기 절연체는 폴리머(Polymer), 벤조싸이클로부텐(Benzocyclobutene:BCB), 폴리벤즈옥사졸(polybenzoxazole: PBO), 폴리이미드(Poly Imide: PI), 에폭시(Epoxy) 및 실리콘 수지(Silicone) 중 선택되는 어느 하나의 재질로 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
- 제 33 항에 있어서,상기 제 2 관통 홀 형성 단계는,레이저 드릴 또는 플라즈마 에칭 방법으로 형성되며,상기 제 2 관통 홀은 10㎛ 내지 150㎛의 수평 폭을 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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| KR1020070070573A KR100879191B1 (ko) | 2007-07-13 | 2007-07-13 | 반도체 패키지 및 그 제조 방법 |
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