JP2003243396A - 感光性ポリイミドを用いた貫通電極形成方法 - Google Patents
感光性ポリイミドを用いた貫通電極形成方法Info
- Publication number
- JP2003243396A JP2003243396A JP2002042756A JP2002042756A JP2003243396A JP 2003243396 A JP2003243396 A JP 2003243396A JP 2002042756 A JP2002042756 A JP 2002042756A JP 2002042756 A JP2002042756 A JP 2002042756A JP 2003243396 A JP2003243396 A JP 2003243396A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- hole
- forming
- photosensitive polyimide
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Materials For Photolithography (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 集積回路チップを３個以上積み重ねて、回路
基板に直接搭載するために用いることを目的として、集
積回路チップ内に設けられる、チップの表から裏面に貫
通した電極について、その形成方法を提案する。 【解決手段】 本発明では、半導体薄化基板からなる導
電性の基板を用いて、その部材にエッチング加工により
設けられた穴に対して、感光性ポリイミド絶縁膜を回転
塗布により堆積させ、その後、最初の穴より小さい径の
穴パターンを露光、現像により形成し、さらに、金属材
料で貫通穴を埋め込み、基板裏面を研削して、金属を露
出させて、貫通電極とするものである。本発明の貫通電
極構造は、グランド電位の基板に設けられた貫通穴の側
面にポリイミド絶縁層が形成され、穴の中心に金属材料
が埋め込まれた構造となる。これにより、同軸線路構造
となるため、穴側面のポリイミド絶縁層の厚さを独立し
て制御することにより、広い範囲の特性インピーダンス
を実現することが可能となる。
基板に直接搭載するために用いることを目的として、集
積回路チップ内に設けられる、チップの表から裏面に貫
通した電極について、その形成方法を提案する。 【解決手段】 本発明では、半導体薄化基板からなる導
電性の基板を用いて、その部材にエッチング加工により
設けられた穴に対して、感光性ポリイミド絶縁膜を回転
塗布により堆積させ、その後、最初の穴より小さい径の
穴パターンを露光、現像により形成し、さらに、金属材
料で貫通穴を埋め込み、基板裏面を研削して、金属を露
出させて、貫通電極とするものである。本発明の貫通電
極構造は、グランド電位の基板に設けられた貫通穴の側
面にポリイミド絶縁層が形成され、穴の中心に金属材料
が埋め込まれた構造となる。これにより、同軸線路構造
となるため、穴側面のポリイミド絶縁層の厚さを独立し
て制御することにより、広い範囲の特性インピーダンス
を実現することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路チップを
３個以上積み重ねて、回路基板に直接搭載する技術、い
わゆる３次元チップ積層技術のために用いることを目的
として、集積回路チップ内に設けられる、チップの表か
ら裏面に貫通した電極について、その形成方法に関す
る。図６に貫通電極を形成し、薄く加工したチップを多
段に積層した、パッケージに搭載した状態を示す。この
ような３次元チップ積層技術については、Japanese Jou
rnal of Applied Physics, Vol.40, pp.3032-3037, (20
01)に開示されている。
３個以上積み重ねて、回路基板に直接搭載する技術、い
わゆる３次元チップ積層技術のために用いることを目的
として、集積回路チップ内に設けられる、チップの表か
ら裏面に貫通した電極について、その形成方法に関す
る。図６に貫通電極を形成し、薄く加工したチップを多
段に積層した、パッケージに搭載した状態を示す。この
ような３次元チップ積層技術については、Japanese Jou
rnal of Applied Physics, Vol.40, pp.3032-3037, (20
01)に開示されている。
【０００２】
【従来の技術】集積回路が形成されたシリコン、ガリウ
ムヒ素、インジウム燐などの半導体基板にエッチング加
工、レーザー加工などで穴を形成したのち、CVD法など
により酸化シリコン、窒化シリコンなどの絶縁膜を堆積
し、さらに、絶縁膜上にシード層を形成した後、メッキ
法による銅などの金属で穴を充填し、その後、裏面を研
削して、金属面を露出させ、貫通電極を形成する方法が
行われていた。
ムヒ素、インジウム燐などの半導体基板にエッチング加
工、レーザー加工などで穴を形成したのち、CVD法など
により酸化シリコン、窒化シリコンなどの絶縁膜を堆積
し、さらに、絶縁膜上にシード層を形成した後、メッキ
法による銅などの金属で穴を充填し、その後、裏面を研
削して、金属面を露出させ、貫通電極を形成する方法が
行われていた。
【０００３】
【発明の解決しようとする課題】しかしながら、従来の
CVD法などの絶縁膜堆積方法では、ミクロン以上の厚い
膜を堆積するのに長時間を必要とし、また、堆積に必要
なエネルギーも多大なものがあった。また、薄い絶縁膜
を用いた場合は、貫通電極と基板との間で形成される静
電容量が多大となるため、信号遅延の原因となったり、
信号線路として用いた場合に特性インピーダンスが低く
なりすぎるなどの問題があった。
CVD法などの絶縁膜堆積方法では、ミクロン以上の厚い
膜を堆積するのに長時間を必要とし、また、堆積に必要
なエネルギーも多大なものがあった。また、薄い絶縁膜
を用いた場合は、貫通電極と基板との間で形成される静
電容量が多大となるため、信号遅延の原因となったり、
信号線路として用いた場合に特性インピーダンスが低く
なりすぎるなどの問題があった。
【０００４】
【問題を解決するための手段】上記の問題点を解決する
ために、本発明では、半導体薄化基板からなる導電性の
基板を用いて、その部材にエッチング加工により設けら
れた穴に対して、感光性ポリイミド絶縁膜を回転塗布に
より堆積させ、その後、最初の穴より小さい径の穴パタ
ーンを露光、現像により形成し、さらに、金属材料で貫
通穴を埋め込み、基板裏面を研削して、金属を露出させ
て、貫通電極とするものである。
ために、本発明では、半導体薄化基板からなる導電性の
基板を用いて、その部材にエッチング加工により設けら
れた穴に対して、感光性ポリイミド絶縁膜を回転塗布に
より堆積させ、その後、最初の穴より小さい径の穴パタ
ーンを露光、現像により形成し、さらに、金属材料で貫
通穴を埋め込み、基板裏面を研削して、金属を露出させ
て、貫通電極とするものである。
【０００５】本発明の貫通電極構造は、グランド電位の
基板に設けられた貫通穴の側面にポリイミド絶縁層が形
成され、穴の中心に金属材料が埋め込まれた構造とな
る。これにより、同軸線路構造となるため、穴側面のポ
リイミド絶縁層の厚さを独立して制御することにより、
広い範囲の特性インピーダンスを実現することが可能と
なる。例えば、高周波線路で一般に用いられる５０Ωの
特性インピーダンスについても、容易に実現することが
できる。
基板に設けられた貫通穴の側面にポリイミド絶縁層が形
成され、穴の中心に金属材料が埋め込まれた構造とな
る。これにより、同軸線路構造となるため、穴側面のポ
リイミド絶縁層の厚さを独立して制御することにより、
広い範囲の特性インピーダンスを実現することが可能と
なる。例えば、高周波線路で一般に用いられる５０Ωの
特性インピーダンスについても、容易に実現することが
できる。
【０００６】同軸構造線路の特性インピーダンスZ0は、
ln(D/d)*60/(εr)1/2で表される。ここで、Dは、外皮導
体の内径、Dは、心線の外径、εrは、絶縁体の比誘電率
である。例えば、εr = 3.5 のポリイミド絶縁体を用
いて、 D = 15μm、d = 3.15μm（またはD = 10μm、d
= 2.1μm）とすれば、特性インピーダンスZ0は、50Ωと
なり、また、D = 15μm、d = 6.27μm（またはD = 10μ
m、d = 4.18μm）とすれば、特性インピーダンスZ0は、
28Ωとなる。
ln(D/d)*60/(εr)1/2で表される。ここで、Dは、外皮導
体の内径、Dは、心線の外径、εrは、絶縁体の比誘電率
である。例えば、εr = 3.5 のポリイミド絶縁体を用
いて、 D = 15μm、d = 3.15μm（またはD = 10μm、d
= 2.1μm）とすれば、特性インピーダンスZ0は、50Ωと
なり、また、D = 15μm、d = 6.27μm（またはD = 10μ
m、d = 4.18μm）とすれば、特性インピーダンスZ0は、
28Ωとなる。
【０００７】
【発明の実施の形態】本発明の実施例を図１から図５に
示された作製プロセスの図面に基づいて説明する。図1
では、シリコン、ガリウムヒ素、インジウム燐など半導
体を薄く加工した薄化基板を用いて、レーザー加工ある
いはドライエッチング加工により深い穴を必要に応じて
多数個形成する。この穴は、貫通電極構造に用いられ
る。穴の深さは、10ミクロン程度だけ基板の厚さより小
さい値とし、貫通させないようにする。
示された作製プロセスの図面に基づいて説明する。図1
では、シリコン、ガリウムヒ素、インジウム燐など半導
体を薄く加工した薄化基板を用いて、レーザー加工ある
いはドライエッチング加工により深い穴を必要に応じて
多数個形成する。この穴は、貫通電極構造に用いられ
る。穴の深さは、10ミクロン程度だけ基板の厚さより小
さい値とし、貫通させないようにする。
【０００８】図2では、US Patent 5502143に開示されて
いるγ-バレロラクトンとピリジンを触媒に用いたブロ
ック共重合法によって作成される溶媒可能な感光性ポリ
イミドを回転塗布法により堆積する。この工程におい
て、回転する前に試料の周りを真空状態にして、ポリイ
ミドを必要量だけ滴下した後、試料を回転させ、塗布が
終了した後に、試料の周りを大気圧に戻すことにより、
微細な穴にもポリイミドを充填することができる。
いるγ-バレロラクトンとピリジンを触媒に用いたブロ
ック共重合法によって作成される溶媒可能な感光性ポリ
イミドを回転塗布法により堆積する。この工程におい
て、回転する前に試料の周りを真空状態にして、ポリイ
ミドを必要量だけ滴下した後、試料を回転させ、塗布が
終了した後に、試料の周りを大気圧に戻すことにより、
微細な穴にもポリイミドを充填することができる。
【０００９】図3では、紫外線、X線、電子線などによる
露光装置で穴の中心部のみ露光を行い、現像液を用い
て、現像を行う。この工程においては、露光装置の焦点
深度を可能なかぎり深く設定する。また、穴の側壁にポ
リイミドが所望の厚さ残存するように露光パターンおよ
び露光量を調節する。
露光装置で穴の中心部のみ露光を行い、現像液を用い
て、現像を行う。この工程においては、露光装置の焦点
深度を可能なかぎり深く設定する。また、穴の側壁にポ
リイミドが所望の厚さ残存するように露光パターンおよ
び露光量を調節する。
【００１０】図4では、おもて面からスパッタ法、真空
蒸着法、メッキ法、プラズマ溶射法などによりアルミニ
ウ ム、銅、金、銀、パラジウム、チタン、ニオブなど
の金属膜を堆積する。ただし、メッキ法による場合は、
スパッタ法、真空蒸着法などでシード層を形成したの
ち、メッキ工程を実施する。貫通穴に金属を充填するた
め、メッキ工程の採用が望ましい。例えば、US Patent
5421987, 6136707に開示されている微細な穴の中でメッ
キ速度が促進され、平坦面ではメッキ速度が抑制される
ように工夫されたJets Technologyと呼ばれるメッキ技
術が利用できる。
蒸着法、メッキ法、プラズマ溶射法などによりアルミニ
ウ ム、銅、金、銀、パラジウム、チタン、ニオブなど
の金属膜を堆積する。ただし、メッキ法による場合は、
スパッタ法、真空蒸着法などでシード層を形成したの
ち、メッキ工程を実施する。貫通穴に金属を充填するた
め、メッキ工程の採用が望ましい。例えば、US Patent
5421987, 6136707に開示されている微細な穴の中でメッ
キ速度が促進され、平坦面ではメッキ速度が抑制される
ように工夫されたJets Technologyと呼ばれるメッキ技
術が利用できる。
【００１１】図5では、貫通電極の金属部が露出するよ
うに裏面を研削する。なお、上面に残ったポリイミド
は、酸素プラズマによるアッシングで取り除くことがで
きる。
うに裏面を研削する。なお、上面に残ったポリイミド
は、酸素プラズマによるアッシングで取り除くことがで
きる。
【００１２】ここで、薄化基板の厚さは、できるだけ薄
いものを用いることとし、具体的には、100μm以下が望
ましい。
いものを用いることとし、具体的には、100μm以下が望
ましい。
【００１３】
【発明の効果】本発明によれば、集積回路チップの中に
形成された貫通電極構造において、同軸線路構造にする
ことが可能となるので、特性インピーダンスを任意の値
に設定することができ、多層配線回路基板内のマイクロ
スリップ線路配線構造とのインピーダンスマッチングを
最適化することができ、回路基板内での超高速信号伝送
が可能となる。
形成された貫通電極構造において、同軸線路構造にする
ことが可能となるので、特性インピーダンスを任意の値
に設定することができ、多層配線回路基板内のマイクロ
スリップ線路配線構造とのインピーダンスマッチングを
最適化することができ、回路基板内での超高速信号伝送
が可能となる。
本発明の実施例として、図1から図５までは、貫通電極
の作成プロセス図面である。
の作成プロセス図面である。
【図１】 基本部材に対す穴あけ加工プロセスの図。
【図2】 リイミド絶縁膜の塗布プロセスの図。
【図3】 に埋め込まれたポリイミド絶縁膜への穴パタ
ーンの形成プロセスの図。
ーンの形成プロセスの図。
【図4】 リイミド絶縁膜の穴への金属メッキプロセス
の図。
の図。
【図5】 板裏面の研削プロセスの図。
【図6】 多段積層チップを搭載したパッケージの図
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 25/18
(72)発明者 所 和彦
茨城県つくば市東１−１−１ 独立行政法
人産業技術総合研究所つくばセンター内
(72)発明者 菊地 克弥
茨城県つくば市東１−１−１ 独立行政法
人産業技術総合研究所つくばセンター内
(72)発明者 鄭 殷實
茨城県つくば市東１−１−１ 独立行政法
人産業技術総合研究所つくばセンター内
(72)発明者 板谷 博
神奈川県横浜市金沢区並木３丁目９番６号
(72)発明者 瀬川 繁昌
千葉県市川市相之川２丁目６番28号
Ｆターム(参考） 2H025 AA19 AA20 AB16 AC04 AC05
AC06 AD01 BC69 CB25
5F033 GG02 HH07 HH08 HH11 HH13
HH14 HH17 HH18 MM30 PP12
PP14 PP15 PP19 PP27 PP28
PP33 QQ01 QQ08 QQ11 QQ47
RR22 RR27 SS21 TT07 XX03
Claims (2)
- 【請求項１】 シリコン、ガリウムヒ素、インジウム燐
などの半導体薄化基板について、微小径の深い穴を形成
し、その後、感光性ポリイミドを塗布した後、紫外線、
X線、電子ビーム、イオンビームなどを用いて露光を行
い、現像を行った後、穴にアルミニウム、銅、金、銀、
パラジウム、チタン、ニオブなどの金属をメッキ法によ
り充填し、その後、裏面を研削し、金属を露出させるこ
とにより、貫通電極を形成することを特徴とした貫通電
極形成方法。 - 【請求項２】 感光性ポリイミドとして、触媒を用いた
ブロック共重合法により作成され、溶媒に可溶な感光性
ポリイミドを用いたことを特徴とする請求項１の貫通電
極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002042756A JP4154478B2 (ja) | 2002-02-20 | 2002-02-20 | 感光性ポリイミドを用いた貫通電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002042756A JP4154478B2 (ja) | 2002-02-20 | 2002-02-20 | 感光性ポリイミドを用いた貫通電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003243396A true JP2003243396A (ja) | 2003-08-29 |
| JP4154478B2 JP4154478B2 (ja) | 2008-09-24 |
Family
ID=27782759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002042756A Expired - Lifetime JP4154478B2 (ja) | 2002-02-20 | 2002-02-20 | 感光性ポリイミドを用いた貫通電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4154478B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005091237A (ja) * | 2003-09-18 | 2005-04-07 | Yamatake Corp | センサおよびセンサの電極取出し方法 |
| JP2008277771A (ja) * | 2007-03-30 | 2008-11-13 | Jsr Corp | 被膜形成方法、絶縁膜を有する構造体及びその製造方法並びに電子部品 |
| KR100879191B1 (ko) * | 2007-07-13 | 2009-01-16 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그 제조 방법 |
| JP2009521116A (ja) * | 2005-12-23 | 2009-05-28 | トロワデー、プリュ | ３ｄ電子モジュールを集積的に製造する方法 |
| KR101025013B1 (ko) * | 2008-08-20 | 2011-03-25 | 한국전자통신연구원 | 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법 |
| KR101064757B1 (ko) | 2008-11-25 | 2011-09-15 | 한국전자통신연구원 | 후막 절연 구조를 갖는 쓰루 웨이퍼 비아 형성 방법 |
| JP5545217B2 (ja) * | 2008-10-20 | 2014-07-09 | 住友ベークライト株式会社 | スプレー塗布用ポジ型感光性樹脂組成物及びそれを用いた貫通電極の製造方法 |
| WO2015076301A1 (ja) | 2013-11-21 | 2015-05-28 | 大日本印刷株式会社 | 貫通電極基板及び貫通電極基板を用いた半導体装置 |
| JP2019140162A (ja) * | 2018-02-07 | 2019-08-22 | 株式会社岡本工作機械製作所 | 半導体装置の製造方法 |
-
2002
- 2002-02-20 JP JP2002042756A patent/JP4154478B2/ja not_active Expired - Lifetime
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005091237A (ja) * | 2003-09-18 | 2005-04-07 | Yamatake Corp | センサおよびセンサの電極取出し方法 |
| JP4503963B2 (ja) * | 2003-09-18 | 2010-07-14 | 株式会社山武 | センサの電極取出し方法 |
| JP2009521116A (ja) * | 2005-12-23 | 2009-05-28 | トロワデー、プリュ | ３ｄ電子モジュールを集積的に製造する方法 |
| JP2008277771A (ja) * | 2007-03-30 | 2008-11-13 | Jsr Corp | 被膜形成方法、絶縁膜を有する構造体及びその製造方法並びに電子部品 |
| KR100879191B1 (ko) * | 2007-07-13 | 2009-01-16 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 및 그 제조 방법 |
| KR101025013B1 (ko) * | 2008-08-20 | 2011-03-25 | 한국전자통신연구원 | 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법 |
| US7994041B2 (en) | 2008-08-20 | 2011-08-09 | Electronics And Telecommunications Research Institute | Method of manufacturing stacked semiconductor package using improved technique of forming through via |
| JP5545217B2 (ja) * | 2008-10-20 | 2014-07-09 | 住友ベークライト株式会社 | スプレー塗布用ポジ型感光性樹脂組成物及びそれを用いた貫通電極の製造方法 |
| US9005876B2 (en) | 2008-10-20 | 2015-04-14 | Sumitomo Bakelite Co., Ltd. | Positive photosensitive resin composition for spray coating and method for producing through electrode using the same |
| KR101064757B1 (ko) | 2008-11-25 | 2011-09-15 | 한국전자통신연구원 | 후막 절연 구조를 갖는 쓰루 웨이퍼 비아 형성 방법 |
| WO2015076301A1 (ja) | 2013-11-21 | 2015-05-28 | 大日本印刷株式会社 | 貫通電極基板及び貫通電極基板を用いた半導体装置 |
| US10256176B2 (en) | 2013-11-21 | 2019-04-09 | Dai Nippon Printing Co., Ltd. | Through-hole electrode substrate and semiconductor device using through-hole electrode substrate |
| US10580727B2 (en) | 2013-11-21 | 2020-03-03 | Dai Nippon Printing Co., Ltd. | Through-hole electrode substrate |
| EP3690933A1 (en) | 2013-11-21 | 2020-08-05 | Dai Nippon Printing Co., Ltd. | Through electrode substrate |
| US10790221B2 (en) | 2013-11-21 | 2020-09-29 | Dai Nippon Printing Co., Ltd. | Through-hole electrode substrate |
| US11362028B2 (en) | 2013-11-21 | 2022-06-14 | Dai Nippon Printing Co., Ltd. | Through-hole electrode substrate |
| EP4095895A2 (en) | 2013-11-21 | 2022-11-30 | Dai Nippon Printing Co., Ltd. | Through electrode substrate and semiconductor device using through electrode substrate |
| US12080637B2 (en) | 2013-11-21 | 2024-09-03 | Dai Nippon Printing Co., Ltd. | Through-hole electrode substrate |
| JP2019140162A (ja) * | 2018-02-07 | 2019-08-22 | 株式会社岡本工作機械製作所 | 半導体装置の製造方法 |
| JP7121499B2 (ja) | 2018-02-07 | 2022-08-18 | 株式会社岡本工作機械製作所 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4154478B2 (ja) | 2008-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6908856B2 (en) | Method for producing electrical through hole interconnects and devices made thereof | |
| US7538032B2 (en) | Low temperature method for fabricating high-aspect ratio vias and devices fabricated by said method | |
| US4816323A (en) | Multilayer wiring substrate | |
| JP3184493B2 (ja) | 電子装置の製造方法 | |
| JP6201663B2 (ja) | 貫通電極基板の製造方法、貫通電極基板、および半導体装置 | |
| US5637536A (en) | Method for interconnecting semiconductor chips in three dimensions, and component resulting therefrom | |
| CN101066004B (zh) | 具有被导电材料填充的通孔的基板的制造方法 | |
| US20060220167A1 (en) | IC package with prefabricated film capacitor | |
| US20100001378A1 (en) | Through-substrate vias and method of fabricating same | |
| JPH07505982A (ja) | 深い導電性フィードスルーの形成方法，および該方法に従って形成されたフィードスルーを含む配線層 | |
| JP2005026405A (ja) | 貫通電極構造およびその製造方法、半導体チップならびにマルチチップ半導体装置 | |
| JP6369436B2 (ja) | 貫通電極基板および貫通電極基板の製造方法 | |
| US20110121427A1 (en) | Through-substrate vias with polymer fill and method of fabricating same | |
| JP6669201B2 (ja) | 貫通電極基板 | |
| JP2003243396A (ja) | 感光性ポリイミドを用いた貫通電極形成方法 | |
| CN111952196A (zh) | 凹槽芯片嵌入工艺 | |
| US4172758A (en) | Magnetic bubble domain device fabrication technique | |
| US6576542B2 (en) | Conductive lines, coaxial lines, integrated circuitry, and methods of forming conductive lines, coaxial lines, and integrated circuitry | |
| JPH05502138A (ja) | 多層配線における相互接続部およびその形成方法 | |
| CN110854065A (zh) | 一种高深宽比tsv硅通孔的制备方法 | |
| JP4197403B2 (ja) | 多層配線構造の作製方法 | |
| EP2704187B1 (en) | METHOD FOR PRODUCING ELECTRICAL THROUGH HOLE INTERCONNECTS AND corresponding DEVICE | |
| CN110854064A (zh) | 一种tsv硅通孔和单层rdl再布线一次性整体成型方法 | |
| JP7327535B2 (ja) | 貫通電極基板 | |
| JP7014241B2 (ja) | 貫通電極基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050114 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070402 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080304 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20080311 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20080311 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080507 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080603 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080612 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4154478 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130718 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130718 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |