KR101025013B1 - 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법 - Google Patents

쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법 Download PDF

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Abstract

적층형 패키지의 3차원 수직 연결(vertical interconnection)을 위한 쓰루 비아(through via) 형성 방식을 개선한 패키지 제조 방법이 개시된다. 본 발명의 적층형 패키지의 제조 방법은, 웨이퍼 하면에 비아 코어(via core) 형성을 위한 시드(seed) 층을 형성하는 단계; 상기 웨이퍼에 상하 관통된 적어도 하나의 비아 홀(via hole)을 형성하는 단계; 상기 비아 홀 내에 비아 코어를 형성하는 단계; 상기 비아 홀과 상기 비아 코어 사이를 절연하는 단계; 및 상기 절연 후 상기 웨이퍼 하면에 형성된 시드 층을 제거하는 단계;를 포함한다. 이에 의해 제조된 적층형 패키지는 고속 신호전송에 적합한 특징을 갖는다.

Description

쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법{Manufacturing method of stacked semiconductor package with the improved through via forming technology}
본 발명은 반도체 패키징 기술에 관한 것으로, 특히 웨이퍼를 수직으로 관통하는 구멍을 뚫어 이를 이용해 와이어 본딩 없이 복수의 칩을 연결해 하나로 패키징하는 3차원 패키징 기술에 관한 것이다.
마이크로 패키징 기술 경향을 살펴보면, 저가격이되 고성능이며 다기능이되 소형화가 요구되고 있는 추세이다. 이와 같은 요구를 충족시키기 위해, SoC(System-on-Chip), SiP(System-in-Package), MCM(Multi-Chip-Module) 및 SOP(System-on-Package)와 같은 패키징 기술이 대두되어 연구가 활발하게 진행되고 있다. 특히 적층형 구조를 갖는 SiP와, 일괄공정이 어려운 이종재질의 센서, 전자소자, SoC 및 광소자 등의 다양한 부품을 하나의 패키지에 실장하는 기술인 SOP의 경우, 무선 통신 시스템뿐만 아니라 광통신 시스템을 위한 적층형 패키지로 각광을 받고 있다. 이러한 고성능, 고밀도 패키징에 대한 요구는 2차원에서 3차원 적층형 패키지로 전환되고 있는 추세이며, 쓰루 비아를 통해 짧은 전기적 연결이 시도되고 있으며, 가장 폭넓게 연구되고 있는 분야가 바로 TSV(through silicon via)이다. 또한 이종 소자 간 및 이종 기판과의 집적을 통한 융합 기술 구현을 위해 TSV를 구비한 실리콘 캐리어(silicon carrier)에 대한 많은 연구가 진행되고 있다.
일반적인 TSV 제작 방법으로는 비아 홀을 형성하고 SiO2 또는 Si3N4를 증착(deposition)한 후 도금(plating)을 위한 시드층 코팅(seed layer coating)을 하고, 구리(copper, Cu) 등의 금속을 도금하여 비아 코어(via core)를 형성하는 방법이 사용되고 있다. 그러나 이와 같이 제작된 TSV를 이용한 적층형 패키지의 가장 큰 문제점은 비아 홀의 측면(sidewall) 및 바닥(bottom) 부분에서 동시에 도금됨으로써, 구리가 비아 홀을 완전히 채우지 못하는 문제점이 있다. 또한 비아 홀의 표면 거칠기(surface roughness)는 물론 비아 코어의 표면 거칠기 또한 좋지 않아 스킨 효과(skin effect) 및 실리콘 기판의 반도체 성질로 인해 신호 손실(loss)이 크고, 파형 왜곡(distortion) 및 전기적 누화(electrical crosstalk) 등의 문제가 발생한다. 따라서 고속 신호의 전송을 위해서는 이러한 신호의 파워 손실과 파형 왜곡 및 전기적 누화를 최소화해야 한다. 이를 위해 산화(oxidation) 또는 CVD(chemical vapor deposition)를 이용한 SiO2 또는 Si3N4를 증착하는 방법이 주로 사용되고 있다. 그러나 그 두께가 너무 얇아 저속 신호전송을 위한 시스템 또는 모듈에서만 사용되고 있을 뿐이다.
본 발명은 이 같은 배경에서 도출된 것으로, 고속 신호전송에 적합한 적층형 패키지를 제조하는 방법을 제공함을 목적으로 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법은, 웨이퍼 하면에 비아 코어(via core) 형성을 위한 시드 층을 형성하는 단계; 상기 웨이퍼에 상하 관통된 적어도 하나의 비아 홀을 형성하는 단계; 상기 비아 홀 내에 비아 코어를 형성하는 단계; 상기 비아 홀과 상기 비아 코어 사이를 절연하는 단계; 및 상기 절연 후 상기 웨이퍼 하면에 형성된 시드 층을 제거하는 단계;를 포함한다.
상기 방법은, 상기 시드 층 하면에 핸들러를 접착하는 단계; 및 상기 절연 단계 이후에 상기 핸들러를 제거하는 단계;를 더 포함한다.
상기 비아 홀 형성 단계는, 상기 웨이퍼에 마스크를 증착하는 단계; 비아 홀 형성을 위해 상기 증착된 마스크를 패터닝하는 단계; 상기 마스크 패터닝 후 심도 반응성 이온 에칭 방식을 이용하여 비아 홀을 형성하는 단계; 및 상기 비아 홀 형성 후 상기 증착된 마스크를 제거하는 단계;를 포함한다.
상기 비아 코어 형성 단계는, 상기 비아 홀 형성 후 상기 웨이퍼에 포토레지스를 도포하고 패터닝하여 상기 비아 홀 내에 비아 코어 형성을 위한 포토레지스트 홀을 형성하는 단계; 상기 포토레지스트 홀의 아래에서 위 방향으로 도금하여 비아 코어를 형성하는 단계; 및 상기 비아 코어 형성 후 상기 도포된 포토레지스트를 제거하는 단계;를 포함한다.
본 발명에 의해 제작된 후막 절연 구조를 갖는 쓰루 비아는 임피던스 제어가 가능하고, 저손실/저반사 특성 및 전송선로 사이와 비아 사이의 전기적 누화를 최소화함으로써 고속 신호 전송에 응용할 수 있는 특징을 갖는다.
또한 본 발명은 비아 코어 형성시 아래에서 위로만 도금이 되도록 함으로써, 홀을 완전히 채우지 못하고 중간 부위가 막히거나 동공이 생기는 문제를 해결하고, 비아 코어의 표면 거칠기를 최소화할 수 있는 특징을 갖는다.
또한 본 발명은 웨이퍼 하면의 임의의 패턴을 갖는 금속 층을 이용하여 아래에서 석션(suction)하면서 절연 물질을 비아 홀과 비아 코어 사이에 후막으로 충진함으로써, 절연 물질이 완전히 채워질 수 있도록 한다.
전술한, 그리고 추가적인 본 발명의 양상들은 첨부된 도면을 참조하여 설명되는 바람직한 실시예들을 통하여 더욱 명백해질 것이다. 이하에서는 본 발명을 이러한 실시예를 통해 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 설명하기로 한다.
도 1은 본 발명에 따른 3차원 적층형 패키지 및 실리콘 캐리어를 위한 후막 절연 구조를 갖는 쓰루 비아를 형성하는 제조 과정 예시도이다.
우선 웨이퍼(1)를 특정 두께로 제작한다. 본 설명에서 웨이퍼라 함은 반도 체 웨이퍼는 물론 절연성 기판을 포괄한다. 일 실시예에 있어서, 화학 기계적 연마(chemical mechanical polishing) 방식을 이용하여 웨이퍼(1)를 특정 두께로 제작한다. 또 다른 실시예에 따라, 건식 식각(dry etching)이나 습식 식각(wet etching)을 통해 웨이퍼(1)를 특정 두께로 제작할 수도 있다. 웨이퍼(1)를 특정 두께로 제작한 이후에, 증류(evaporation), 스퍼터링(sputtering), 도금 등 다양한 방법으로 시드 층(2)을 형성한다(①). 도시된 바와 같이, 시드 층(2)은 후막 절연 공정을 용이하게 하기 위한 적어도 하나의 홀(3)을 갖는다.
시드 층(2) 형성 후, 공정 중에 발생할 수 있는 충격 및 오염을 막고 얇은 웨이퍼(1)를 지지하기 위해, 접착제(adhesive)(4)를 이용해 투명 재질의 글래스(glass)와 같은 핸들러(5)를 웨이퍼(1) 하면에 붙인다(②). 핸들러(4)를 붙인 후, 웨이퍼(1)에 비아 홀(5)을 형성한다(③). 일 실시예에 있어서, 웨이퍼(1) 상면에 SiO2 마스크(mask)를 증착하고, 증착된 SiO2를 패터닝하기 위해 포토레지스트를 도포하고 노광 처리한 후 포토레지스트 패터닝 공정을 수행한다. 포토레지스트 패터닝 공정 후, 건식 식각 공정을 이용하여 SiO2 마스크를 패터닝한 후 포토레지스트를 제거하고, 심도 반응성 이온 에칭(deep reactive ion etching, DRIE)을 이용하여 비아 홀(5)을 형성한다. 또 다른 실시예에 있어서, SiO2 마스크 공정 없이 레이저 드릴링(laser drilling)을 이용해 비아 홀(5)을 형성한다. 레이저 드릴링을 이용하는 경우, SiO2 마스크 증착 및 패터닝 공정을 생략할 수 있다.
비아 홀(6) 형성 후, BOE(buffered oxide etching)을 이용하여 SiO2 마스크를 제거하고 웨이퍼(1) 상면에 마이크로스트립(microstrip) 형태 또는 그라운디드 공명도파관(grounded coplanar waveguide, CPWG) 형태의 전송선로를 구현하기 위해 포토레지스트 공정 후 그라운드 층(7)을 형성한다(④). 또는 동축 케이블(coaxial cable) 형태의 쓰루 비아를 형성하기 위해 포토레지스트 공정 없이 웨이퍼(1) 상면 및 비아 홀(6) 측면(sidewall)과 비아 홀(6) 바닥면에 시드 층을 형성한다.
그라운드 층(7) 혹은 시드 층 형성 후, 비아 홀(6) 내에 비아 코어를 형성한다. 일 실시예에 따라, 우선 포토레지스트(8)를 도포하고 노광 과정을 거친 후 비아 코어를 위한 포토레지스트 홀(9)을 형성한다(⑤). 포토레지스트 홀(9) 형성 후, 구리 등과 같은 금속을 아래에서 위쪽 방향으로 도금하여 비아 코어(10)를 형성한다(⑥). 아니면 포토레지스트 홀(9) 형성 후, 솔더 페이스트(solder paste)를 포토레지스트 홀(9)에 충진하여 비아 코어(10)를 형성한다(⑥).
비아 코어(10) 형성 후, 포토레지스트(8)와 핸들러(5)를 제거한다(⑦). 포토레지스트(8)와 핸들러(5)를 제거한 후, 비아 홀(6)과 비아 코어(9) 사이의 절연을 위해 BCB(benzocyclobutene) 또는 PI(polyimide)와 같은 절연성이 좋고 손실이 적은 유전율이 낮은 절연 물질(11)을 시드 층(2)에 형성된 홀을 이용하여 시드 층(2) 아래에서 석션하여 충진하고, 비아 코어(9)의 상면이 후술하는 공정에 의해 형성될 전송선로 및 솔더 범프(solder bump) 등과 전기적으로 연결될 수 있도록 화학 기계적 연마 방법 또는 건식 식각 방법을 이용하여 비아 코어(9) 상의 절연 물 질을 제거하여 그 표면을 노출시킨다(⑧). 그 다음 화학 기계적 연마 방법을 이용하여 웨이퍼(1) 하면의 시드 층(2)을 이면 연마(back-grinding)하여 후막 절연 구조를 갖는 쓰루 비아를 형성한다(⑨).
그 다음 절연층(11) 상에 신호전송을 위한 전송선로(12)를 형성한다(⑩). 전송선로(12)는 범프 하지 금속(under bump metallurgy, UBM) 형태임이 바람직하다. 나아가 이종 소자 및 기판 간 3차원 집적을 위한 실리콘 캐리어 등의 적층형 패키지 형성을 위해 쓰루 비아가 구비된 웨이퍼 상에 저항, 인덕터, 커패시터와 같은 수동 소자 및 연결(interconnection)을 위한 전기 배선을 할 수 있도록 함이 바람직하다. 그리고 본 설명에서 적층형 패키지라 함은 실리콘 캐리어를 구비한 패키지를 포함하는 것으로 한다.
전송선로(12) 형성 후, 웨이퍼(1) 하면에 비아 패드(13)를 형성한다(⑩). 바람직하게 타 웨이퍼와의 플립칩 본딩(flip chip bonding)을 위해 범프 하지 금속(under bump metallurgy, UBM) 형태의 비아 패드(13)를 형성한다. 마지막으로 솔더 볼(13)을 이용하여 타 웨이퍼와 플립칩 본딩 방법으로 수직 연결을 수행한다(⑫).
한편, 상술한 실시예에서는 전송선로가 마이크로스트립 형태 또는 그라운디드 공명도파관 형태의 전송선로로 제작되었고, 쓰루 비아의 경우 동축 케이블 형태로도 제작이 가능한 것으로 설명하였다. 또 다른 실시예로, 그라운드와 신호선이 동일한 면에 위치하는 특징을 갖는 공명도파관(coplanar waveguide, CPW) 형태로 제작할 수도 있다. 공명도파관 형태로 제작하는 경우, 상술한 도 1의 과정에서 ‘ ④ 단계’가 생략되고 ‘⑩ 단계’에서 절연층(11) 상에 공명도파관 형태로 전송선로를 제작하게 된다.
도 2는 본 발명에 따른 후막 절연 구조를 갖는 쓰루 비아를 구비한 웨이퍼(1)와 타 웨이퍼(21)와의 수직 연결을 통해 형성한 적층형 패키지의 예시도이며, 도 3은 도 2의 일부에 대한 3차원 예시도이다.
상술한 바에 따라 제작된 후막 절연 구조를 갖는 쓰루 비아를 이용하여 타 패키지(21)와 수직 연결을 수행한 도면으로써, 실리콘 웨이퍼(1) 위에 마이크로스트립 라인 형태로 전송선로(12)를 형성한 일 예를 도시한 것이다. 비아 코어(10)는 신호전송용 비아 코어(10-1)와 그라운드용 비아 코어(10-2)로 구분된다. 그리고 각각의 비아 패드(13)는 솔더 볼(14)을 통해 타 패키지(21)의 비아 패드(22) 및 전송선로(23)와 연결된다. 참고로 도면부호 24는 타 패키지(21)의 그라운드용 비아 코어이다.
도 4는 본 발명에 따른 후막 절연 구조를 갖는 쓰루 비아를 구비한 웨이퍼(1)와 타 패키지(21)와의 수직 연결을 통해 형성한 적층형 패키지의 또 다른 예시도이며, 도 5는 도 4의 일부에 대한 3차원 예시도이다.
상술한 바에 따른 후막 절연 구조를 갖는 쓰루 비아를 구비한 웨이퍼(1)와 타 패키지(21)와 수직 연결을 수행한 도면으로써, 실리콘 웨이퍼(1) 위에 공명도파관 라인 형태로 전송선로(12-1, 12-2)를 형성한 다른 일 예를 도시한 것이다.
도 6은 시드 층(2)의 일부에 대한 평면도이며, 도 7은 웨이퍼(1) 하면에 시 드 층(2)이 형성된 부분 사시도이다. 도시된 바와 같이, 시드 층(2)에 상하 관통된 다수의 홀(3)들을 형성시키고 그 홀(3)들이 비아 홀(6)에 위치되도록 설계함으로써, 홀(3)을 통해 절연 물질(11)을 비아 코어(10)와 비아 홀(6) 사이에 충진하는 것을 가능하게 한다.
도 8은 본 발명에서 제안한 방법으로 설계된 후막 절연 구조를 갖는 쓰루 비아를 구비한 실리콘 웨이퍼(1)와 저온 동시 소성 세라믹(low temperature co-fired ceramic, LTCC) 기판(21)으로 구성된 적층형 패키지의 비아 코어(9)와 비아 홀(8) 사이의 후막 절연물질(11)의 두께에 따른 TDR(time domain reflectometry) 해석 파형을 도시한 것으로, 동축 케이블 형태의 쓰루 비아와 마찬가지로 절연물질(11)의 두께를 조절함으로써 임피던스 매칭이 가능함을 알 수 있다. 참고로, 도면상의 DR_bcb는 절연 물질의 외경의 반지름을 의미한다.
도 9는 본 발명에서 제안한 방법으로 설계된 후막 절연 구조를 갖는 쓰루 비아를 구비한 실리콘 웨이퍼(1)와 저온 동시 소성 세라믹 기판(21)으로 구성된 적층형 패키지의 비아 코어(9)와 비아 홀(8) 사이의 후막 절연물질(11)의 두께에 따른 그룹 딜레이(group delay) 해석 결과를 도시한 것이다.
도 10은 본 발명에서 제안한 방법으로 설계된 후막 절연 구조를 갖는 쓰루 비아를 구비한 실리콘 웨이퍼(1)와 저온 동시 소성 세라믹 기판(21)으로 구성된 적층형 패키지의 비아 코어(9)와 비아 홀(8) 사이의 후막 절연물질(11)의 두께에 따른 반사손실(return loss, S11) 해석 결과를 도시한 것이다.
도 11은 본 발명에서 제안한 방법으로 설계된 쓰루 비아를 구비한 실리콘 웨 이퍼(1)와 저온 동시 소성 세라믹 기판(21)으로 구성된 적층형 패키지의 비아 코어(10)와 비아 홀(6) 사이의 후막 절연물질(11)의 두께에 따른 입사손실(insertion loss, S21) 해석 결과를 도시한 것이다.
도 12는 본 발명에서 제안한 방법으로 설계된 후막 절연 구조를 갖는 쓰루 비아를 구비한 실리콘 웨이퍼(1)와 저온 동시 소성 세라믹 기판(21)으로 구성된 적층형 패키지의 비아 코어(10)와 비아 홀(6) 사이의 절연물질의 두께에 따른 10GHz에서의 반사손실 해석 결과를 도시한 것이다.
도 13은 본 발명에서 제안한 방법으로 설계된 쓰루 비아를 구비한 실리콘 웨이퍼(1)와 저온 동시 소성 세라믹 기판(21)으로 구성된 적층형 패키지의 비아 코어(10)와 비아 홀(6) 사이의 후막 절연물질(11)의 두께에 따른 10GHz에서의 입사손실 해석 결과를 도시한 것이다.
도 14는 본 발명에서 제안한 방법으로 설계된 후막 절연 구조를 갖는 쓰루 비아를 구비한 실리콘 웨이퍼(1)와 저온 동시 소성 세라믹 기판(21)으로 구성된 적층형 패키지의 전송속도 10Gbit/s에서의 아이 다이어그램(eye-diagram) 해석 결과를 도시한 것이다.
도 8 내지 도 14의 결과 파형을 통해 알 수 있듯이, 본 발명에 따라 제조된 후막 절연 구조를 갖는 쓰루 비아는 임피던스 제어가 가능하고, 저손실/저반사 특성 및 전송선로 사이와 비아 사이의 전기적 누화를 최소화하여 고속 신호전송에 응용할 수 있는 특징을 갖는다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
도 1은 본 발명에 따른 후막 절연 구조를 갖는 쓰루 비아를 형성하는 제조 과정 예시도.
도 2 본 발명에 따른 후막 절연 구조를 갖는 쓰루 비아를 구비한 웨이퍼와 타 패키지를 수직 연결한 적층형 패키지의 예시도.
도 3은 도 2의 일부에 대한 3차원 예시도.
도 4는 본 발명에 따른 후막 절연 구조를 갖는 쓰루 비아를 구비한 웨이퍼와 타 패키지를 수직 연결한 적층형 패키지의 또 다른 예시도.
도 5는 도 4의 일부에 대한 3차원 예시도.
도 6은 시드 층 일부의 평면도.
도 7은 본 발명의 제조 과정에 따라 비아 코어 형성 후 웨이퍼의 부분 사시도.
도 8은 본 발명에 따른 후막 절연 구조를 갖는 쓰루 비아를 구비한 적층형 패키지의 후막 절연 물질의 두께에 따른 TDR 해석 파형도.
도 9는 본 발명에 따른 후막 절연 구조를 갖는 쓰루 비아를 구비한 적층형 패키지의 후막 절연 물질의 두께에 따른 그룹 딜레이 해석 결과도.
도 10은 본 발명에 따른 후막 절연 구조를 갖는 쓰루 비아를 구비한 적층형 패키지의 후막 절연 물질의 두께에 따른 반사 손실 해석 결과도.
도 11은 본 발명에 따른 후막 절연 구조를 갖는 쓰루 비아를 구비한 적층형 패키지의 후막 절연 물질의 두께에 따른 입사 손실 해석 결과도.
도 12는 본 발명에 따른 후막 절연 구조를 갖는 쓰루 비아를 구비한 적층형 패키지의 후막 절연 물질의 두께에 따른 10GHz에서의 반사 손실 해석 결과도.
도 13은 본 발명에 따른 후막 절연 구조를 갖는 쓰루 비아를 구비한 적층형 패키지의 후막 절연 물질의 두께에 따른 10GHz에서의 입사 손실 해석 결과도.
도 14는 본 발명에 따른 후막 절연 구조를 갖는 쓰루 비아를 구비한 적층형 패키지의 후막 절연 물질의 두께에 따른 10Gbps에서의 아이 다이어그램 해석 결과도.

Claims (22)

  1. 웨이퍼 하면에 비아 코어(via core) 형성을 위해 적어도 하나의 홀이 형성된 시드 층을 형성하는 단계;
    상기 웨이퍼에 상하 관통된 적어도 하나의 비아 홀을 형성하는 단계;
    상기 비아 홀 내에 비아 코어를 형성하는 단계;
    상기 시드층에 형성된 적어도 하나의 홀을 통해 상기 비아 홀과 상기 비아 코어 사이를 절연하는 단계; 및
    상기 절연 후 상기 웨이퍼 하면에 형성된 시드 층을 제거하는 단계;를 포함하되,
    상기 절연 단계는 상기 시드층에 형성된 적어도 하나의 홀은 통해 상기 비아홀과 상기 비아코어 사이를 절연 물질로 충진하는 것임을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조방법.
  2. 제1항에 있어서,
    상기 시드 층 형성 단계 이전에 상기 웨이퍼가 특정 두께가 되도록 제작하는 단계;
    를 더 포함하는 것을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  3. 제2항에 있어서,
    상기 제작 단계는, 화학 기계적 연마, 건식 식각, 습식 식각 기술 중 어느 하나의 기술을 이용하여 상기 웨이퍼를 특정 두께로 제작하는 것임을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  4. 제1항에 있어서,
    상기 시드 층 하면에 핸들러를 접착하는 단계; 및
    상기 절연 단계 이후에 상기 핸들러를 제거하는 단계;
    를 더 포함하는 것을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  5. 제1항에 있어서, 상기 비아 홀 형성 단계는 :
    상기 웨이퍼에 마스크를 증착하는 단계;
    비아 홀 형성을 위해 상기 증착된 마스크를 패터닝하는 단계;
    상기 마스크 패터닝 후 심도 반응성 이온 에칭 방식을 이용하여 비아 홀을 형성하는 단계; 및
    상기 비아 홀 형성 후 상기 증착된 마스크를 제거하는 단계;
    를 포함하는 것을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  6. 제1항에 있어서,
    상기 비아 홀 형성 단계는, 레이저 드릴링을 이용하여 비아 홀을 형성하는 것임을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  7. 제1항에 있어서, 상기 비아 코어 형성 단계는 :
    상기 비아 홀 형성 후 상기 웨이퍼에 포토레지스트를 도포하고 패터닝하여 상기 비아 홀 내에 비아 코어 형성을 위한 포토레지스트 홀을 형성하는 단계;
    상기 포토레지스트 홀의 아래에서 위 방향으로 도금하여 비아 코어를 형성하는 단계; 및
    상기 비아 코어 형성 후 상기 도포된 포토레지스트를 제거하는 단계;
    를 포함하는 것을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  8. 제7항에 있어서,
    상기 비아 홀 형성 후 및 상기 비아 코어 형성 이전에, 상기 웨이퍼 상면에 그라운드 층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  9. 제7항에 있어서,
    상기 비아 홀 형성 후 및 상기 비아 코어 형성 이전에, 상기 웨이퍼의 상면 및 상기 비아 홀의 측면과 바닥면에 시드 층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  10. 제1항에 있어서, 상기 비아 코어 형성 단계는 :
    상기 비아 홀 형성 후 상기 웨이퍼에 포토레지스트를 도포하고 패터닝하여 상기 비아 홀 내에 비아 코어 형성을 위한 포토레지스트 홀을 형성하는 단계;
    상기 포토레지스트 홀에 솔더 페이스트를 채워 비아 코어를 형성하는 단계; 및
    상기 비아 코어 형성 후 상기 도포된 포토레지스트를 제거하는 단계;
    를 포함하는 것을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  11. 제10항에 있어서,
    상기 비아 홀 형성 후 및 상기 비아 코어 형성 이전에, 상기 웨이퍼 상면에 그라운드 층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  12. 제10항에 있어서,
    상기 비아 홀 형성 후 및 상기 비아 코어 형성 이전에, 상기 웨이퍼의 상면 및 상기 비아 홀의 측면과 바닥면에 시드 층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  13. 삭제
  14. 제 1항에 있어서,
    상기 웨이퍼 하면에 형성된 시드 층은, 상기 비아 홀에 노출된 상하 관통된 적어도 하나의 홀을 포함하며,
    상기 절연 단계는, 상기 시드 층에 형성된 홀을 이용하여 절연 물질을 상기 시드 층 아래에서 석션하는 것임을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  15. 제 1항에 있어서,
    상기 절연 단계에 의해 상기 비아 코어 상면에 형성된 절연 물질을 제거하는 단계;
    를 더 포함하는 것을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  16. 제1항에 있어서,
    상기 시드 층 제거 단계는, 상기 웨이퍼를 이면 연마(back grinding)함에 의해 상기 시드 층을 제거하는 것임을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  17. 제1항에 있어서,
    상기 절연 단계에 의해 형성된 절연층 상에 상기 비아 코어와 접촉되는 전송 선로 또는 비아 패드를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  18. 제17항에 있어서,
    상기 전송 선로 또는 비아 패드 형성 단계는, 상기 전송 선로 또는 비아 패드를 범핑 하지 금속 형태로 제작하는 것임을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  19. 제1항에 있어서,
    상기 절연 단계에 의해 형성된 절연층 상에 박막 공정을 이용하여 전기 배선, 수동 혹은 능동 소자를 내장하거나 집적하는 단계;
    를 더 포함하는 것을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  20. 제1항에 있어서,
    상기 시드 층이 제거된 웨이퍼 하면에 상기 비아 코어와 접촉되는 비아 패드를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  21. 제20항에 있어서,
    상기 비아 패드 형성 단계는, 상기 비아 패드를 범핑 하지 금속 형태로 제작하는 것임을 특징으로 하는 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법.
  22. 제20항에 있어서,
    상기 비아 패드와 타 적층형 패키지의 비아 패드에 솔더 볼을 본딩하여 상기 적층형 패키지와 상기 타 적층형 패키지를 수직 연결하는 단계;
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