KR20070046379A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히, 복수의 웨이퍼를 스태킹(stacking)하여 3차원 반도체 소자를 구현하는 반도체 소자의 제조 방법이다.
이를 위한 본 발명에 의한 반도체 소자의 제조 방법은, 제 1 웨이퍼 및 제 2 웨이퍼를 각각 제공하는 단계; 상기 제 2 웨이퍼의 후면을 소정 두께만큼 제거하여 상기 제 2 웨이퍼의 두께를 감소시키는 단계; 상기 제 1 웨이퍼 상에 상기 두께가 감소된 제 2 웨이퍼를 스태킹하는 단계; 상기 스태킹된 제 1 웨이퍼 및 제 2 웨이퍼를 선택적으로 식각하여 쓰루 비아 홀을 형성하는 단계; 및 상기 쓰루 비아 홀 내에 금속배선을 형성하는 단계를 포함한다.
3차원, 스태킹, 쓰루 비아 홀, 딥 실리콘(deep Si) 식각공정
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100: 제 1 웨이퍼 200: 제 2 웨이퍼
200a: 두께가 감소된 제 2 웨이퍼 210: 쓰루 비아 홀
220: 금속배선
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히, 복수의 웨이퍼를 스태킹(stacking)하여 3차원(3D) 반도체 소자를 구현할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
복수의 웨이퍼를 스태킹하여 3차원 반도체 소자를 제조하기 위하여, 종래에는, 일반적으로, 복수의 웨이퍼간의 금속 연결(interconnection)을 위한 비아 홀(via hole)을 각각의 웨이퍼에 형성한 다음, 상기 복수의 웨이퍼를 정렬(alignment)한 후, 스태킹하는 방식을 적용하고 있다.
이하, 종래기술에 따른 3차원 반도체 소자의 제조 방법을 첨부한 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도이다.
먼저, 종래기술에 따른 반도체 소자의 제조 방법은, 도 1a에 도시한 바와 같이, 반도체 소자가 완전한 동작을 할 수 있도록 제조 과정이 완료된 제 1 웨이퍼(10)상에, 감광막(도시안됨)을 도포한 후, 상기 감광막을 선택적으로 노광 및 현상하여 상기 제 1 웨이퍼(10)에 비아홀 형성을 위한 감광막 패턴(도시안됨)을 형성한다. 다음으로, 상기 감광막 패턴을 식각 마스크로 이용하여 DRIE(Deep Reactive Ion Etching)공정을 수행하여, 상기 제 1 웨이퍼(10)에 소정 깊이의 제 1 비아홀(11)을 형성한다. 그리고, 상기 감광막 패턴을 스트립(strip)공정으로 제거한다.
다음, 도 1b에 도시한 바와 같이, 상기 제 1 비아홀(11)의 내부를 금속 물질로 채워, 금속배선(12)을 형성한다. 상기 금속 물질로는 구리 또는 텅스턴 등을 사용할 수 있다.
그런 다음, 도 1c에 도시한 바와 같이, 상기 제 1 웨이퍼(10)의 뒷면을 연삭하는 백 그라인딩(back grinding) 공정을 수행하여, 상기 금속배선(12)의 표면을 노출시킨다.
그런 다음, 도 1d에 도시한 바와 같이, 상기 제 1 웨이퍼(10)의 제 1 비아홀(11)과 대응되는 부분에, 소정 깊이의 제 2 비아홀(21)을 갖고, 상기 제 2 비아홀(21)이 금속물질로 채워져 금속배선(22)이 형성된, 제 2 웨이퍼(20)를 제공한다.
다음, 도 1e에 도시한 바와 같이, 상기 백 그라인딩 공정이 완료된 제 1 웨이퍼(10a)를, 상기 제 2 웨이퍼(20)와 정렬시킨 후 스태킹힌다.
그러나, 전술한 바와 같은 종래기술에 의하면, 상기 백 그라인딩 공정이 완료된 제 1 웨이퍼(10a)의 제 1 비아홀(11)과 제 2 웨이퍼(20)의 제 2 비아 홀(21)을 정렬시킨 후 스태킹하는 과정에서, 정렬 여유도(alignment margin)가 크지 않기 때문에, 상기 백 그라인딩 공정이 완료된 제 1 웨이퍼(10a) 및 제 2 웨이퍼(20)간의 금속 배선 연결이 제대로 이루어지지 않는 문제점이 발생하게 된다. 이에 따라, 상기 백 그라인딩 공정이 완료된 제 1 웨이퍼(10a) 및 제 2 웨이퍼(20)간의 정밀한 정렬을 위한 신규 계측 장비가 필요한 실정이다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 복수의 웨이퍼간에 발생하는 정렬오류를 원천적으로 제거할 수 있는 반도체 소자의 제조 방법을 제공하는 데에 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 제 1 웨이퍼 및 제 2 웨이퍼를 각각 제공하는 단계; 상기 제 2 웨이퍼의 후면을 소정 두께만큼 제거하여 상기 제 2 웨이퍼의 두께를 감소시키는 단계; 상기 제 1 웨이퍼 상에, 상기 두께가 감소된 제 2 웨이퍼를 스태킹하는 단계; 상기 스태킹된 제 1 웨이퍼 및 제 2 웨이퍼를 선택적으로 식각하여 쓰루 비아 홀을 형성하는 단계; 및 상기 쓰루 비아 홀 내에 금속배선을 형성하는 단계를 포함한다.
또한, 상기 제 2 웨이퍼의 두께를 감소시키는 단계에서, 식각공정 또는 폴리싱공정을 수행하는 것을 특징으로 한다.
또한, 상기 쓰루 비아 홀은 딥 실리콘 식각공정을 수행하여 형성하는 것을 특징으로 한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시한 바와 같이, 반도체 소자가 완전한 동작을 할 수 있도록 제조 과정이 완료된 제 1 웨이퍼(100) 및 제 2 웨이퍼(200)를 각각 준비한다. 이때, 상 기 제 1 웨이퍼(100) 및 제 2 웨이퍼(200)는, 상기 웨이퍼들의 금속연결을 위한 쓰루 비아 홀(Through-via hole)은 아직 형성되어 있지 않은 상태이다.
그런 다음, 도 2b에 도시한 바와 같이, 상기 제 2 웨이퍼(200)의 뒷면에 식각 또는 폴리싱(polishing) 공정을 수행하여, 제 2 웨이퍼의 두께를 감소시킨다. 상기 두께가 감소된 제 2 웨이퍼(200a)의 두께는 약 수 ㎛ 내지 수십 ㎛ 로 형성하는 것이 바람직하다.
그 다음, 도 2c에 도시한 바와 같이, 상기 제 1 웨이퍼(100) 상에, 상기 두께가 감소된 제 2 웨이퍼(200a)를 스태킹한다. 이때, 상기 제 1 웨이퍼(100)와 두께가 감소된 제 2 웨이퍼(200a)간의 정렬에서는 종래기술에서와 같은 정밀 정렬이 요구되지 않고, 단지 상기 제 1 웨이퍼(100)와 두께가 감소된 제 2 웨이퍼(200a)의 4방향만 맞추어 스태킹하면 되므로, 정밀 정렬을 위한 신규계측장비의 필요성이 없어진다.
그런 다음, 도 2d에 도시한 바와 같이, 상기 스태킹된 제 1 웨이퍼(100) 및 두께가 감소된 제 2 웨이퍼(200a)에 쓰루 비아 홀(210)을 형성하기 위하여, 상기 두께가 감소된 제 2 웨이퍼(200a) 상에, 감광막(도시안됨)을 도포한 후, 상기 감광막을 선택적으로 노광 및 현상하여 상기 두께가 감소된 제 2 웨이퍼(200a)상에 쓰루 비아 홀(210) 형성을 위한 감광막 패턴(도시안됨)을 형성한다. 다음으로, 상기 감광막 패턴을 식각 마스크로 이용하여 식각공정을 수행하여, 상기 두께가 감소된제 2 웨이퍼(200a) 및 제 1 웨이퍼(100)에 쓰루 비아 홀(210) 형성한다.
따라서, 본 발명은, 제 1 웨이퍼(100) 및 두께가 감소된 제 2 웨이퍼(200a) 가 스태킹되어 있는 상태에서, 상기 제 1 및 제 2 웨이퍼(100,200a)를 한꺼번에 식각하여 쓰루 비아 홀(210)을 형성하므로, 원천적으로 정렬 오차가 발생하는 것을 방지할 수 있다.
여기서, 상기 쓰루 비아 홀(210)은, 딥 실리콘(deep Si) 식각공정을 수행하여, 수십 ㎛ 내지 수백 ㎛, 바람직하게는, 약 20㎛ 내지 30㎛의 깊이로 형성한다.
그런 다음, 도 2e에 도시한 바와 같이, 상기 쓰루 비아 홀(210) 내에 금속배선(220)을 형성하여 금속배선의 연결을 완성한다. 상기 금속배선(220)으로는 텅스턴 또는 구리 등을 이용한다.
상술한 바와 같이, 본 발명에 따른 반도체 소자 제조방법은, 복수의 웨이퍼를 식각공정을 수행한 후, 정렬하여 스태킹하는 종래의 방법과는 달리, 상기 복수의 웨이퍼를 정렬하여 스태킹한 후 식각공정을 수행하는 방식을 적용하여 3차원 반도체 소자를 구현할 수 있다.
이상에서 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.
앞에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법에 의하 면, 복수의 웨이퍼를 미리 정렬하여 스태킹한 후, 식각공정을 수행하여 3차원 반도체 소자를 구현함으로써, 정렬 여유도와 관련된 오류를 원칙적으로 제거할 수 있다.
또한, 복수의 웨이퍼간의 정렬에 있어서, 종래기술에 따른 반도체 소자 제조방법과 같이 정밀 정렬이 아니라, 상기 복수의 웨이퍼의 4방향만 맞추어 스태킹한 후, 식각공정을 수행하여 3차원 반도체 소자를 구현하기 때문에, 정렬을 위한 신규계측장비 등이 불필요하다. 따라서, 비용을 절감할 수 있는 효과가 있다.
Claims (3)
- 제 1 웨이퍼 및 제 2 웨이퍼를 각각 제공하는 단계;상기 제 2 웨이퍼의 후면을 소정 두께만큼 제거하여 상기 제 2 웨이퍼의 두께를 감소시키는 단계;상기 제 1 웨이퍼 상에 상기 두께가 감소된 제 2 웨이퍼를 스태킹하는 단계;상기 스태킹된 제 1 웨이퍼 및 제 2 웨이퍼를 선택적으로 식각하여 쓰루 비아 홀을 형성하는 단계; 및상기 쓰루 비아 홀 내에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 제 2 웨이퍼의 두께를 감소시키는 단계에서, 식각공정 또는 폴리싱공정을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 쓰루 비아 홀은 딥 실리콘 식각공정을 수행하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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2005
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| KR101025013B1 (ko) * | 2008-08-20 | 2011-03-25 | 한국전자통신연구원 | 쓰루 비아 형성 방식을 개선한 적층형 패키지의 제조 방법 |
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