KR100577016B1 - 반도체 소자의 ｒｆ 인덕터 제조 방법 - Google Patents

반도체 소자의 ｒｆ 인덕터 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 RF 인덕터 제조 방법에 관한 것으로서, 특히 반도체 기판 상의 하부 전극이 있는 제 1금속 시드층 상부 전면에 제 1희생막을 형성하는 단계와, 제 1희생막 상부 전면에 제 1희생막과 상이한 노광 감도를 갖는 제 2희생막을 형성하는 단계와, 제 2희생막 및 제 1희생막에 하부 전극의 표면까지 노광된 제 1영역을 정의하고 제 2희생막에 제 1희생막 표면까지 노광된 제 2영역을 정의하는 단계와, 제 1 및 제 2영역을 모두 제거하여 제 2희생막 및 제 1희생막에 하부 전극이 노출되는 비아홀을 형성함과 동시에 제 2희생막에 비아 전극 또는 제 1희생막 표면이 오픈된 트렌치를 형성하는 단계와, 제 2희생막 및 제 1희생막의 비아홀에 하부 전극과 연결되는 비아 전극을 형성하는 단계와, 제 2희생막의 트렌치내부에 제 2금속 시드층을 형성한 후에 제 2금속 시드층 상부에 트렌치를 매립하는 인덕터 금속 라인을 형성하는 단계를 포함한다. 따라서 본 발명은 노광 감도가 다른 제 2희생막에 얕은 노광에 의한 트렌치 영역의 모서리 프로파일을 정확하게 얻을 수 있어 이후 인덕터 금속 라인의 제조 공정시 서로 이웃한 트렌치에 발생되는 브릿지를 방지할 수 있다.
인덕터, 제 1 및 제 2희생막, 비아홀, 트렌치, 노광 감도

Description

반도체 소자의 ＲＦ 인덕터 제조 방법{Method for manufacturing RF inductor of the semiconductor device}
도 1은 MEMS로 제작된 반도체 소자의 3차원 RF 인덕터 구조를 나타낸 도면,
도 2a 내지 도 2i는 종래 기술에 의한 반도체 소자의 RF 인덕터 제조 방법을 순차적으로 나타낸 공정 순서도,
도 3a 및 도 3b는 종래 기술에 의한 RF 인덕터 제조시 발생되는 문제점을 나타낸 도면들,
도 4a 내지 도 4i는 본 발명에 따른 반도체 소자의 RF 인덕터 제조 방법을 순차적으로 나타낸 공정 순서도,
도 5a 및 도 5b는 종래 기술의 제조 공정시 하나의 포토레지스트 사용에 의한 포토레지스트(PR)와 노광 도우즈 사이의 관계, 본 발명에 따른 제조 공정시 두 개의 포토레지스트 사용에 의한 포토레지스트(PR)와 노광 도우즈 사이의 관계를 비교한 그래프들.
*도면의 주요 부분에 대한 부호의 설명*
100 : 반도체 기판 102 : 제 1금속 시드층
104 : 하부 전극 106 : 제 1희생막(포토레지스트)
108 : 제 1마스크 109 : 비아홀
110 : 비아 전극 112a, 112b : 제 2희생막(포토레지스트)
113 : 트렌치 114 : 제 2마스크
115 : 제 2금속 시드층 116 : 인덕터 금속 라인
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 소자중에서 RF 수동 소자로 사용되는 RF 인덕터 제조 방법에 관한 것이다.
반도체 소자중에서 RF 수동 소자로 주로 사용되는 인덕터는 3차원 MEMS(Micro Electro Mechanical System) 구조로 제작되고 있다. 이 MEMS 분야는 미세 3차원 구조물, 각종 센서와 액츄에이터, 정밀 기계 그리고 마이클 로봇 등 전통적인 기계가공으로 불가능한 각종 응용분야별 초소형 대상물을 제작할 수 있는 미세가공기술로서 실리콘 미세가공기술과 집적회로 제조 기술을 접목함으로써 초소형, 고집적, 대량생산이 가능하여 저가격화와 고성능을 동시에 구현할 수 있는 가공기술이다.
도 1은 MEMS로 제작된 반도체 소자의 3차원 RF 인덕터 구조를 나타낸 도면으로서, 반도체 기판(10)의 하부 전극(14)으로 수직으로 연결되며 기판으로부터 소정 높이로 플로팅된 복수개의 금속 라인(26)이 원형으로 감긴 코일 형태를 갖는다. 이와 같이 인덕터의 금속 라인(26)이 공기 중에 노출되는 이유는 기판과 금속 라인(26) 또는 금속 라인(26)들 사이의 유전율을 낮추기 위함이다.
도 2a 내지 도 2i는 종래 기술에 의한 반도체 소자의 RF 인덕터 제조 방법을 순차적으로 나타낸 공정 순서도로서, 이들 도면을 참조하여 종래 기술에 의한 인덕터 제조 방법의 일 예를 설명하면 다음과 같다. 도 2a 내지 도 2i는 도 1의 A와 A' 선에 의해 절단된 수직 단면도들이다.
우선 도 2a에 도시된 바와 같이, 실리콘(Si) 기판, 실리콘게르마늄(SiGe) 등의 반도체 기판(10) 상부에 제 1금속 시드층(12)으로서 티타늄 텅스텐/구리 시드층(TiW/Cu seed layer)을 형성한다. 제 1금속 시드층(12) 상부면에서 도금 공정으로 구리로 이루어진 하부 전극(14)을 형성한다.
도 2b에 도시된 바와 같이, 하부 전극(14)이 형성된 제 1금속 시드층(12) 상부면에 희생막(16) 역할을 하는 60㎛ 정도의 포지티브 포토레지스트(positive photoresist)를 도포한다. 비아홀 마스크를 이용한 노광 공정을 진행하여 하부 전극(14)과 이후 형성될 인덕터의 금속 라인을 수직으로 연결하는 패드 영역을 정의하고자 희생막(16)의 포토레지스트를 통과하여 하부 전극(14) 표면까지 광이 도달하도록 깊게 노광(deep expose)한다. 여기서 희생막(16)인 포토레지스트가 깊게 노광된 부위를 16a로 나타낸다.
그 다음 도 2c에 도시된 바와 같이, 트렌치 마스크를 이용한 노광 공정을 진행하여 인덕터의 금속 라인을 정의하고자 1차 노광보다 낮은 에너지로 희생막(16) 인 포토레지스트를 얕게 노광(shallow expose)한다. 여기서 희생막(16)인 포토레지스트가 얕게 노광된 부위를 16b로 나타낸다.
그런 다음 1차 및 2차 노광 공정을 거친 희생막(16)인 포토레지스트에 현상 공정을 실시하면 도 2d와 같이 하부 전극(14)의 표면이 노출되는 비아홀(18)과 표면에서 일정 깊이로 얕게 오픈된 트렌치(20)가 형성된다.
이어서 도 2e에 도시된 바와 같이, 희생막(16)인 포토레지스트의 비아홀(18)에 구리 도금을 진행하여 구리로 채워진 비아 전극(22)을 형성한다.
그런 다음 도 2f 및 도 2g에 도시된 바와 같이, 희생막(16)인 포토레지스트 상부면과 비아 전극(22) 표면의 트렌치에 제 2금속 시드층(24)으로서 구리 시드층을 증착한 후에 CMP(Chemical Mechanical Polishing) 공정으로 희생막(16) 표면이 드러날 때까지 평탄화 공정을 진행하여 트렌치 부분을 제외하고 희생막(16) 상부면에 있는 제 2금속 시드층(24)을 모두 제거한다. 이로 인해 희생막(16)의 트렌치 내측면 및 바닥에만 제 2금속 시드층(24a)이 남아 있게 된다.
그 다음 도 2h에 도시된 바와 같이, 제 2금속 시드층(24a) 상부에 구리 도금을 진행하여 트렌치 내부를 인덕터 금속 라인(26)용 구리층으로 채운다.
그리고나서 비아 전극(22)과 오버랩된 구리층(26) 아래부분의 제 2금속 시드층(24a')을 제외하고 나머지 제 2금속 시드층(24a)과 희생막(16)인 포토레지스트를 제거하고 하부 전극(14)에 맞추어 제 1금속 시드층(12)도 패터닝(12a)한다. 이에 따라 도 2i와 같이 비아 전극(22)을 통해 하부 전극(14)과 수직으로 연결된 구리층(26)만 남게 되어 3차원 RF 인덕터의 금속 라인이 제조된다.
그런데 이와 같은 종래 기술에 의한 인덕터 제조 방법은 단 한층의 희생막(16)을 사용하여 두 번의 노광 공정을 진행함으로써 도 3a와 같이 2차 얕은 노광 공정시 트렌치 영역의 모서리가 굴곡지게 패터닝될 경우 이후 인덕터 금속 라인의 제조시 이웃한 금속 라인(26)사이에서 도 3b의 브릿지(28)가 발생하게 되어 RF 인덕터의 신뢰성 및 수율을 저하시키는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 노광 감도가 상이한 제 1 및 제 2희생막인 포토레지스트를 도포하고 제 1 및 제 2희생막에 2차 노광 및 1차 현상 공정을 진행함으로써 얕은 노광에 의한 트렌치 영역의 모서리 프로파일을 정확하게 확보할 수 있어 MEMS 기술에 의한 RF 인덕터 제조 공정의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 RF 인덕터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상의 하부 전극이 있는 제 1금속 시드층 상부 전면에 제 1희생막을 형성하는 단계와, 제 1희생막 상부 전면에 제 1희생막과 상이한 노광 감도를 갖는 제 2희생막을 형성하는 단계와, 제 2희생막 및 제 1희생막에 하부 전극의 표면까지 노광된 제 1영역을 정의하고 제 2희생막에 제 1희생막 표면까지 노광된 제 2영역을 정의하는 단계와, 제 1 및 제 2영 역을 모두 제거하여 제 2희생막 및 제 1희생막에 하부 전극이 노출되는 비아홀을 형성함과 동시에 제 2희생막에 비아 전극 또는 제 1희생막 표면이 오픈된 트렌치를 형성하는 단계와, 제 2희생막 및 제 1희생막의 비아홀에 하부 전극과 연결되는 비아 전극을 형성하는 단계와, 제 2희생막의 트렌치내부에 제 2금속 시드층을 형성한 후에 제 2금속 시드층 상부에 트렌치를 매립하는 인덕터 금속 라인을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 4a 내지 도 4i는 본 발명에 따른 반도체 소자의 RF 인덕터 제조 방법을 순차적으로 나타낸 공정 순서도로서, 이들 도면을 참조하여 본 발명의 일 실시예에 의한 인덕터 제조 공정에 대해 설명한다.
우선 도 4a에 도시된 바와 같이, 실리콘(Si) 기판, 실리콘게르마늄(SiGe) 등의 반도체 기판(100) 상부에 제 1금속 시드층(102)으로서 티타늄 텅스텐/구리 시드층(TiW/Cu seed layer)을 형성한다. 제 1금속 시드층(102) 상부면에서 도금 공정으로 구리로 이루어진 하부 전극(104)을 형성한다. 그리고 도면에 도시되지 않았지만, 하부 전극(104)을 포함한 제 1금속 시드층(102) 상부 전면에 100Å 정도의 실리콘산화막(SiO2), 실리콘질화막(Si3N4) 등의 절연박막을 형성한다. 그 다음 하부 전극(104)이 있는 제 1금속 시드층(102) 상부 전면에 제 1희생막(106)으로서 포지티브 포토레지스트를 도포한다. 제 1희생막을 도포한 후에 100℃∼250℃에서 베이킹한다.
이어서 도 4b에 도시된 바와 같이, 제 1희생막(106)인 포토레지스트 상부 전면에 제 1희생막(106)과는 노광 감도가 상이한 제 2희생막(108)으로서 포지티브 포토레지스트를 도포한다. 바람직하게, 제 2희생막(108)은 제 1희생막(106)에 대해 5%이상의 낮은 노광 감도를 갖도록 한다.
그 다음 도 4c에 도시된 바와 같이, 비아홀 마스크(110)를 이용한 1차 노광 공정을 진행하여 하부 전극(104)과 이후 형성될 인덕터의 금속 라인을 수직으로 연결하는 패드 영역을 정의하고자 제 1희생막(106) 및 제 2희생막(108)의 포토레지스트들을 통과하여 하부 전극(104) 표면까지 광이 도달하도록 깊게 노광(deep expose)한다. 여기서 비아홀 마스크(110)에서 기판 상부에 광차단 패턴으로서 크롬 패턴이 있는 부분을 a로 표시하고 크롬 패턴(a) 사이의 기판을 통해 광이 투과되어 제 1희생막(106) 및 제 2희생막(108)인 포토레지스트들이 깊게 노광된 부위를 112a로 나타낸다.
그런 다음 도 4d에 도시된 바와 같이, 트렌치 마스크(114)를 이용한 2차 노광 공정을 진행하여 제 2희생막(108)의 포토레지스트에 인덕터의 금속 라인 영역을 정의하고자 제 1희생막(106)의 포토레지스트 상부 표면까지 광이 도달하도록 얕게 노광(shallow expose)한다. 여기서 트렌치 마스크(114)에서 기판 상부에 광차단 패턴으로서 크롬 패턴이 있는 부분을 a로 표시하고 크롬 패턴(a) 사이의 기판을 통해 광이 투과되어 제 2희생막(108)인 포토레지스트가 얕게 노광된 부위를 112b로 나타낸다.
한편 본 발명의 일 실시예에서는 비아홀 노광 공정을 먼저 진행하고 트렌치 노광 공정을 이후 진행하였지만, 당업자라면 이들 노광 공정의 순서를 변경해도 됨을 알 수 있을 것이다.
이어서 도 4e에 도시된 바와 같이, 현상 공정을 진행하여 노광된 제 2희생막 부분(112b) 및 제 1희생막 부분(112a)을 제거함으로써 하부 전극(104)의 표면이 노출된 비아홀(116)을 형성함과 동시에 제 1희생막(106) 표면이 노출되도록 일정 깊이로 얕게 오픈된 트렌치(118)를 형성한다.
계속해서 제 1희생막(106)인 포토레지스트의 비아홀(116)에 구리 도금을 진행하여 도 4f와 같이 구리로 채워진 비아 전극(120)을 형성한다.
그 다음 도 4g에 도시된 바와 같이, 본 발명에 따라 비아 전극(120)이 있는 제 2희생막(108)의 트렌치 표면에 제 2금속 시드층(122)으로서 구리 시드층을 형성하고 CMP 공정으로 제 2희생막(108)의 포토레지스트 표면이 드러날 때까지 평탄화 공정을 진행하여 트렌치 부분을 제외하고 제 2희생막(108) 상부면에 있는 제 2금속 시드층(122)을 모두 제거한다. 이로 인해 제 2희생막(108)의 트렌치 내측면 및 바닥에만 제 2금속 시드층(122)이 남아 있게 된다.
그 다음 도 4h에 도시된 바와 같이, 제 2금속 시드층(122) 상부에 구리 도금을 진행하여 트렌치 내부를 인덕터 금속 라인인 구리층(124)으로 채운다.
그리고나서 비아 전극(120)과 오버랩된 구리층(124) 아래부분의 제 2금속 시드층(122a)을 제외하고 나머지 제 2금속 시드층(122)과 제 1 및 제 2희생막(106, 108)인 포토레지스트들을 습식 식각 공정으로 제거한다. 이때 습식 식각 공정은 황산(H2SO4) 및 과산화수소(H2O2)를 포함하도록 한다. 그리고 하부 전극(104)에 맞추어 제 1금속 시드층(102)도 패터닝한다.
이에 따라 도 4i와 같이 비아 전극(120)을 통해 하부 전극(104)과 수직으로 연결된 구리층(124)만 남게 되어 3차원 RF 인덕터의 금속 라인이 제조된다.
도 5a 및 도 5b는 종래 기술의 제조 공정시 하나의 포토레지스트 사용에 의한 포토레지스트(PR)와 노광 도우즈 사이의 관계, 본 발명에 따른 제조 공정시 두 개의 포토레지스트 사용에 의한 포토레지스트(PR)와 노광 도우즈 사이의 관계를 비교한 그래프들이다.
도 5a는 종래 기술에서 단층의 포토레지스트 사용에 의한 포토레지스트(PR)와 노광 도우즈 사이의 관계를 나타낸 그래프로서, 이를 참조하면 포지티브 포토레지스트(PR)의 경우 노광 도우즈량이 증가될수록 포토레지스트(PR)의 도포 두께가 줄어드는 반비례 특성을 갖음을 알 수 있다. 여기서 희생막으로 사용된 포토레지스트(PR) 두께가 0이 되는 최초 노광 에너지를 임계 치수인 Eth로 표시하며 여기에 접선을 그어 최초 포토레지스트(PR)가 두께 (1.0)에 만나는 점을 Ei(initial dissolution exposure energy)라 할 때 이때 접선의 기울기 γ는 1/log(Eth/Ei)를 갖는다.
도 5b는 본 발명에 따라 노광 감도가 상이한 두 개의 포토레지스트(PR)들과 노광 도우즈 사이의 관계를 나타낸 그래프로서, 제 1희생막의 포토레지스트(PR) 임계 치수가 Eth1이며 제 2희생막의 포토레지스트(PR) 임계 치수가 Eth2이며 제 1희생 막의 포토레지스트(PR)가 두께 (1.0)에 만나는 점을 Ei1로 정의한다. 그러면 하부보다 노광 감도가 낮은 제 2희생막의 Eth2가 하부의 제 1희생막의 Eth1보다 낮기 때문에 본 발명에서 노광 에너지가 작은 2차의 얕은 노광 공정시 트렌치 모서리 프로파일을 정확하게 노광할 수 있다.
이상 상술한 바와 같이, 본 발명은 노광 감도가 상이한 제 1 및 제 2희생막인 포토레지스트를 도포하고 제 1 및 제 2희생막에 2차 노광 및 1차 현상 공정을 진행함으로써 얕은 노광에 의한 트렌치 영역의 모서리 프로파일을 정확하게 얻을 수 있으며 이로 인해 서로 이웃한 트렌치에 발생되는 브릿지를 방지한다.
따라서 본 발명은 MEMS 기술에 의한 RF 인덕터 제조 공정의 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.

Claims (9)

  1. 반도체 기판 상의 하부 전극이 있는 제 1금속 시드층 상부 전면에 제 1희생막을 형성하는 단계;
    상기 제 1희생막 상부 전면에 상기 제 1희생막과 상이한 노광 감도를 갖는 제 2희생막을 형성하는 단계;
    상기 제 2희생막 및 제 1희생막에 상기 하부 전극의 표면까지 노광된 제 1영역을 정의하고 상기 제 2희생막에 상기 제 1희생막 표면까지 노광된 제 2영역을 정의하는 단계;
    상기 제 1 및 제 2영역을 모두 제거하여 상기 제 2희생막 및 제 1희생막에 하부 전극이 노출되는 비아홀을 형성함과 동시에 상기 제 2희생막에 비아 전극 또는 제 1희생막 표면이 오픈된 트렌치를 형성하는 단계;
    상기 제 2희생막 및 제 1희생막의 비아홀에 상기 하부 전극과 연결되는 비아 전극을 형성하는 단계; 및
    상기 제 2희생막의 트렌치내부에 제 2금속 시드층을 형성한 후에 상기 제 2금속 시드층 상부에 트렌치를 매립하는 인덕터 금속 라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 RF 인덕터 제조 방법.
  2. 제 1항에 있어서, 상기 제 1희생막 및 제 2희생막은 포지티브 포토레지스트인 것을 특징으로 하는 반도체 소자의 인턱터 제조 방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 제 1희생막을 형성하는 단계 이전에, 상기 하부 전극을 포함한 제 1금속 시드층 상부 전면에 절연박막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 인턱터 제조 방법.
  4. 제 1항 또는 제 2항에 있어서, 상기 제 1희생막을 형성하는 단계이후에, 100℃∼250℃에서 베이킹하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 RF 인덕터 제조 방법.
  5. 제 1항 또는 제 2항에 있어서, 상기 제 2희생막은 제 1희생막에 대해 5%이상의 낮은 노광 감도를 갖는 것을 특징으로 하는 반도체 소자의 RF 인덕터 제조 방법.
  6. 삭제
  7. 제 1항에 있어서, 상기 인덕터 금속 라인을 형성하는 단계이후에, 상기 제 2금속 시드층, 상기 제 2희생막 및 제 1희생막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 RF 인덕터 제조 방법.
  8. 제 7항에 있어서, 상기 제 2희생막 및 제 1희생막은 습식 식각 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 RF 인덕터 제조 방법.
  9. 제 8항에 있어서, 상기 습식 식각은 황산(H2SO4) 및 과산화수소(H2O2)를 포함하는 것을 특징으로 하는 반도체 소자의 RF 인덕터 제조 방법.
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