KR20140028722A - 반도체 장치의 홀 패턴 제조 방법 - Google Patents

반도체 장치의 홀 패턴 제조 방법 Download PDF

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Abstract

본 기술은 보다 많은 넷다이(Net Die)를 확보하기 위해 미세한 홀 패턴을 형성하는 반도체 장치의 홀 패턴 제조 방법을 제공하기 위한 것으로, 본 실시예는 피식각층 상에 장축과 단축을 갖고 사선방향으로 일정간격 이격되어 배치된 1차 홀 패턴을 포함하는 제1마스크패턴을 형성하는 단계; 상기 1차 홀 패턴의 중앙을 가로질러 상기 1차 홀 패턴의 장축을 양분하는 분리막을 형성하는 단계; 및 상기 마스크패턴 및 분리막을 식각배리어로 상기 피식각층을 식각하여 오픈부를 형성하는 단계를 포함하여, 소자의 집적화 및 공정 단순화에 효과가 있다.

Description

반도체 장치의 홀 패턴 제조 방법{METHOD FOR MANUFACTURING HOLE PATTERN IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 보다 구체적으로는 반도체 장치의 홀 패턴 제조 방법에 관한 것이다.
반도체 소자가 축소화(Shrink) 됨에 따라 스토리지 노드(Storage Node)의 저장용량(Capacitance)이 큰 이슈가 되고 있다. 즉, 일정한 면적에 더 많은 스토리지 노드를 형성하면서, 디램(DRAM)으로써 역할을 할 수 있는 용량(Capacity)을 구현하기 위한 기술들이 개발되고 있다.
최근의 스토리지 노드는 포토(Photo) 장비의 한계를 넘어 기술적인 축소화를 극복할 수 있는 LELE(Litho-Etch-Litho-Etch) 방식을 사용하여 형성하고 있다. 통상의 LELE 방식은 2개의 라인패턴을 교차시켜 홀을 형성하고 있다.
그러나, 소자의 축소화가 지속됨에 따라 이를 이용한 홀 패턴보다 더 집적화된 홀 패턴을 형성할 필요성이 대두 되었다.
본 실시예는 보다 많은 넷다이(Net Die)를 확보하기 위해 미세한 홀 패턴을 형성하는 반도체 장치의 홀 패턴 제조 방법을 제공한다.
본 실시예에 따른 반도체 장치의 홀 패턴 제조 방법은 피식각층 상에 장축과 단축을 갖고 사선방향으로 일정간격 이격되어 배치된 1차 홀 패턴을 포함하는 제1마스크패턴을 형성하는 단계; 상기 1차 홀 패턴의 중앙을 가로질러 상기 1차 홀 패턴의 장축을 양분하는 분리막을 형성하는 단계; 및 상기 마스크패턴 및 분리막을 식각배리어로 상기 피식각층을 식각하여 오픈부를 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 분리막을 형성하는 단계는, 상기 홀 패턴을 갭필하는 캡핑막을 형성하는 단계; 상기 캡핑막 상에 상기 홀 패턴의 중앙을 가로지르는 라인타입의 제2마스크패턴을 형성하는 단계; 및 상기 제2마스크패턴을 식각배리어로 상기 캡핑막을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 캡핑막은 상기 제1마스크패턴 및 제2마스크패턴에 대해 식각선택비를 갖는 물질을 포함하는 것을 특징으로 한다.
본 기술은 홀 패턴과 라인패턴을 이용하여 보다 미세한 홀 패턴을 형성함으로써 소자의 집적화 및 공정 단순화에 효과가 있다.
도 1a 내지 도 1g는 본 실시예에 따른 반도체 장치의 홀 패턴 제조 방법의 일 예를 설명하는 공정 단면도이다.
도 2a 내지 도 2e는 본 실시예에 따른 반도체 장치의 홀 패턴 제조 방법의 일 예를 나타내는 평면도이다.
이하, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자가 본 실시예의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1g는 본 실시예에 따른 반도체 장치의 홀 패턴 제조 방법의 일 예를 설명하는 공정 단면도이다. 도 2a 내지 도 2e는 본 실시예에 따른 반도체 장치의 홀 패턴 제조 방법의 일 예를 나타내는 평면도이다. 이해를 돕기 위해 도 1a 내지 도 1g와 도 2a 내지 도 2e는 각각에 대응하는 도면을 함께 설명하기로 한다. 도 1a 내지 도 1g와 도 2a 내지 도 2e는 동일한 도면 부호를 사용하여 설명하기로 한다.
도 1a 및 도 2a에 도시된 바와 같이, 반도체 기판(10) 상부에 피식각층(11)을 형성한다. 반도체 기판(11)은 단결정 물질(Single crystalline material)을 포함한다. 반도체 기판(11)은 실리콘 함유 물질을 포함하는데, 예를 들어 단결정 실리콘(Single crystalline silicon)을 포함할 수 있다. 반도체 기판(11)은 소자분리막, 게이트 및 비트라인 등의 소정 공정이 완료된 기판을 포함할 수 있다.
피식각층(11)은 최종패턴이 형성되는 층으로, 패턴 형성을 위한 희생막일 수 있다. 피식각층(11)은 절연막 또는 도전막을 포함할 수 있다. 예컨대, 절연막은 산화막을 포함할 수 있다.
이어서, 피식각층(11) 상에 제1 및 제2하드마스크층(12, 13)을 적층한다. 제1 및 제2하드마스크층(12, 13)은 식각선택비가 서로 다른 물질로 형성할 수 있다. 즉, 제1하드마스크층(12)은 피식각층(11)에 대해 식각선택비를 갖는 물질로 형성할 수 있고, 제2하드마스크층(13)은 제1하드마스크층(12)에 대해 식각선택비를 갖는 물질로 형성할 수 있다.
예컨대, 제1하드마스크층(12)은 폴리실리콘막을 포함할 수 있고, 제2하드마스크층(13)은 질화막을 포함할 수 있다. 또 다른 예로, 제1하드마스크층(12)은 질화막을 포함할 수 있고, 제2하드마스크층(13)은 폴리실리콘막을 포함할 수 있다.
이어서, 제2하드마스크층(13) 상에 사선방향으로 일정간격 이격되어 배치된 홀 패턴을 정의하는 제1마스크패턴(14)을 형성한다. 제1마스크패턴(14)은 제2하드마스크층(13) 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Development)으로 패터닝하여 형성할 수 있다.
도 1b에 도시된 바와 같이, 제1마스크패턴(도 1a 참조, 14)을 식각배리어로 제2하드마스크층(도 1a 참조, 13)을 식각하여 제2하드마스크패턴(13A)을 형성한다. 제2하드마스크패턴(13A)에 의해 정의된 영역은 제1마스크패턴(도 1a 참조, 14)에 의해 정의된 영역과 동일하며, 따라서 1차 홀 패턴(15)이 정의된다.
이어서, 제1마스크패턴(도 1a 참조, 14)을 제거한다. 제1마스크패턴이 감광막인 경우, 건식식각을 통해 제거할 수 있다. 건식식각은 예컨대 산소 스트립(O2 Strip) 공정을 포함할 수 있다.
도 1c 및 도 2b에 도시된 바와 같이, 제2하드마스크패턴(13A) 사이의 1차 홀 패턴(15)을 갭필하는 캡핑막(16)을 형성한다. 캡핑막(16)은 제2하드마스크패턴(13A) 및 제1하드마스크층(12)에 대해 식각선택비를 갖는 물질로 형성할 수 있다. 예컨대, 캡핑막(16)은 SOC(Spin On Coating)막으로 형성할 수 있다.
이어서, 캡핑막(16) 상에 1차 홀 패턴(15)의 중앙을 가로지르는 라인 타입의 제2마스크패턴(17)을 형성한다. 제2마스크패턴(17)은 캡핑막(16) 상에 감광막을 코팅(Coating)하고, 노광(Exposure) 및 현상(Development)으로 패터닝하여 형성할 수 있다.
이때, 제2마스크패턴(17)은 1차 홀 패턴(15)의 중앙을 가로질러 장축을 양분하는 라인타입으로 형성할 수 있다. 특히, 제2마스크패턴(17)은 사선 방향으로 형성된 1차 홀 패턴(15)과 90°미만의 교차각을 갖는 라인타입으로 형성할 수 있다. 예컨대, 제2마스크패턴(17)은 1차 홀 패턴(15)과 45°의 교차각을 갖는 라인타입으로 형성할 수 있다. 따라서, 1차 홀 패턴(15)은 제2마스크패턴(17)을 기준으로 비대칭모양으로 양분될 수 있다.
도 1d 및 도 2c에 도시된 바와 같이, 제2마스크패턴(17, 도 1c 참조)을 식각배리어로 캡핑막(16, 도 1c 참조)을 식각하여 제3하드마스크패턴(16A)을 형성한다. 제3하드마스크패턴(16A)은 제2마스크패턴(17, 도 1c 참조)과 동일한 라인 타입으로 패터닝된다. 즉, 제3하드마스크패턴(16A)은 제2하드마스크패턴(13A)에 의해 정의되는 1차 홀 패턴(15)의 중앙을 가로지르는 라인 타입으로 형성된다.
이때, 제3하드마스크패턴(16A)은 도 1c에서 캡핑막(16, 도 1c 참조)이 제2하드마스크패턴(13A)와 동일한 두께로 형성된 경우, 제3하드마스크패턴(16A) 역시 제2하드마스크패턴(13A)과 동일한 두께로 형성되고, 캡핑막(16, 도 1c 참조)이 제2하드마스크패턴(13A) 보다 두껍게 형성된 경우 제3하드마스크패턴(16A) 역시 제2하드마스크패턴(13A) 보다 두꺼울 수 있다.
도 1e에 도시된 바와 같이, 제2 및 제3하드마스크패턴(13A, 16A, 도 1d 참조)을 식각배리어로 제1하드마스크층(12, 도 1d 참조)을 식각하여 제1하드마스크패턴(12A)을 형성한다. 제1하드마스크패턴(12A)이 형성되는 시점에서 제2 및 제3하드마스크패턴(13B, 16B)은 손실되어 일부만 잔류할 수 있다.
도 1f 및 도 2d에 도시된 바와 같이, 제2 및 제3하드마스크패턴(13B, 16B, 도 1e 참조)을 제거한다. 따라서, 피식각층(11) 상부에 제1하드마스크패턴(12A)만 잔류한다.
위와 같이, 단차를 갖는 제2 및 제3하드마스크패턴(13B, 16B, 도 1e 참조)을 미리 제거하면, 단차에 의한 홀 패턴의 불균일성을 방지할 수 있다.
본 실시예에서는, 제2 및 제3하드마스크패턴(13B, 16B, 도 1e 참조)에 단차가 존재하여 제1하드마스크패턴(12A) 형성 후 제거공정을 진행하고 있으나, 제2 및 제3하드마스크패턴(13B, 16B, 도 1e 참조)을 동일한 단차로 형성한 경우, 제거공정을 진행하지 않고 후속 공정의 진행이 가능하다.
도 1g 및 도 2e에 도시된 바와 같이, 제1하드마스크패턴(12A, 도 1f 참조)을 식각배리어로 피식각층(11, 도 1f 참조)을 식각하여 2차 홀 패턴(18)을 형성한다. 도 2d에서 제1하드마스크패턴(12A, 도 1f 참조)에 의해 정의된 1차 홀 패턴은 다각형을 띄고 있으나, 피식각층(11, 도 1f 참조) 식각시 모서리 부분이 완화되어 둥근 형태의 2차 홀 패턴(18)이 형성될 수 있다.
도면부호 11A는 2차 홀 패턴(18)의 형성이 완료된 피식각층을 가리킨다.
위와 같이, 홀 패턴과 라인 패턴을 이용하여 미세 홀 패턴을 형성하면 홀 패턴의 크기 및 홀 패턴 사이의 간격 등을 이용해 최종 미세 홀 패턴의 조절이 가능하고, 감광막의 해상도 한계를 극복할 수 있는 장점이 있다.
본 실시예의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 실시예의 기술 분야의 통상의 전문가라면 본 실시예의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10 : 기판 11 : 피식각층
12 : 제1하드마스크층 13 : 제2하드마스크층
15 : 1차 홀 패턴 16 : 캡핑층
17 : 제2마스크패턴 18 : 2차 홀 패턴

Claims (4)

  1. 피식각층 상에 장축과 단축을 갖고 사선방향으로 일정간격 이격되어 배치된 1차 홀 패턴을 포함하는 제1마스크패턴을 형성하는 단계;
    상기 1차 홀 패턴의 중앙을 가로질러 상기 1차 홀 패턴의 장축을 양분하는 분리막을 형성하는 단계; 및
    상기 마스크패턴 및 분리막을 식각배리어로 상기 피식각층을 식각하여 오픈부를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 분리막을 형성하는 단계는,
    상기 홀 패턴을 갭필하는 캡핑막을 형성하는 단계;
    상기 캡핑막 상에 상기 홀 패턴의 중앙을 가로지르는 라인타입의 제2마스크패턴을 형성하는 단계;
    상기 제2마스크패턴을 식각배리어로 상기 캡핑막을 식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
  3. 제2항에 있어서,
    상기 캡핑막은 상기 제1마스크패턴 및 제2마스크패턴에 대해 식각선택비를 갖는 물질을 포함하는 반도체 장치 제조 방법.
  4. 제3항에 있어서,
    상기 캡핑막은 SOC(Spin On Coating)막을 포함하는 반도체 장치 제조 방법.
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