KR20160122695A - 집적 회로 디바이스를 위한 스페이서 인에이블된 활성 분리 - Google Patents

집적 회로 디바이스를 위한 스페이서 인에이블된 활성 분리 Download PDF

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Abstract

반도체 집적 회로 다이에 활성 분리 구조물을 형성하기 위한 방법이 개시된다. 반도체 기판 위에 제 1 하드 마스크 층이 침착된다. 적어도 하나의 트렌치를 형성하기 위해 상기 제 1 하드 마스크 층의 일부분들이 제거된다. 상기 제 1 하드 마스크 위에 스페이서 층이 침착되고 그리고 각각의 트렌치 내의 반도체 기판 표면의 노출 부분들을 덮도록 각각의 트렌치까지 확장된다. 상기 스페이서 층의 일부분들이 제거되고, 이로 인해 나머지 부분들은 각각의 트렌치의 측벽들을 덮는 스페이서 층 벽들을 정의한다. 제 2 하드 마스크 층이 침착되고 그리고 마주보는 스페이서 층 벽들 사이의 각각의 트렌치까지 확장된다. 상기 스페이서 층 벽들이 제거되고, 이로 인해 상기 제 1 및 제 2 하드 마스크 층들의 나머지 부분들은 마스크 패턴을 정의하고, 이후 상기 마스크 패턴은 상기 기판에 개구부들을 형성하기 위해 상기 기판에 전사(transfer)되며 상기 기판의 상기 개구부들에는 절연 재료가 채워진다.

Description

집적 회로 디바이스를 위한 스페이서 인에이블된 활성 분리{SPACER ENABLED ACTIVE ISOLATION FOR AN INTEGRATED CIRCUIT DEVICE}
본 개시는 반도체 집적 회로(IC) 제조에 관한 것으로, 특히, 반도체 집적 회로(IC)의 제조 동안에 반도체 다이(예컨대, 집적 회로 다이)의 서브-리소그래픽(sub-lithographic) 활성 분리 구조를 형성하는 것에 관한 것이다.
예를 들어 트랜지스터들 및/또는 다른 회로 소자들을 위치시키기 위한, 반도체 다이 내의 활성 분리 구조물의 사이즈의 감소는 전형적으로 이용 가능한 리소그래픽 공정에 의해 제한되어 왔다. 리소그래픽 제조 공정의 개선으로 인하여 트랜지스터들의 사이즈가 감소했고 반도체 다이 상의 트랜지스터들의 밀도가 증가했기 때문에, 이 트랜지스터들을 위치시키기 위한 활성 분리 구조물은 보다 작고/작거나 보다 밀집된 트랜지스터들과 비례적으로 크기가 축소될 수 없었다.
따라서, 예를 들어 반도체 집적 회로들을 제조하는데 이용될 수 있는 리소그래픽 공정의 전형적인 한계를 넘어, 활성 분리 구조물의 사이즈를 작게 하기 위한 방법이 필요하다.
본 개시의 교시에 따르면, 스페이서 층 또는 막을 포함하는 프로세스에 의해 활성 분리 구조물이 형성될 수 있다. 이러한 프로세스는 현재의 포토리소그래픽 능력보다 훨씬 작은(well below) 활성 분리 스케일링을 가능케 할 수 있다. 예를 들어, 분리 구조물을 형성하기 위해 개시된 프로세스는 하드 마스크 재료에 트렌치들의 벽들을 정렬시키기(line) 위해 희생 스페이서 층 또는 막을 이용함으로써 소정의 포토리소그래피 패턴을 위한 활성 분리 패턴화를 두 배로 할 수 있다. 스페이서 막 측벽들 사이의 갭은 채워질 수 있고, 스페이서 막 측벽들의 상부 표면들을 노출시키기 위해 CMP 공정이 실시될 수 있으며, 그 결과 스페이서 막 측벽들은 제거될 수 있고, 따라서 동일한 트렌치 내에 두 개의 채널들을 남길 수 있으며, 이후에 채널들은 밑에 있는 기판 내에 패턴화될 수 있고 두 개의 분리 영역들을 형성하도록 채워질 수 있다.
일 실시예에서, 반도체 집적 회로 다이에 활성 분리 구조물을 형성하기 위한 방법은: 반도체 기판의 표면에 제 1 하드 마스크 층을 침착하는 것; 적어도 하나의 트렌치를 형성하기 위해 상기 제 1 하드 마스크 층의 일부분들을 제거하는 것 - 각각의 트렌치는 측벽들과, 상기 반도체 기판 표면을 노출시키는 오픈 바닥(open bottom)을 정의함 -; 상기 제 1 하드 마스크 위에 스페이서 층을 침착하고 그리고 각각의 트렌치 내의 상기 노출된 반도체 기판 표면을 덮도록 각각의 트렌치까지 확장시키는 것; 각각의 트렌치 내의 상기 노출된 반도체 기판 표면을 덮는 상기 스페이서 층의 일부분들을 포함하는 상기 스페이서 층의 일부분들을 제거하는 것 - 이로 인해 상기 스페이서 층의 나머지 부분들은 각각의 트렌치의 상기 측벽들을 덮는 스페이서 층 측벽들을 정의함 -; 각각의 트렌치 내에서 마주보는 스페이서 층 측벽들 사이의 각각의 트렌치까지 확장되는 제 2 하드 마스크 층을 침착하는 것; 상기 스페이서 층 측벽들을 제거하는 것 - 이로 인해 상기 제 1 및 제 2 하드 마스크 층들의 나머지 부분들은 마스크 패턴을 정의함 -; 상기 기판에 개구부들을 형성하기 위해 상기 기판의 일부분들을 제거함으로써 상기 마스크 패턴을 상기 기판에 전사(transfer)하는 것; 그리고 상기 기판의 상기 개구부들을 절연 재료로 채우는 것을 포함할 수 있다.
또 하나의 실시예에서, 반도체 다이는 반도체 기판, 및 프로세스에 의해 상기 반도체 기판에 형성된 활성 분리 구조물을 포함할 수 있고, 상기 프로세스는: 상기 반도체 기판의 표면에 제 1 하드 마스크 층을 침착하는 것; 적어도 하나의 트렌치를 형성하기 위해 상기 제 1 하드 마스크 층의 일부분들을 제거하는 것 - 각각의 트렌치는 측벽들과, 상기 반도체 기판 표면을 노출시키는 오픈 바닥을 정의함 -; 상기 제 1 하드 마스크 위에 스페이서 층을 침착하고 그리고 각각의 트렌치 내의 상기 노출된 반도체 기판 표면을 덮도록 각각의 트렌치까지 확장시키는 것; 각각의 트렌치 내의 상기 노출된 반도체 기판 표면을 덮는 상기 스페이서 층의 일부분들을 포함하는 상기 스페이서 층의 일부분들을 제거하는 것 - 이로 인해 상기 스페이서 층의 나머지 부분들은 각각의 트렌치의 상기 측벽들을 덮는 스페이서 층 측벽들을 정의함 -; 각각의 트렌치 내에서 마주보는 스페이서 층 측벽들 사이의 각각의 트렌치까지 확장되는 제 2 하드 마스크 층을 침착하는 것; 상기 스페이서 층 측벽들을 제거하는 것 - 이로 인해 상기 제 1 및 제 2 하드 마스크 층들의 나머지 부분들은 마스크 패턴을 정의함 -; 상기 기판에 개구부들을 형성하기 위해 상기 기판의 일부분들을 제거함으로써 상기 마스크 패턴을 상기 기판에 전사(transfer)하는 것; 그리고 상기 기판의 상기 개구부들을 절연 재료로 채우는 것을 포함한다.
다른 실시예들에서, 반도체 다이는 반도체 기판, 및 상기 반도체 기판에 형성된 그리고 1000nm보다 작은 두께를 갖는 활성 분리 구조물를 포함한다. 일부 실시예들에서, 상기 활성 분리 구조물의 두께는 100nm보다 작거나 또는 심지어 15nm보다도 작다.
도면들을 참조하여 예시적인 실시예들이 이하 논의된다.
도 1은 복수의 반도체 다이들을 포함하는 반도체 집적 회로 웨이퍼의 개략적인 평면도이다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른, 반도체 집적 회로 다이의 기판 내에 활성 분리 영역들을 형성하기 위한 예시적인 방법을 도시한 도면이다.
도 3은 하나의 예시적인 실시예에 따른, 도 2a 내지 도 2k의 예시적인 방법에 따라 형성된 분리 영역들에 의해 정의된 한 쌍의 활성 섬(island)들의 평면도이다.
본 개시의 교시에 따라, 프로세스에 의해 스페이서 층 또는 막을 포함하는 활성 분리 구조물이 형성될 수 있다. 이러한 프로세스는 이하에 논의되는 바와 같이, 현재의 포토리소그래픽 능력보다 훨씬 작은 활성 분리 스케일링을 가능케 한다.
이제 도면들을 보면, 특정 예시적인 실시예들의 세부사항들이 개략적으로 도시되어 있다. 도면들에서 같은 요소들은 같은 숫자들로 나타내어지며, 유사한 요소들은 같은 숫자들에 다른 소문자 첨자를 붙여서 나타내어질 것이다.
도 1은 복수의 반도체 다이들을 포함하는 반도체 집적 회로 웨이퍼의 개략적인 평면도이다. 복수의 반도체 다이들(104)의 각각에 평면 트랜지스터들, 다이오드들 및 전도체들을 생성할 추가 처리를 위해 실리콘 웨이퍼(102)는 복수의 반도체 다이들(104)로 스크라이빙(scribing)될 수 있다. 모든 회로들이 복수의 반도체 다이들(104) 상에 제조된 후, 다이들(104)은 개별화(분리)되고 집적 회로들(미도시됨)로 패키징된다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른, 반도체 집적 회로 다이(예를 들어, 도 1에 도시된 다이(104))의 기판에 활성 분리 영역들을 형성하기 위한 예시적인 방법을 도시한 도면이다. 활성 분리 영역들(active isolation regions)은 서브-리소그래픽 치수(sub-lithographic dimensions)(예컨대, 서브-리소그래픽 두께)를 가질 수 있다.
도 2a에 도시된 바와 같이, 제 1 활성 하드 마스크 층(202)이 반도체 기판(200) 위에 형성된다. 반도체 기판(200)은 임의의 적절한 재료(예컨대, 실리콘)를 포함할 수 있다. 마찬가지로, 하드 마스크 층(202)은 임의의 적절한 재료(들)(예컨대, SiN, SiON, 또는 다른 유전체 재료)를 포함할 수 있고, 임의의 적절한 기술을 사용하여 형성될 수 있다. 다음에, 도 2b에 도시된 바와 같이, 제 1 하드 마스크 층(202)의 일부분들은 예를 들어 에칭 공정에 의해 제거되어, 적어도 하나의 트렌치(206)를 형성한다. 각각의 트렌치(206)는 하나 이상의 측벽들(210)과, 반도체 기판(200)의 상부 표면(212)을 노출시키는 개방된 바닥을 정의할 수 있다.
각각의 트렌치(206)는 임의의 적절한 형상을 가질 수 있다. 예를 들면, (예컨대, 도 3에서처럼 위에서 보이는 대로) 둘레(perimeter)와 같이, 각각의 트렌치(206)는 긴 직사각형, 정사각형, 원형, 타원형, 또는 다른 둥근 모양, 또는 기타 다른 적합한 형상을 가질 수 있다. 게다가, 각각의 트렌치(206)는 임의의 적절한 치수들을 가질 수 있다. 예를 들면, 각각의 트렌치(206)는 결과로 생기는 활성 섬(island)(예컨대, 도 3에 도시된 활성 섬(280))을 제공하기에 적절한 폭(w트렌치)을 가질 수 있고, 이 섬은 트랜지스터들 또는 다른 회로 구조물을 위치시키기에 적절한 크기로 형성된다. 예를 들면, 각각의 트렌치(206)는 20nm와 20,000nm 사이의 폭(w트렌치)을 가질 수 있다. 일부 실시예들에서, 각 트렌치(206)의 폭(w트렌치)은 20nm와 2,000nm 사이에 있다. 특정 실시예들에서는, 각 트렌치(206)의 폭(w트렌치)이 20nm와 500nm 사이에 있다.
다음, 도 2c에 도시된 바와 같이, 희생 스페이서 층 또는 막(220)이 제 1 하드 마스크(202) 위에 형성되고, 각 트렌치(206) 내의 노출된 반도체 기판 표면(212)을 덮도록 각각의 트렌치(206) 내로 확장된다. 희생 스페이서 층(220)은 임의의 적절한 재료(들)(예컨대, SiO2 또는 다른 유전체 재료)를 포함할 수 있고, 임의의 적절한 기술을 사용하여 형성될 수 있다. 다음의 공정 단계들의 관점에서 이해되는 바와 같이, 희생 스페이서 층 또는 막(220)의 두께는 실질적으로, 기판(200)에 형성된, 결과로 생긴 활성 분리 영역들(예를 들어, 도 2k 및 도 3에 도시된 활성 분리 영역들(272))의 폭을 정의할 수 있다. 따라서, 일부 실시예들에서, 희생 스페이서 층(220)은 비교적 또는 매우 얇거나 폭이 좁은 활성 분리 층들을 제공하기 위해 비교적 얇거나 또는 매우 얇을 수 있다. 예를 들면, 희생 스페이서 층(220)은 5000nm, 1000nm 또는 100nm보다 작은 두께(t스페이서)를 가질 수 있다. 일부 예시적인 실시예들에서, 희생 스페이서 층(220)의 두께(t스페이서)는 10nm와 1000nm 사이일 수 있다. 특정 실시예들에서는 희생 스페이서 층(220)의 두께(t스페이 서)가 10nm와 100nm 사이일 수 있다.
다음, 도 2d에 도시된 바와 같이, 각 트렌치(206) 내의 노출된 반도체 기판 표면(212)을 덮는 부분들을 포함하는, 희생 스페이서 층(220)의 일부분들은 예를 들어 에칭 공정에 의해 제거되고, 그에 따라 희생 스페이서 층(220)의 나머지 부분들은 각 트렌치(206)의 측벽들(210)을 덮는 스페이서 층 측벽들(222)을 정의한다. 도시된 바와 같이, 라운딩(rounding) 또는 앵글화(angling)가 각 스페이서 층 측벽(222)의 정상부에서 발생할 수 있고, 따라서 각 스페이서 층 측벽(222)의 보다 균일한 영역(226) 위에 있는 라운딩된, 앵글화된 또는 테이퍼된(tapered) 영역(224)을 정의할 수 있다.
다음, 도 2e에 도시된 바와 같이, 상기 구조물 위에 제 2 하드 마스크 층(230)이 형성되고 각각의 트렌치(206) 내에서 마주보는 스페이서 층 측벽들(222) 사이의 갭들(232) 내로 확장된다. 제 2 하드 마스크 층(230)은 임의의 적절한 재료(들)(예컨대, SiN, SiON 또는 다른 유전체 재료)를 포함할 수 있고, 임의의 적절한 기술을 사용하여 형성될 수 있다. 일부 실시예들에서, 제 2 하드 마스크 층(230)은 제 1 하드 마스크 층(202)과 동일한 재료를 포함할 수 있다. 다른 실시예들에서는 제 1 및 제 2 하드 마스크 층들(202 및 230)이 서로 다른 재료들을 포함한다.
다음, 도 2f에 도시된 바와 같이, 각 스페이서 층 측벽(222)의 상측에 있는 라운딩된, 앵글화된 또는 테이퍼된 영역들(224)과 함께, 제 2 하드 마스크 층(230)의 일부분들은 임의의 적절한 방식으로 제거되고, 따라서 나머지 스페이서 층 측벽들(222)의 상부 표면들(240)이 노출된다. 일부 실시예들에서, 예를 들어 도시된 바와 같이, 물질 제거 공정(material removal process)은 앵글화된 또는 테이퍼된 영역들(224)을 통과하여 확장되어 각 스페이서 층 측벽(222)의 하부 균일 영역(226)의 상부 표면(240)을 노출시킬 수 있다. 일부 실시예들에서, 물질 제거 공정은 화학-기계적 평탄화(chemical-mechanical planarization; CMP) 공정을 포함한다.
다음, 도 2g에 도시된 바와 같이, 물질 제거 공정(예컨대, CMP 공정) 이후에 잔류 스페이서 층 측벽(222)의 일부분들 - 이 실시예에서는 스페이서 층 측벽 영역들(226) - 은 임의의 적절한 기술, 예를 들면 딥-아웃(dip-out) 공정을 이용하여 제거된다. 따라서, 스페이서 층 재료와 하드 마스크 재료(들) 사이의 양호한 선택성이 바람직할 수 있다. 제 1 및 제 2 하드 마스크 층들(202 및 230)의 나머지 부분들은 스페이서 층 측벽 영역들(226)의 제거에 의해 형성된 개구부들(244) 주위의 마스크 패턴(250)을 정의한다.
다음, 도 2h에 도시된 바와 같이, 마스크 패턴(250)을 기판(200) 내로 전사(transfer)하기 위해 에칭 공정 또는 다른 적절한 물질 제거 공정이 수행되고, 따라서 기판(200) 내에 개구부들(260)의 대응 패턴(256)을 형성하고 여기서 각각의 개구부는 이전에 제거된 스페이서 층 측벽(222)에 대응한다. 각각의 개구부(260)의 바닥은 에칭 공정의 결과로 생긴 대략 둥근 형상을 가질 수 있거나, 또는 도 2h에 도시된 것처럼 대략 네모진 형상일 수 있다.
위에 논의된 공정으로 인하여, W개구로 표시된 각 개구의 폭은 희생 스페이서 층(220)의 두께(t스페이서)와 실질적으로 같거나(예를 들면, 20% 이내) 또는 적어도 그 두께(t스페이서)에 의존할 수 있다. 일부 실시예들에서, 하나 이상의 개구부들(260)의 폭(W개구부)은, (예를 들어 현재 포토레지스트 패터닝 기술(current photoresist patterning techniques)을 사용하는) 현재 포토리소그래픽 능력(current photolithographic capabilities)에 의해 형성된 것보다 더 작을 수 있다. 예를 들면, 일부 실시예들에서, 하나 이상의 개구부들(260)의 폭(W개구부)은 1000nm 또는 100nm보다 작을 수 있거나 또는 심지어 15nm보다도 작을 수 있다. 일부 예시적인 실시예들에서, 하나 이상의 개구부들(260)의 폭(W개구부)은 5nm와 1000nm 사이일 수 있다. 특정 실시예들에서, 하나 이상의 개구부들(260)의 폭(W개구부)은 5nm와 100nm 사이일 수 있다.
다음, 도 2i에 도시된 바와 같이, 제 1 및 제 2 하드 마스크 층들(202 및 230)의 잔류 영역들은 임의의 적절한 기술, 예를 들어 스트리핑(stripping) 또는 에칭 공정을 이용하여 제거되고, 따라서 개구부들(260)의 패턴(256)이 형성된 하부 기판(200)을 노출시킨다.
다음, 도 2j에 도시된 바와 같이, 기판(200) 위에 절연 재료(270)를 침착하기 위해 절연 충전(isolation fill)이 수행되고 개구부들(260) 내로 확장된다. 분리 재료는 유전체(예컨대, SiO2) 또는 기타 다른 적절한 분리 재료를 포함할 수 있다.
다음, 도 2k에 도시된 바와 같이, 예를 들어 CMP 공정을 이용하는, 임의의 적절한 방식으로 분리 재료(270)의 일부분들이 제거되고, 따라서 기판(200)에 활성 분리 영역들(272)의 패턴을 제공한다. 위에 논의된 공정으로 인하여, WIR로 표시된 각각의 분리 영역(272)의 폭은 도 2h에 도시된 단계에서 기판(200)을 형성하는 대응 개구부(260)의 폭(W개구부)과 같을 수 있고, 따라서 희생 스페이서 층(220)의 두께(t스페이서)와 실질적으로 같거나(예를 들면, 20% 이내) 또는 적어도 그 두께(t스페이 서)에 의존할 수 있다. 따라서, 일부 실시예들에서, 하나 이상의 분리 영역(272)의 폭(WIR)은, (예를 들어 현재 포토레지스트 패터닝 기술을 사용하는) 현재 포토리소그래픽 능력에 의해 형성된 것보다 더 작을 수 있다. 예를 들면, 일부 실시예들에서, 하나 이상의 분리 영역(272)의 폭(WIR)은 1000nm 또는 100nm보다 작을 수 있거나 또는 심지어 15nm보다도 작을 수 있다. 일부 예시적인 실시예들에서, 하나 이상의 분리 영역(272)의 폭(WIR)은 5nm와 1000nm 사이일 수 있다. 특정 실시예들에서, 하나 이상의 분리 영역(272)의 폭(WIR)은 5nm와 100nm 사이일 수 있다.
도 3은 하나의 예시적인 실시예에 따른, 도 2a 내지 도 2k의 예시적인 방법에 따라 형성된 분리 영역들(272)에 의해 정의된 한 쌍의 분리된 활성 섬(island)들(280)의 평면도이다. 도 2k에 대응하는 단면 라인(2K-2K)이 보여진다. 이 예시적인 실시예에서, 각각의 활성 섬들(280)은 도 2b에 도시된 단계에서 형성된 가늘고 긴 직사각형 트렌치들(206)로부터 생성될 수 있는 분리 영역들(272)의 가늘고 긴 직사각형 둘레에 의해 정의된다. 기타 실시예들에서, 활성 섬들(280)은 위에 논의된 바와 같이 형성된 트렌치들(206)의 형상에 근거하여, 임의의 다른 적절한 둘레 형상, 예를 들면 정사각형, 원형, 타원형, 또는 다른 둥근 모양, 또는 기타 다른 적절한 형상으로 형성될 수 있다.
따라서, 위에 개시된 방식으로, 활성 분리 구조물은 스페이서 층 또는 막을 포함하는 공정에 의해 형성될 수 있다. 이러한 공정은 현재 포토리소그래픽 능력보다 훨씬 작은(well below) 활성 분리 스케일링을 가능케 하며, 이것은 이 기술 분야의 통상의 기술을 가진 자에 의해 이해될 다양한 이점들을 제공할 수 있다.
본 개시된 실시예들은 상세하게 설명되었지만, 그것들의 사상과 범위를 벗어나지 않으면서 실시예들에 대한 다양한 변화, 대체 및 변경이 이루어질 수 있음을 이해해야 한다.

Claims (20)

  1. 반도체 집적 회로 다이에 활성 분리 구조물을 형성하기 위한 방법으로서,
    반도체 기판의 표면에 제 1 하드 마스크 층을 침착하는 것;
    적어도 하나의 트렌치를 형성하기 위해 상기 제 1 하드 마스크 층의 일부분들을 제거하는 것 - 각각의 트렌치는 측벽들과, 상기 반도체 기판 표면을 노출시키는 오픈 바닥(open bottom)을 정의함 -;
    상기 제 1 하드 마스크 위에 스페이서 층을 침착하고 그리고 각각의 트렌치 내의 상기 노출된 반도체 기판 표면을 덮도록 각각의 트렌치까지 확장시키는 것;
    각각의 트렌치 내의 상기 노출된 반도체 기판 표면을 덮는 상기 스페이서 층의 일부분들을 포함하는 상기 스페이서 층의 일부분들을 제거하는 것 - 이로 인해 상기 스페이서 층의 나머지 부분들은 각각의 트렌치의 상기 측벽들을 덮는 스페이서 층 측벽들을 정의함 -;
    각각의 트렌치 내에서 마주보는 스페이서 층 측벽들 사이의 각각의 트렌치까지 확장되는 제 2 하드 마스크 층을 침착하는 것;
    상기 스페이서 층 측벽들을 제거하는 것 - 이로 인해 상기 제 1 및 제 2 하드 마스크 층들의 나머지 부분들은 마스크 패턴을 정의함 -;
    상기 기판에 개구부들을 형성하기 위해 상기 기판의 일부분들을 제거함으로써 상기 마스크 패턴을 상기 기판에 전사(transfer)하는 것; 그리고
    상기 기판의 상기 개구부들을 절연 재료로 채우는 것을 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 기판의 상기 개구부들을 절연 재료로 채우는 것은 상기 반도체 기판 위에 상기 절연 재료를 침착하고 상기 기판 내의 상기 개구부들까지 확장하는 것을 포함하고; 그리고
    상기 방법은 절연 재료로 채워진 각각의 개구부가 상기 반도체 기판의 활성 분리 영역을 정의하도록, 상기 기판의 상기 개구부들 외부에 있는 상기 절연 재료의 일부분들을 제거하는 것을 더 포함하는, 방법.
  3. 제 1 항에 있어서,
    상기 제 2 하드 마스크 층을 침착한 이후에 그리고 상기 마스크 패턴을 정의하기 위해 상기 스페이서 층 측벽들을 제거하기 전에, 상기 스페이서 층 측벽들의 표면들이 노출되도록 적어도 상기 제 2 하드 마스크 층의 일부분들을 제거하는 것을 더 포함하는 방법.
  4. 제 3 항에 있어서,
    적어도 상기 제 2 하드 마스크 층의 일부분들을 제거하는 단계는 또한 상기 스페이서 층 측벽들의 일부분들을 제거함으로써, 상기 스페이서 층 측벽들의 나머지 부분들의 표면들이 노출되게 하는, 방법.
  5. 제 4 항에 있어서,
    상기 스페이서 층 측벽들의 상기 나머지 부분들의 표면들이 노출되도록 상기 스페이서 층 측벽들의 일부분들을 제거하는 것은 상기 스페이서 층 측벽들의 하부 비-둥근(non-rounded) 부분들을 노출시키기 위해 상기 스페이서 층 측벽들의 상부 둥근(rounded) 부분들을 제거하는 것을 포함하는, 방법.
  6. 제 1 항에 있어서,
    상기 스페이서 층 측벽들을 제거하는 것은 상기 마스크 패턴을 정의하는 상기 제 1 및 제 2 하드 마스크 층들의 상기 나머지 부분들 사이에 있는 상기 반도체 기판 표면의 하부 부분들을 노출하는, 방법.
  7. 제 1 항에 있어서,
    상기 마스크 패턴을 상기 기판에 전사한 후 상기 기판의 상기 개구부들을 상기 절연 재료로 채우기 이전에 상기 제 1 및 제 2 하드 마스크 층들의 상기 나머지 부분들을 제거하는 것을 더 포함하는 방법.
  8. 제 1 항에 있어서,
    상기 제 1 하드 마스크 층과 상기 제 2 하드 마스크 층은 동일한 재료를 포함하는, 방법.
  9. 제 1 항에 있어서,
    적어도 하나의 스페이서 층 측벽은 1000nm보다 작은 두께를 갖는, 방법.
  10. 제 1 항에 있어서,
    적어도 하나의 스페이서 층 측벽은 15nm와 100nm 사이의 두께를 갖는, 방법.
  11. 제 1 항에 있어서,
    상기 마스크 패턴을 상기 기판에 전사함으로써 상기 기판에 형성된 상기 개구부들 중 적어도 하나는 1000nm보다 작은 두께를 갖는, 방법.
  12. 제 1 항에 있어서,
    상기 마스크 패턴을 상기 기판에 전사함으로써 상기 기판에 형성된 상기 개구부들 중 적어도 하나는 5nm와 100nm 사이의 두께를 갖는, 방법.
  13. 제 1 항에 있어서,
    적어도 하나의 트렌치를 형성하기 위해 상기 제 1 하드 마스크 층의 일부분들을 제거하는 것은 직사각형 둘레를 갖는 적어도 하나의 트렌치를 형성하기 위해 상기 제 1 하드 마스크 층의 일부분들을 제거하는 것을 포함하는, 방법.
  14. 제 1 항에 있어서,
    적어도 하나의 트렌치를 형성하기 위해 상기 제 1 하드 마스크 층의 일부분들을 제거하는 것은 원형 또는 곡선 둘레를 갖는 적어도 하나의 트렌치를 형성하기 위해 상기 제 1 하드 마스크 층의 일부분들을 제거하는 것을 포함하는, 방법.
  15. 제 1 항에 있어서,
    상기 스페이서 층은 유전체를 포함하는, 방법.
  16. 제 1 항에 있어서,
    상기 절연 재료는 유전체를 포함하는, 방법.
  17. 제 1 항에 있어서,
    상기 스페이서 층과 상기 절연 재료는 동일한 재료를 포함하는, 방법.
  18. 반도체 다이로서,
    반도체 기판; 및
    프로세스에 의해 상기 반도체 기판에 형성된 활성 분리 구조물을 포함하고,
    상기 프로세스는,
    상기 반도체 기판의 표면에 제 1 하드 마스크 층을 침착하는 것;
    적어도 하나의 트렌치를 형성하기 위해 상기 제 1 하드 마스크 층의 일부분들을 제거하는 것 - 각각의 트렌치는 측벽들과, 상기 반도체 기판 표면을 노출시키는 오픈 바닥을 정의함 -;
    상기 제 1 하드 마스크 위에 스페이서 층을 침착하고 그리고 각각의 트렌치 내의 상기 노출된 반도체 기판 표면을 덮도록 각각의 트렌치까지 확장시키는 것;
    각각의 트렌치 내의 상기 노출된 반도체 기판 표면을 덮는 상기 스페이서 층의 일부분들을 포함하는 상기 스페이서 층의 일부분들을 제거하는 것 - 이로 인해 상기 스페이서 층의 나머지 부분들은 각각의 트렌치의 상기 측벽들을 덮는 스페이서 층 측벽들을 정의함 -;
    각각의 트렌치 내에서 마주보는 스페이서 층 측벽들 사이의 각각의 트렌치까지 확장되는 제 2 하드 마스크 층을 침착하는 것;
    상기 스페이서 층 측벽들을 제거하는 것 - 이로 인해 상기 제 1 및 제 2 하드 마스크 층들의 나머지 부분들은 마스크 패턴을 정의함 -;
    상기 기판에 개구부들을 형성하기 위해 상기 기판의 일부분들을 제거함으로써 상기 마스크 패턴을 상기 기판에 전사(transfer)하는 것; 그리고
    상기 기판의 상기 개구부들을 절연 재료로 채우는 것을 포함하는, 반도체 다이.
  19. 반도체 다이로서,
    반도체 기판; 및
    상기 반도체 기판에 형성된 그리고 100nm보다 작은 두께를 갖는 활성 분리 구조물를 포함하는, 반도체 다이.
  20. 제 19 항에 있어서,
    상기 활성 분리 구조물은 15nm보다 작은 두께를 갖는, 반도체 다이.
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