JP5079927B2 - 不揮発性メモリ装置の製造方法、不揮発性メモリ素子、および不揮発性メモリ装置 - Google Patents

不揮発性メモリ装置の製造方法、不揮発性メモリ素子、および不揮発性メモリ装置 Download PDF

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Description

本発明は、電気的信号の印加により抵抗値が可逆的に変化する抵抗変化型の不揮発性メモリ素子、当該素子を備える不揮発性メモリ装置、および当該不揮発性メモリ装置の製造方法に関する。
近年、電気機器におけるデジタル技術の進展に伴い、音楽、画像、情報等のデータを保存するために、大容量で、かつ不揮発性のメモリ装置に対する要求が高まってきている。こうした要求に応える１つの方策として、与えられた電気的パルスによって抵抗値が変化し、その状態を保持しつづける抵抗変化層をメモリ素子に用いた不揮発性メモリ装置（以下、ＲｅＲＡＭとよぶ）が注目されている。これはメモリ素子としての構成が比較的簡単で高密度化が容易であることや、従来の半導体プロセスとの整合性をとりやすい等の特徴を有していることによる。このようなＲｅＲＡＭにおいては、メモリ素子を微細化しても、設計した抵抗値の変化を安定かつ再現性よく生じさせることができる材料、およびその作製プロセスの確立が要求される。このような材料と作製プロセスの研究開発が活発に行われている。
ＲｅＲＡＭにおいて、より高密度な集積化が可能な構造として、積層構造のメモリ装置が提案されている。図１４に、特許文献１、２、３に記載された従来例に係る不揮発性メモリ装置の断面図を示す。このメモリ装置は、複数の導電層１４１３と複数の層間絶縁膜１４１７が交互に積層された積層体と、積層体に対して垂直に交わるように形成された円筒状の抵抗変化層１４１４と、抵抗変化層１４１４の内周に接して形成された柱状電極１４１２とで構成される。
また、図１５に、特許文献４に記載された従来例に係る不揮発性メモリ装置の断面図を示す。このメモリ装置は、基板１５１１に対して平行な層間絶縁膜１５１７、基板１５１１に対して平行なストライプ状の導電層１５１３、基板１５１１に対して垂直に交わる柱状電極１５１２、柱状電極１５１２と導電層１５１３間に介在する抵抗変化層１５１４により構成される。
抵抗変化層１５１４は、導電層１５１３のうち、導電層１５１３が柱状電極１５１２と交差するオーバーラップ領域を酸化することにより形成される。
特開２００９−８１２５１号公報 特開２００９−１３５４８９号公報 特開２００９−１３５３２８号公報 特開２００９−２２４７７８号公報
しかしながら、特許文献１、２、３の構成では、コンタクトホール中に所望の材料を埋め込む工程が、抵抗変化層１４１４および柱状電極１４１２について計２回必要となり、プロセスが複雑となる。また、形成される抵抗変化層１４１４の膜厚を、コンタクトホールの深さ方向にわたって均一に制御することが困難であるという課題を有している。
また、特許文献４の構成では、抵抗変化層１５１４をストライプ状に形成するため、パターニング、エッチングの工程が必要となる。さらに、エッチング工程中において、導電層１５１３の側壁が露出されているため、導電層１５１３の一部が自然酸化により酸化することがある。これにより、導電層１５１３上に寄生抵抗が生じ、かつ、この寄生抵抗の抵抗値はメモリ装置内の複数の抵抗変化素子のそれぞれで異なる。この結果、抵抗値を変化させるための駆動電圧値が調整しにくく、抵抗変化が不安定になるという課題を有している。
加えて、抵抗変化層１５１４は導電層１５１３の一部（柱状電極１５１２と交差するオーバーラップ領域）を酸化することにより形成されるため、通常、抵抗変化層１５１４は図１５（ｂ）のような形状で形成される。柱状電極１５１２と導電層１５１３との間に電圧を印加する際、抵抗変化層１５１４の電圧印加方向の厚みは一様でないので、抵抗変化層１５１４のより薄い領域により多くの電流が流れる。この結果、電流の集中により抵抗変化素子が劣化しやすくなるという課題も有している。
本発明は、上記課題を解決し、プロセスが簡素で、安定したメモリ性能を有する不揮発性メモリ素子、不揮発性メモリ装置、およびその製造方法を提供することを目的とするものである。
前記従来の課題を解決するために、本発明の１つの局面における不揮発性メモリ装置の製造方法は、基板上に、遷移金属を含む複数の導電層と絶縁材料で構成される複数の層間絶縁膜とを交互に積層して積層構造体を形成する工程（ａ）と、前記積層構造体を貫通し、かつ前記各層の導電層を内周面に露出させるコンタクトホールを形成する工程（ｂ）と、前記各層の導電層の前記コンタクトホール中に露出した部分を酸化して、与えられる電気的信号に基づいて可逆的に抵抗値が変化する複数の抵抗変化層を形成する工程（ｃ）と、前記コンタクトホールに導電材料を埋め込んで、前記コンタクトホール中に前記各層の抵抗変化層によって外周面を囲まれて、前記各層の抵抗変化層と接続する柱状電極を形成する工程（ｄ）と、を含む。
また、前記不揮発性メモリ装置の製造方法は、前記工程（ｂ）において、前記コンタクトホールを含む複数のコンタクトホールを、前記積層構造体上に定められる二次元マトリクスの各行列位置に形成し、前記工程（ｂ）以降に、前記積層構造体を前記二次元マトリクスの所定の数の行、所定の数の列、または所定の数の行及び所定の数の列からなる単位毎に分離する１つ以上の溝を形成する工程（ｅ）と、前記各溝に絶縁材料を埋め込む工程（ｆ）と、をさらに含んでもよい。
また、前記不揮発性メモリ装置の製造方法は、前記工程（ｃ）において、各々が対応する層の導電層によって外周面を囲まれて、当該導電層と接続する前記複数の抵抗変化層を形成してもよい。
また、前記不揮発性メモリ装置の製造方法は、前記工程（ｃ）において、基板の主面に平行な面内における厚みが等しい環状に前記複数の抵抗変化層を形成してもよい。
このような製造方法によれば、コンタクトホールへの埋め込み工程は、柱状電極を埋め込む工程のみとなり、プロセスを簡素化できる。また、酸化処理により抵抗変化層を形成することで、膜厚の制御がしやすい利点を有する。また、抵抗変化層は柱状電極から等方的（例えば、柱状電極を囲む等幅の環状）に形成されるので、電圧印加方向の抵抗変化層の厚みを均一に形成できる。加えて、電圧印加方向の導電層の厚みを抵抗変化層の厚みよりも大きくすることにより、導電層の側壁が自然酸化しても、寄生抵抗の効果を無視することができる。
また、前記不揮発性メモリ装置の製造方法は、前記工程（ｃ）において、酸化処理を２回行い、第１の抵抗変化層と、前記第１の抵抗変化層と比べて酸素含有量がより小さい第２の抵抗変化層とで構成される抵抗変化層を形成してもよい。
このように構成された製造方法によれば、例えば、前記２回の酸化処理工程を異なる条件で行うことで、第１の抵抗変化層の酸素含有量と第２の抵抗変化層の酸素含有量の差異を、より明確に形成することができる。
また、本発明の１つの局面における不揮発性メモリ装置は、基板の主面に対し垂直に配置された複数の柱状電極と、前記基板の主面と平行に、かつ前記複数の柱状電極と交差するように配置され、遷移金属で構成された複数の導電層と、前記複数の導電層の層間に介在し、絶縁材料で構成された複数の層間絶縁膜と、前記各柱状電極と前記各導電層との交差部のみに、対応する柱状電極の外周面を内周面によって囲むように形成され、前記複数の導電層を構成する遷移金属の酸化物で構成され、電気的信号の印加に基づいて可逆的に抵抗値が変化する複数の抵抗変化層と、を備える。
また、前記各抵抗変化層の酸素含有量は、対応する柱状電極と前記抵抗変化層との界面から前記導電層へ向かって低くなっていてもよい。
また、前記各導電層は、前記基板の主面と平行な面内で隣り合う抵抗変化層の間の領域全面に形成されていてもよく、また、前記各抵抗変化層が、前記基板の主面と平行な面内において、対応する導電層を対応する柱状電極から等方的に酸化することにより形成されていてもよく、また、前記各抵抗変化層が、等幅の環状に形成されていてもよい。
また、前記各抵抗変化層は、第１の抵抗変化層と、前記第１の抵抗変化層と比べて酸素含有量がより小さい第２の抵抗変化層とが、前記基板の主面と平行な方向に積層されて構成されていてもよい。
また、前記各柱状電極は、前記基板の主面上に定められる二次元マトリクスの対応する行列位置に配置されていてもよい。
また、前記各導電層は、前記二次元マトリクスの所定の数の行、所定の数の列、または所定の数の行および所定の数の列からなる単位毎に電気的に絶縁されていてもよい。
また、前記複数の柱状電極は、白金、イリジウム、パラジウム、銅、タングステンのいずれかを含む材料で構成されていてもよく、前記導電層および前記抵抗変化層を構成する遷移金属はタンタルであってもよい。
また、前記柱状電極の一端に接続された選択トランジスタをさらに備えてもよい。
このように構成される不揮発性メモリ装置は、上述した製造方法により、若しくは上述した製造方法と周知の製造方法との組み合わせによって製造することができる。
その結果、コンタクトホールへの埋め込み工程は、柱状電極を埋め込む工程のみとなり、プロセスを簡素化できる。また、酸化処理により抵抗変化層を形成することで、膜厚の制御がしやすい利点を有する。また、抵抗変化層は柱状電極から等方的（例えば、柱状電極を囲む等幅の環状）に形成されるので、電圧印加方向の抵抗変化層の厚みを均一に形成できる。加えて、電圧印加方向の導電層の厚みを抵抗変化層の厚みよりも大きくすることにより、導電層の側壁が自然酸化しても、寄生抵抗の効果を無視することができる。
また、本発明は、前述した不揮発性メモリ装置のみならず、前述した不揮発性メモリ装置に含まれる１つの不揮発性メモリ素子として実現することもできる。
本発明は、コンタクトホールを形成した後に、導電層の当該コンタクトホールから露出した一部を酸化処理して抵抗変化層を形成するため、製造工程を簡素化できる。また、膜厚の均一性が制御しやすく、不揮発性メモリ装置の信頼性が向上する。
図１（ａ）、（ｂ）は、本発明の実施の形態１に係る不揮発性メモリ素子の断面図および平面図である。 図２は、本発明の実施の形態１に係る不揮発性メモリ素子における、抵抗変化の動作例を示すグラフである。 図３（ａ）、（ｂ）は、本発明の実施の形態２に係る不揮発性メモリ装置の断面図および平面図である。 図４は、本発明の実施の形態２に係る不揮発性メモリ装置の等価回路図である。 図５（ａ）、（ｂ）は、本発明の実施の形態３に係る不揮発性メモリ装置の断面図および平面図である。 図６は、本発明の実施の形態３に係る不揮発性メモリ装置の等価回路図である。 図７（ａ）は、本発明の実施の形態４に係る選択トランジスタを含む不揮発性メモリ装置の等価回路図であり、図７（ｂ）は、選択トランジスタを上面から見た平面図である。 図８は、本発明の実施の形態２に係る不揮発性メモリ装置の製造方法における、積層構造の断面図である。 図９（ａ）、（ｂ）は、本発明の実施の形態２に係る不揮発性メモリ装置の製造方法における、コンタクトホールの断面図および平面図である。 図１０（ａ）、（ｂ）は、本発明の実施の形態２に係る不揮発性メモリ装置の製造方法における、抵抗変化層の断面図および平面図である。 図１１（ａ）、（ｂ）は、本発明の実施の形態２に係る不揮発性メモリ装置の製造方法における、柱状電極の断面図および平面図である。 図１２（ａ）、（ｂ）は、本発明の実施の形態３に係る不揮発性メモリ装置の製造方法における、不揮発性メモリ装置の帯状溝の断面図および平面図である。 図１３（ａ）、（ｂ）は、本発明の実施の形態３に係る不揮発性メモリ装置の製造方法における、絶縁層の断面図および平面図である。 図１４は、従来例に係る不揮発性メモリ装置の断面図である。 図１５（ａ）、（ｂ）は、従来例に係る不揮発性メモリ素子の断面図および平面図である。
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１に、本発明に係る実施の形態１の不揮発性メモリ素子を示す。図１（ａ）は不揮発性メモリ素子１０の断面図であり、図１（ｂ）は不揮発性メモリ素子１０を上面から見た（基板１１に垂直な方向から見た）平面図である。
図１に示す不揮発性メモリ素子１０は、基板１１、柱状電極１２、導電層１３、抵抗変化層１４、層間絶縁膜１７により構成されている。抵抗変化層１４は、第１の抵抗変化層１５および第２の抵抗変化層１６で構成される。
導電層１３は、基板１１の主面に対して平行に形成される。導電層１３とその両面（上面と下面）に接するように形成された一対の層間絶縁膜１７とは積層体を構成する。柱状電極１２は、基板１１の主面に垂直な方向を中心軸とし、該積層体を貫く円柱状の電極である。抵抗変化層１４は、第１の抵抗変化層１５および第２の抵抗変化層１６で構成され、柱状電極１２と導電層１３との間に介在している。第１の抵抗変化層１５は、その内周面が柱状電極１２の外周面を囲むように形成された円筒形状の層からなる。第２の抵抗変化層１６は、その内周面全体が第１の抵抗変化層１５の外周面を囲むように形成された円筒形状の層からなる。導電層１３は、第２の抵抗変化層１６の外周面を囲むように配設されている。したがって、導電層１３は、柱状電極１２を囲むように配置されている。
なお、抵抗変化層１４は、柱状電極１２と導電層１３の交差部のみに介在しており、柱状電極１２と層間絶縁膜１７の交差部には存在しない。
不揮発性メモリ素子１０において、抵抗変化層１４は柱状電極１２と導電層１３との間に介在して構成されている。また、抵抗変化層１４は抵抗値が異なる２以上の状態を有しており、電気的信号の印加に基づいて、１つの状態から別の状態に選択的に変化させることができる。したがって、不揮発性メモリ素子１０は、柱状電極１２と導電層１３との間に駆動電圧または駆動電流を印加することにより、柱状電極１２と導電層１３との間の抵抗値を選択的に変化させることができる。典型的には、抵抗変化層１４は、相対的に電気抵抗値が高い高抵抗状態と、電気抵抗値が低い低抵抗状態との２つの状態を有する。このとき、不揮発性メモリ素子１０は、駆動電圧または駆動電流の印加によって、高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。
抵抗変化層１４は、金属酸化物で構成される。好ましくは、抵抗変化層１４は酸素不足型の金属酸化物から構成される。当該金属酸化物の金属元素はタンタル（Ｔａ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタニウム（Ｔｉ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）等の遷移金属が望ましい。ここで、酸素不足型の金属酸化物とは、化学量論的組成を有する金属酸化物（通常は絶縁体）の組成より酸素含有量が少ない金属酸化物を指し、通常は半導体的な振る舞いをするものが多い。以上の金属元素の酸素不足型酸化物を抵抗変化層１４に用いることで、２値の抵抗値間の抵抗変化を再現性よく、かつ安定して動作させることができる。
なお、本実施の形態１において、抵抗変化層１４には、抵抗変化を発現する金属酸化物が、主たる抵抗変化材料として含まれていればよい。したがって、抵抗変化層１４に当該金属酸化物以外の微量の他元素が含まれていても構わない。例えば、抵抗値の微調整等のために、抵抗変化層１４に他元素を少量、意図的に含めることもできる。抵抗変化層１４に窒素を添加すれば、抵抗変化層１４の抵抗値が上がり、抵抗変化の反応性を改善できる。また、スパッタリングにて抵抗変化層１４を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗変化層１４に混入することがある。このように、微量の元素が抵抗変化層１４に混入した場合も本発明の範囲に含まれることは当然である。
抵抗変化層１４は、導電層１３と層間絶縁膜１７とで構成される積層体に対して垂直にコンタクトホールを形成した後に、コンタクトホール中に露出する導電層１３の一部を酸化処理することで形成される。つまり、抵抗変化層１４は導電層１３に対し、自己整合（ｓｅｌｆ−ａｌｉｇｎ）的に形成される。したがって、コンタクトホールへの埋め込み工程は、柱状電極１２を埋め込む工程のみとなり、プロセスを簡素化できる。また、酸化処理により抵抗変化層１４を形成することで、膜厚の制御がしやすい利点を有する。また、抵抗変化層１４は柱状電極１２に対して同心円状（言い換えれば、柱状電極１２を囲む等幅の環状）に形成されるので、電圧印加方向の抵抗変化層１４の厚みを均一に形成できる。加えて、電圧印加方向の導電層１３の厚みを抵抗変化層１４の厚みよりも大きくすることにより、導電層１３の側壁が自然酸化しても、寄生抵抗の効果を無視することができる。
抵抗変化層１４の酸素含有量は、抵抗変化層１４と柱状電極１２との界面から導電層１３へ向かって低くなっている。抵抗変化層１４を酸化処理によって形成すると、抵抗変化層１４の酸素含有量が柱状電極１２から離れるにつれて連続的に減少するように形成することができる。これは、酸化処理工程において、導電層１３の内部に侵入する酸素の量がコンタクトホールから離れるにつれて減少するためである。このうち、酸素含有量が相対的に高い層が第１の抵抗変化層１５であり、酸素含有量が相対的に低い層が第２の抵抗変化層１６である。この場合、酸素含有量は酸化処理を行う面からの距離にしたがって次第に減少するため、図１（ａ）に示すように明確には積層構造とならない。しかしながら、第１の抵抗変化層１５の領域の酸素含有量が第２の抵抗変化層１６より大きいことが重要なので、わかりやすくするため積層構造を用いて図示している。
なお、酸化処理工程を異なる条件で２度行い、第１の抵抗変化層１５の酸素含有量と第２の抵抗変化層１６の酸素含有量の差異を、より明確に形成することもできる。
第１の抵抗変化層１５は、導電層１３を基準として柱状電極１２が正である極性の駆動電圧または駆動電流の印加（第１の抵抗変化層１５から第２の抵抗変化層１６の方向に電流が流れる）により、第２の抵抗変化層１６から酸素イオンを受容し、酸素含有率が増加して高抵抗化すると推認される。これとは反対に、導電層１３を基準として柱状電極１２のが負である極性の駆動電圧または駆動電流の印加により、第１の抵抗変化層１５は、酸素イオンが第２の抵抗変化層１６に拡散し、酸素含有率が減少して低抵抗化すると推認される。なお、第１の抵抗変化層１５の低抵抗化は、第１の抵抗変化層１５の一部の領域のみで発生してもよい。以上の第２の抵抗変化層の役割およびその根拠となる実験データは、本願の出願人が出願した発明に係る国際公開第２００８／１４９４８４号に詳述されているので、詳しくはそれを参照されたい。
なお、抵抗変化層１４は、２層であることに限定されない。１層からなる抵抗変化層１４に抵抗変化現象を発現させるために、抵抗変化層１４に対してフォーミング工程（抵抗変化層１４に正及び負の、通常動作時に印加する電圧より高い電圧を１回乃至複数回印加し、抵抗変化層１４のうち柱状電極１２との界面近傍の領域に酸素含有量が大きい層を電気的に形成する工程）を行ってもよい。
柱状電極１２は、導電性に優れる材料（例えば、比抵抗にして１０ｍΩ・ｃｍ以下）でかつ、柱状電極１２の主たる金属材料の標準電極電位が、抵抗変化層１４を構成する金属の標準電極電位より高い材料で構成すればよい。前述の抵抗変化材料に対して柱状電極１２の材料の具体的な例として、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、タングステン（Ｗ）（ただし、抵抗変化層がタングステン酸化物の場合を除く）などが挙げられる。なお、柱状電極１２は、タングステン（Ｗ）などで構成される導電体の外周面に、上記例示した材料で薄い皮膜を形成した構造であってもよい。
また、柱状電極１２に用いる金属の標準電極電位は、導電層１３及び抵抗変化層１４に用いる金属の標準電極電位より大きいことが望ましい。これにより、柱状電極１２は酸化されにくくなるため、柱状電極１２との界面近傍における抵抗変化層１４の酸素含有量が変化することとなり、これによって、抵抗変化現象が安定化する。
導電層１３は、酸素含有量の少ない酸素不足型の金属酸化物（例えば、比抵抗にして１０ｍΩ・ｃｍ以下）、窒素含有量の少ない窒素不足型の金属酸化物、あるいは酸素または窒素を含有しない金属である。前者の場合、導電層１３から抵抗変化層１４を形成しやすくなる利点がある。後者の場合、導電層１３の抵抗が低くなり、消費電力を削減できる利点がある。
不揮発性メモリ素子１０に情報を書き込む場合、抵抗変化層１４に２値の電気的パルスを交互に印加して駆動する。図２は、実施の形態１に係る不揮発性メモリ素子１０における、抵抗変化の動作例を示すグラフである。縦軸は抵抗値を表し、横軸は２値の電圧値で交互に印加した電気的パルスの印加回数を表す。
本動作例に用いた不揮発性メモリ素子１０は、白金で構成された柱状電極１２と、酸素含有量の高い酸化タンタルＴａＯｙで構成された第１の抵抗変化層１５と、酸素含有量の低い酸化タンタルＴａＯｘで構成された第２の抵抗変化層１６と、タンタルで構成された導電層１３とで構成される。酸素含有量の低い酸化タンタルＴａＯｘの好ましい組成範囲は、ｘが０＜ｘ＜２．５の範囲であり、酸素含有量の高い酸化タンタルＴａＯｙの好ましい組成範囲は、ｙがｘ＜ｙの範囲である。ＴａＯｘ及びＴａＯｙが、この範囲で抵抗変化現象を再現性よく、安定して示すからである。なお、上記組成範囲は、第１の抵抗変化層１５と第２の抵抗変化層１６に、酸化タンタルの他に、微量の不純物（例えば、抵抗値調整のための添加物）が含まれることを妨げない。
ＴａＯｘ及びＴａＯｙが、上記の範囲で抵抗変化現象を示すと推認される理由とその根拠となる実験データは、本願の出願人が出願した国際公開第２００８／１４９４９３号に詳述されているので、詳しくはそれを参照されたい。
上記不揮発性メモリ素子１０において、柱状電極１２と導電層１３間にパルス幅が１００ｎｓで、極性の異なる２種類の電圧値を有する電気的パルスを交互に印加すると、抵抗変化層１４の抵抗値が図２に示すように変化する。すなわち、導電層１３を基準にして柱状電極１２に負電圧パルス（電圧Ｅ１、パルス幅１００ｎｓ）を印加した場合、抵抗変化層１４の抵抗値が、高抵抗値Ｒｂ（図２の実施例の場合は約１５ｋΩ）から低抵抗値Ｒａ（図２の実施例の場合は約２．４ｋΩ）へ減少する。他方、導電層１３を基準にして柱状電極１２に正電圧パルス（電圧Ｅ２、パルス幅１００ｎｓ）を印加した場合、抵抗変化層１４の抵抗値が、低抵抗値Ｒａから高抵抗値Ｒｂへ増加する。なお、ここでは、電圧Ｅ１を−１．５Ｖとし、電圧Ｅ２を＋２．０Ｖとしている。
以上の図２の動作例からも明白なように、本実施の形態１の不揮発性メモリ素子１０は、導電層１３と柱状電極１２との間に正と負のパルスを印加することによって、高抵抗状態と低抵抗状態との間で可逆的な抵抗変化現象を示し、良好な抵抗変化特性を有するものである。
（実施の形態２）
図３に本発明に係る実施の形態２の不揮発性メモリ装置３０を示す。図３（ａ）は不揮発性メモリ装置３０の断面図であり、図３（ｂ）は不揮発性メモリ装置３０を上面から見た（基板１１に垂直な方向から見た）平面図である。
図３（ａ）、（ｂ）に示すように、不揮発性メモリ装置３０は、各層に６つのメモリセルを有する３つの層を縦方向（基板に垂直な方向）に積層して構成し、全体で１８個のメモリセルを３次元配置したメモリアレイである。ここで、メモリセルは、実施の形態１における不揮発性メモリ素子１０に相当し、柱状電極１２、導電層１３、抵抗変化層１４、層間絶縁膜１７で構成される。
不揮発性メモリ装置３０においても、実施の形態１と同様に、コンタクトホールを形成した後に、導電層１３のうちコンタクトホールの内面に露出した部分を酸化処理して抵抗変化層１４が形成されるため、プロセスを簡素化できる。また、抵抗変化層１４は、柱状電極１２と導電層１３の交差部にのみ形成される。これにより、メモリセル毎に抵抗変化層１４が分離したメモリアレイを実現でき、非選択メモリセルへの回り込みリーク電流を低減できる。さらに、酸化処理により形成される抵抗変化層の膜厚は、埋め込みにより形成される抵抗変化層の膜厚に比べて、コンタクトホール中の複数の抵抗変化層１４にわたってより均一に制御できる。したがって、積層構造の不揮発性メモリ装置３０の信頼性が向上する。
図３（ａ）に示されるように、導電層１３および層間絶縁膜１７は、基板１１の主面に平行に交互に積層されている。ここで、導電層１３は、それぞれ同一面上に広がる板状の平面構造をとっており、ワード線として機能する。また、柱状電極１２は、基板１１の主面に垂直な円柱状で、基板１１の主面に対して平行な面内に二次元的に行方向と列方向に配置されており、ビット線として機能する。実施の形態１と同様に、柱状電極１２（ビット線）および導電層１３（ワード線）の交差部には、抵抗変化層１４が介在している。このように、導電層１３の各層（ワード線）がそれぞれ面内にわたって導通である構成にすることで、プロセスを簡素化し、メモリセルの集積を向上することが可能となる。
図４は、本発明の実施の形態２における不揮発性メモリ装置３０の等価回路図である。図４において、柱状電極１２（ビット線：Ｂ００、Ｂ０１、・・・、Ｂ２１、・・・）と導電層１３（ワード線：Ｗ０、Ｗ１、Ｗ２、・・・）の交点に抵抗変化層１４が配置されている。すなわち、１つのビット線（例えばＢ００）および１つのワード線（例えばＷ０）を選択し、その交点に位置するメモリセルＣ０００に駆動電圧を印加することにより、メモリセルＣ０００の抵抗値の状態を変化させることができる。
したがって、メモリセルＣ０００の抵抗値の状態に対して情報を割り当てれば、メモリセルＣ０００に接続したビット線およびワード線に駆動電圧を印加することで、メモリセルＣ０００への情報の書込み、またはメモリセルＣ０００からの情報の読出しを行うことができる。その結果、ランダムアクセス性を有する不揮発性メモリ装置３０の実現が可能となる。
（実施の形態３）
図５は本発明に係る実施の形態３の不揮発性メモリ装置５０を示す。本実施の形態３の不揮発性メモリ装置５０は、実施の形態２における不揮発性メモリ装置３０の変形例である。図５（ａ）は不揮発性メモリ装置５０の断面図であり、図５（ｂ）は上面から見た（基板１１に垂直な方向から見た）平面図である。本実施の形態３においても、実施の形態２と同様に、プロセスが簡素化でき、抵抗変化層１４の膜厚の均一性を制御することができる。
実施の形態２との相違点は、図５（ａ）、（ｂ）に示すように、基板１１の主面に対して垂直な帯状の絶縁層５７が、基板１１の主面に対して平行な面内に二次元的に行方向と列方向に配置された柱状電極１２を、行毎に区切るように形成されている点にある。すなわち、ワード線として働く導電層１３が、絶縁層５７により行毎に電気的に絶縁されている。
図６は、本発明の実施の形態３における不揮発性メモリ装置５０の等価回路図である。実施の形態３では、１つのビット線（例えばＢ００）および１つのワード線（例えばＷ００）を選択することで、その交点に位置するメモリセルＣ００００への情報の書込み、または情報の読出しが可能となる。本構成においては、図６と図４との比較からも明らかなように、ワード線（例えばＷ００）に電気的に接続されるメモリセルの数が、実施の形態２のワード線（例えばＷ０）に電気的に接続されるメモリセルの数に比して少ない。これにより、非選択メモリセルへの回り込みリーク電流を低減し、消費電力を抑えることができる。なお、絶縁層５７は、柱状電極１２（ビット線）を１行毎に区切ることに限定されず、２以上の所定数の行からなる単位毎に区切るものであってもよい。また、行を区切るだけでなく、所定数の列からなる単位毎に区切るようにしてもよいし、行単位と列単位との組み合わせで区切るようにしてもかまわない。
（実施の形態４）
本実施の形態４の不揮発性メモリ装置４０は、実施の形態２における不揮発性メモリ装置３０に、さらに、柱状電極１２（ビット線）の選択回路４１を設けたものである。図７（ａ）は本実施の形態４に係る選択回路４１を含む不揮発性メモリ装置４０の等価回路図であり、図７（ｂ）は選択回路４１を構成している選択トランジスタを上面から見た平面図である。
図７（ａ）に示すように、選択トランジスタは、ソース線（Ｓ０、Ｓ１）、ゲート線（Ｇ０〜Ｇ２）、ビット線（Ｂ００〜Ｂ２１）に接続されている。本構成のトランジスタにおいて、１つのソース線（例えばＳ０）および１つのゲート線（例えばＧ０）を選択することにより、それらの線に接続されている１つのトランジスタを選択できる。例えば、Ｓ０とＧ０を選択した場合、このときに選択されるトランジスタＧ０は１つのビット線（Ｂ００）に接続されている。したがって、さらに１つのワード線（例えばＷ０）を選択することにより、ビット線（Ｂ００）とワード線（Ｗ０）の交点に位置するメモリセルＣ０００を選択できる。
なお、本実施の形態４の選択トランジスタで構成される選択回路４１は、実施の形態３における不揮発性メモリ装置５０にも用いることが可能である。
図７（ｂ）に選択トランジスタの構成を示す。基板主面に平行に複数個のアクティブ領域（Ａ０、Ａ１）、複数個の導電性ソース線（Ｓ０、Ｓ１）、複数個の導電性ゲート線（Ｇ０、Ｇ１、Ｇ２）が形成されている。
アクティブ領域（Ａ０、Ａ１）は、不純物をドープした領域を有しており、トランジスタのソースやドレインを構成している。アクティブ領域（Ａ０、Ａ１）と導電性ソース線（Ｓ０、Ｓ１）は面内で相互に屈曲した形状をしている。導電性ソース線（Ｓ０、Ｓ１）はアクティブ領域（Ａ０、Ａ１）と交わっており、その交点において、導電性ソース線（Ｓ０、Ｓ１）はトランジスタのソースに接続されている。
基板主面に対して垂直に形成された複数のビット線（例えば、Ｂ０１、Ｂ１１、Ｂ２１）はアクティブ領域（Ａ０、Ａ１）に接続されている。これはトランジスタのドレインにビット線が接続されていることを意味する。
複数個の導電性ゲート線（Ｇ０、Ｇ１、Ｇ２）は、アクティブ領域（Ａ０、Ａ１）およびソース線（Ｓ０、Ｓ１）の形成方向に対して面内で垂直方向に形成され、アクティブ領域（Ａ０、Ａ１）およびソース線（Ｓ０、Ｓ１）と接続している。導電性ゲート線（Ｇ０、Ｇ１、Ｇ２）に印加される電圧または電流を制御することで、トランジスタのオンとオフを切り替える。
また、分離ゲート線（ＳＥ０、ＳＥ１）は、ゲート線と面内で平行方向に形成され、アクティブ領域（Ａ０、Ａ１）と接続されている。分離ゲート線（ＳＥ０、ＳＥ１）は、アクティブ領域（Ａ０、Ａ１）との接点において、アクティブ領域（Ａ０、Ａ１）を流れる活性電流を遮断している。
本実施の形態４の繰り返し最小セル領域を、図７（ｂ）において点線の囲み線で表す。最小セル領域のサイズは、最小加工寸法“Ｆ”を用いて表される。本明細書において、最小加工寸法“Ｆ”は、形成した線（例えばゲート線）の最小幅をＬとし、隣接する２本の線間（例えば２本のゲート線間）のスペースをＳとしたときに、Ｆ＝（Ｌ＋Ｓ）／２に相当する。したがって、図７（ｂ）は、最小セルの幅が約３Ｆ、高さが約２Ｆであることを示している。すなわち、最小セルは約６Ｆ２の領域を占有している。
（実施の形態５）
図８から図１１は、本発明の実施の形態２に係る不揮発性メモリ装置３０の製造方法を示す工程断面図および上面図である。
最初に、図８に示す工程において、基板１１上に、導電層１３と層間絶縁膜１７とが交互に積層された積層体を形成する。図８に示す例では、当該積層体は、基板に平行な３層の導電層１３と、各導電層１３に隣り合うように形成される４層の層間絶縁膜１７とを有するが、当該積層体における積層数は特にこの数に限定されない。
導電層１３として、例えば、スパッタリング法によりタンタル（Ｔａ）または酸素不足型のタンタル酸化物ＴａＯｘ（比抵抗は１０ｍΩ・ｃｍ以下）を堆積する。
次に、図９（ａ）、（ｂ）に示す工程において、導電層１３と層間絶縁膜１７とで構成される積層体の主面に対して垂直な方向にコンタクトホール９８を形成する。まず、通常の露光プロセス及び現像プロセスによって、所定のパターンのマスクを形成する。次に、形成されたマスクを用いて、積層体に対してエッチングを行い、コンタクトホール９８を形成する。その後、マスクを除去する。以上の工程により、内周面に導電層１３と層間絶縁膜１７が露出するようなコンタクトホール９８が形成される。
次に、図１０（ａ）、（ｂ）に示す工程において、コンタクトホール９８の内周面に露出した導電層１３に対し、酸化処理を行い、抵抗変化層１４を形成する。例えば、酸化雰囲気中で印加パワー１１００Ｗ、処理時間３０秒間でプラズマ酸化処理を施す。コンタクトホール９８の内周面に露出した導電層１３の表面から導電層１３の内部に向かって活性酸素、酸素イオンあるいは酸素原子が拡散する。これらの酸素種により、コンタクトホール９８の内周面から導電層１３方向に向かって一定の厚さ領域に所定の酸素含有量のプロファイルを有する酸化物が形成される。この酸素含有量のプロファイルは、コンタクトホール９８内周面付近では高く、導電層１３方向に向かうにつれて連続して低くなっている。このプラズマ酸化処理においては、コンタクトホール９８の内周面に露出した表面から１０ｎｍ程度の深さに渡って抵抗変化層１４が形成される。そのうち表面から２〜３ｎｍ程度の領域には、酸素含有量のより高い第１の抵抗変化層１５が形成され、第１の抵抗変化層１５から７〜８ｎｍ程度までの領域には、酸素含有量がより低い第２の抵抗変化層１６が形成される。
上述した抵抗変化層１４を形成する工程においては、酸素雰囲気中でプラズマ酸化処理を行っているが、本発明はこれに限定されるわけではない。例えば、酸素を含む雰囲気下における加熱処理（以下、熱酸化処理という）を行ってもよい。以下、このような熱酸化処理、プラズマ酸化処理を酸化処理と総称する。本製造方法においては、導電層１３の一部を酸化処理することで抵抗変化層１４を形成するため、従来の導電層の埋め込み工程に比して、プロセスを簡素化することができる。加えて、酸化処理は埋め込み工程に比して膜厚制御が容易であり、コンタクトホール９８中に露出する複数の抵抗変化層１４にわたって膜厚が均一に形成される。
また、酸化処理工程は、１回に限定されない。酸化処理工程を２回に分けて行い、第１の抵抗変化層１５の酸素含有量と第２の抵抗変化層１６の酸素含有量の差異を、より明確に形成することもできる。例えば、弱い酸化処理工程によって導電層１３の一部を広範囲にわたって弱く酸化した後で、強い酸化処理工程によって導電層１３のコンタクトホール９８に露出する表面のみを強く酸化する。これにより、抵抗値の高い第１の抵抗変化層１５と、抵抗値の低い第２の抵抗変化層１６が形成される。なお、酸化処理工程は、２回以上の複数回実施して、抵抗変化層１４の酸素含有量をより精度良く制御してもよい。
次に、図１１（ａ）、（ｂ）に示す工程において、スパッタリング、ＣＶＤ、メッキ等によりコンタクトホール９８中に柱状電極１２を堆積する。柱状電極１２の材料としては、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、タングステン（Ｗ）等の導電性材料が用いられる。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）プロセスや他の平坦化プロセス等により、コンタクトホール９８の内部に形成された柱状電極１２を残して、層間絶縁膜１７上に堆積した不要な電極材料を研磨除去する。なお、この柱状電極１２は第１の抵抗変化層１５と接続している。
以上の工程を経て、実施の形態２に係る不揮発性メモリ装置３０が完成する。
（実施の形態６）
図１２および図１３は、本発明の実施の形態３に係る不揮発性メモリ装置５０の製造方法を示す工程断面図および上面図である。
実施の形態５の図１１（ａ）、（ｂ）に示す工程後、図１２（ａ）、（ｂ）に示す工程において、柱状電極１２を所定の行単位で分離するように帯状溝１２９を形成する。この帯状溝１２９は、導電層１３と層間絶縁膜１７とで構成される積層体に対して垂直に形成される。まず、通常の露光プロセス及び現像プロセスによって、所定のパターンのマスクを形成する。次に、形成されたマスクを用いて、積層体に対してエッチングを行い、基板１１に垂直な方向に帯状溝１２９を形成する。その後、マスクを除去する。
次に、図１３（ａ）、（ｂ）に示す工程において、先に形成した帯状溝１２９の中に絶縁層５７をＣＶＤにより堆積する。その後、ＣＭＰプロセスや他の平坦化プロセス等により、帯状溝１２９に形成された絶縁層５７を残して、層間絶縁膜１７上に堆積した不要な絶縁材料を研磨除去する。
以上の工程を経て、実施の形態３に係る不揮発性メモリ装置５０が完成する。
このような構成にすることにより、非選択メモリセルの回りこみリーク電流が低減でき、消費電力を削減することができる。
なお、実施の形態５および実施の形態６の製造方法は、実施の形態２および実施の形態３で例示した形状の不揮発性メモリ装置の製造に限らず適用可能である。
実施の形態５および実施の形態６の製造方法において、例えば、導電層１３と層間絶縁膜１７との積層数、および１つの層内に形成されるメモリセルの個数を任意に選び得ることは明らかであり、また、帯状溝１２９を、所定数の行単位、所定数の列単位、または行単位と列単位との組み合わせで設けても構わないことは、前述したとおりである。
さらには、抵抗変化型の不揮発性メモリ素子を備える種々の電子デバイスを、上記製造方法によって、または上記製造方法と公知の方法とを組み合わせることによって、製造することができる。
本発明にかかる不揮発性メモリ装置は、低電力、高速書き込み、高速消去、大容量化を指向した次世代の不揮発性メモリ等として有用である。
１０ 不揮発性メモリ素子
１１ 基板
１２ 柱状電極
１３ 導電層
１４ 抵抗変化層
１５ 第１の抵抗変化層
１６ 第２の抵抗変化層
１７ 層間絶縁膜
３０、４０、５０ 不揮発性メモリ装置
４１ 選択回路
５７ 絶縁層
９８ コンタクトホール
１２９ 帯状溝
１４１２ 柱状電極
１４１３ 導電層
１４１４ 抵抗変化層
１４１７ 層間絶縁膜
１５１１ 基板
１５１２ 柱状電極
１５１３ 導電層
１５１４ 抵抗変化層
１５１７ 層間絶縁膜

Claims (21)

  1. 基板上に、遷移金属を含む複数の導電層と絶縁材料で構成される複数の層間絶縁膜とを積層して積層構造体を形成する工程（ａ）と、
    前記積層構造体を貫通し、かつ前記各層の導電層を内周面に露出させるコンタクトホールを形成する工程（ｂ）と、
    前記各層の導電層の前記コンタクトホール中に露出した部分を酸化して、与えられる電気的信号に基づいて可逆的に抵抗値が変化する複数の抵抗変化層を形成する工程（ｃ）と、
    前記コンタクトホールに導電材料を埋め込んで、前記コンタクトホール中に前記各層の抵抗変化層によって外周面を囲まれて、前記各層の抵抗変化層と接続する柱状電極を形成する工程（ｄ）と、
    を含む不揮発性メモリ装置の製造方法。
  2. 前記工程（ｂ）において、前記コンタクトホールを含む複数のコンタクトホールを、前記積層構造体上に定められる二次元マトリクスの各行列位置に形成し、
    前記工程（ｂ）以降に、前記積層構造体を前記二次元マトリクスの所定の数の行、所定の数の列、または所定の数の行及び所定の数の列からなる単位毎に分離する１つ以上の溝を形成する工程（ｅ）と、
    前記各溝に絶縁材料を埋め込む工程（ｆ）と、
    をさらに含む請求項１に記載の不揮発性メモリ装置の製造方法。
  3. 前記工程（ｃ）において、酸化処理を２回行い、第１の抵抗変化層と、前記第１の抵抗変化層と比べて酸素含有量がより小さい第２の抵抗変化層とで構成される抵抗変化層を形成する、
    請求項１に記載の不揮発性メモリ装置の製造方法。
  4. 基板の主面に対し垂直に配置された柱状電極と、
    前記基板の主面と平行に、かつ前記柱状電極と交差するように配置され、遷移金属で構成された導電層と、
    前記柱状電極と前記導電層との交差部のみに前記柱状電極の外周面を内周面によって囲み、かつ前記導電層によって外周面を囲まれるように形成され、前記導電層を構成する遷移金属の酸化物で構成され、電気的信号の印加に基づいて可逆的に抵抗値が変化する抵抗変化層と、
    を備える不揮発性メモリ素子。
  5. 前記抵抗変化層の酸素含有量は、前記柱状電極と前記抵抗変化層との界面から前記導電層へ向かって低くなる、
    請求項４に記載の不揮発性メモリ素子。
  6. 前記不揮発性メモリ素子は、前記基板の主面と平行な方向に隣り合うもう１つの不揮発性メモリ素子と共に設けられており、
    前記導電層は、前記２つの不揮発性メモリ素子のそれぞれの抵抗変化層の間の領域全面に形成されている、
    請求項４に記載の不揮発性メモリ素子。
  7. 前記抵抗変化層が、前記基板の主面と平行な面内において、前記導電層を前記柱状電極から等方的に酸化することにより形成されている、
    請求項４に記載の不揮発性メモリ素子。
  8. 前記抵抗変化層が、等幅の環状に形成されている、
    請求項４に記載の不揮発性メモリ素子。
  9. 基板の主面に対し垂直に配置された複数の柱状電極と、
    前記基板の主面と平行に、かつ前記複数の柱状電極と交差するように配置され、遷移金属を含む複数の導電層と、
    前記複数の導電層の層間に介在し、絶縁材料で構成された複数の層間絶縁膜と、
    前記各柱状電極と前記各層の導電層との交差部のみに、対応する柱状電極の外周面を内周面によって囲み、かつ対応する層の導電層によって外周面を囲まれるように形成され、前記複数の導電層を構成する遷移金属の酸化物で構成され、電気的信号の印加に基づいて可逆的に抵抗値が変化する複数の抵抗変化層と、
    を備える不揮発性メモリ装置。
  10. 前記各抵抗変化層の酸素含有量は、対応する柱状電極と前記抵抗変化層との界面から前記導電層へ向かって低くなる、
    請求項９に記載の不揮発性メモリ装置。
  11. 前記各導電層は、前記基板の主面と平行な面内で隣り合う抵抗変化層の間の領域全面に形成されている、
    請求項９に記載の不揮発性メモリ装置。
  12. 前記各抵抗変化層が、前記基板の主面と平行な面内において、対応する導電層を対応する柱状電極から等方的に酸化することにより形成されている、
    請求項９に記載の不揮発性メモリ装置。
  13. 前記各抵抗変化層が、等幅の環状に形成されている、
    請求項９に記載の不揮発性メモリ装置。
  14. 前記各抵抗変化層は、第１の抵抗変化層と、前記第１の抵抗変化層と比べて酸素含有量がより小さい第２の抵抗変化層とが、前記基板の主面と平行な方向に積層されて構成されている、
    請求項９に記載の不揮発性メモリ装置。
  15. 前記各柱状電極は、前記基板の主面上に定められる二次元マトリクスの対応する行列位置に配置されている、
    請求項９に記載の不揮発性メモリ装置。
  16. 前記各導電層は、前記二次元マトリクスの所定の数の行、所定の数の列、または所定の数の行および所定の数の列からなる単位毎に電気的に絶縁されている、
    請求項１５に記載の不揮発性メモリ装置。
  17. 前記複数の柱状電極は、白金、イリジウム、パラジウム、銅、タングステンのいずれかを含む材料で構成される、
    請求項９に記載の不揮発性メモリ装置。
  18. 前記導電層および前記抵抗変化層を構成する遷移金属はタンタルである、
    請求項９に記載の不揮発性メモリ装置。
  19. 前記柱状電極の一端に接続された選択トランジスタをさらに備える
    請求項９に記載の不揮発性メモリ装置。
  20. 前記工程（ｃ）において、各々が対応する層の導電層によって外周面を囲まれて、当該導電層と接続する前記複数の抵抗変化層を形成する、
    請求項１に記載の不揮発性メモリ装置の製造方法。
  21. 前記工程（ｃ）において、基板の主面に平行な面内における抵抗変化層の厚みが等しい環状に前記複数の抵抗変化層を形成する、
    請求項１に記載の不揮発性メモリ装置の製造方法。
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