JP2013197396A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】導電性パスをより安定して形成可能な半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、半導体基板１００と、前記半導体基板の表面方向に沿って複数層に積層される複数の絶縁層３０３及び複数の第１配線層３０２と、前記複数の第１配線層と交差する方向に配置される複数の第２配線層３０５と、前記第１、第２配線層が交わる交点に配置される複数の抵抗変化膜３０４と有する複数のメモリセルＭＣを備えるメモリセルアレイＭＡとを具備する半導体記憶装置であって、前記抵抗変化膜３０４と接する前記第１配線層３０２の端部が、前記表面方向（ｘ方向）において、前記絶縁層３０３の端部よりも内側である。
【選択図】図７

Description

半導体記憶装置及びその製造方法に関するものである。

これまで不揮発性メモリには、浮遊ゲート電極に蓄積される電荷量を情報として利用し、蓄積された電荷量の大小をトランジスタ閾値変化として読み取るメモリセル素子が用いられてきた。

しかしながらチップコストを下げ、かつ性能向上させるために素子面積を縮小させようとすると、蓄積できる電荷量が減少し、十分にセンスできる電圧差が得られず動作が困難となり、素子のスケーリング（縮小化）に限界が見えてきた。そこで従来の平面内での素子面積縮小に加えて、さらにセルを縦方向にも積層して単位面積当たりの実装素子数を増やすことができる三次元セル構造が考えられる。

また従来では、三端子であるトランジスタ構造を基本構造としていたが、二端子素子、例えば、抵抗可変素子等を用いれば簡略化でき、さらに微細化が容易になると期待される。抵抗可変素子とは、金属酸化物系の抵抗変化メモリ（ＲｅＲＡＭ）や相変化メモリ、コンダクティブブリッジメモリ等があり、二端子間に挟まれた抵抗可変素子の抵抗値状態を情報として利用する。

抵抗変化メモリには、金属酸化膜中に形成されるフィラメントパスの生成消滅で動作する金属酸化物系抵抗変化メモリがある。成膜直後には絶縁性を有するが、高電圧を印加し大電流を流すと局所的に電流が流れ易い微細なパス、所謂、フィラメントパスが形成される。一般的にはフィラメントパス中の組成は金属過剰となって導電性となり、さらに電圧印加を加えると条件によっては酸素が移動し安定化して絶縁性が回復すると考えられている。同様に相変化メモリやコンダクティブブリッジメモリ等においても、ある導電性パス中、パス端における導電性が変化することによって、素子全体の抵抗が変化するのであって、特に不揮発性メモリにおいては、導電性変化が繰り返し安定してできること、導電性変化状態が長時間安定に維持されることが、特に重要である。このためには、導電性パスの大きさ、位置等を制御することが必要となってくる。これを実現するためには、抵抗変化メモリを形成する膜に対しては、膜厚や組成の均一性、結晶化する場合には結晶化グレインサイズ、形状の制御、さらには不純物の混入等を防止する等、膜形成プロセスそのものの最適化が必要とされる。さらには上述の膜以外にも、導電性パスが制御しやすいような、セルの構造の最適化が要望されている。

特開２０１１−１２９６３９号公報

導電性パスをより安定して形成可能な半導体装置記憶装置及びその製造方法を提供する。

実施形態によれば、半導体基板と、前記半導体基板の表面方向に沿って複数層に積層される複数の絶縁層及び複数の第１配線層と、前記複数の第１配線層と交差する方向に配置される複数の第２配線層と、前記第１、第２配線層が交わる交点に配置される複数の抵抗変化膜と有する複数のメモリセルを備えるメモリセルアレイとを具備する半導体記憶装置であって、前記抵抗変化膜と接する前記第１配線層の端部が、前記表面方向において、前記絶縁層の端部よりも内側である。

第１の実施形態に係る半導体記憶装置の全体構成を示すブロック図。 図１中のメモリブロックの３次元構成を示す斜視図。 図１中のメモリセルアレイを示す等価回路図。 第１の実施形態に係る半導体記憶装置のSet, Reset, Readを示す図。 参考例に係るメモリセルアレイの断面図。 第１の実施形態に係るメモリセルアレイの平面図。 図６中のＶＩＩ−ＶＩＩ線に沿った断面図。 第１の実施形態に係る半導体記憶装置の一製造工程を示す図。 第１の実施形態に係る半導体記憶装置の一製造工程を示す図。 第１の実施形態に係る半導体記憶装置の一製造工程を示す図。 第１の実施形態に係る半導体記憶装置の一製造工程を示す図。 第１の実施形態に係る半導体記憶装置の一製造工程を示す図。 第１の実施形態に係る半導体記憶装置の一製造工程を示す図。 第１の実施形態に係る半導体記憶装置の一製造工程を示す図。 第２の実施形態に係るメモリセルアレイの断面図。 第２の実施形態に係る半導体記憶装置の一製造工程を示す図。 第３の実施形態に係るメモリセルアレイの断面図。 第３の実施形態に係る半導体記憶装置の一製造工程を示す図。 第４の実施形態に係るメモリセルアレイの断面図。 第５の実施形態に係るメモリセルアレイの断面図。

［参考例］
下記の実施形態と比較するために、参考例について説明する。

まず、二端子抵抗変化素子において、抵抗変化層と、それを挟む上下電極を備える構成を一例に挙げる。これまでは、基板面に対し平行に下部電極、抵抗変化層、上部電極層が積層されて配置され、電流は基板面に対して垂直方向に流れる構造が主流であった。しかし大容量化するには、上記、下部電極、抵抗変化膜、上部電極を繰り返し積層する必要があって、抵抗変化膜とその界面を複数の層において安定して制御しながら形成することが難しく、特性を安定させることが困難であった。

そこで抵抗変化膜を、電極となる導電性膜、それを分離する絶縁層膜積層の側壁上に形成することによって、電極・抵抗変化膜積層の繰り返しプロセスを避けることが望ましい。この場合には、電極-抵抗変化膜-電極の構造は、基板面に対して平行に積層されて配置され、電流も基板面に対してセル中を水平に流れる構造となる。

上記構成において、セル構造の横方向（基板面に対して水平方向）を微細化するには、隣接セル間を素子分離する溝、もしくはホールの間隔を狭める必要がある。しかし狭い溝、もしくはホール内にカバレッジ良く、抵抗変化膜と電極の両方を埋め込むことが難しい。さらに、均一に膜形成できない場合には、積層構造の上下で膜厚差が生じて電気特性が安定せず、さらにはボイドが形成され、溝・ホール部分が閉塞するとメモリセルとして機能しなくなる。

したがって埋め込むには薄膜が望ましい。一方、セル駆動に対してはセル電流を下げる必要性から厚い方が望ましく、これは隣接セル間の素子間隔縮小とは相容れない。

セル構造を縦方向（基板面に対して垂直方向）に微細化するためには、導電性膜、素子分離絶縁膜の各層の膜厚を薄くする必要がある。しかしそれを妨げる要因としては、素子分離絶縁膜を薄くした場合に縦方向隣接セル間の間隔が狭まり、隣接セル間で電流パスが形成されてしまい、セル間の干渉が発生してしまうことがある。セル構造を縦方向に微細化するためには、上下隣接する素子間の干渉を防ぐために、セル内で形成される本来の導電性パスを一定間隔に分離して形成する必要がある。一定間隔で導電パスが形成するように制御できれば、最小の電極ピッチに設定することができるからである。

例えば、後述する図５は、参考例に係るメモリセルアレイの断面構造を示すものである。図示するように、二端子抵抗変化素子は、導電性層３０２と対向電極となる導電性層３０５との間に挟まれた抵抗変化層３０４から構成される。

この構成において、縦方向（ｚ方向）に素子を縮小することは、上下のセルを電気的に絶縁する絶縁性層３０３を薄くすることに対応する。この場合、導電性層３０５は上下のセルで共通であるがために、抵抗変化層３０４を貫く導電パスが複数形成される。例えば、図中の破線で囲って示す導電パス３３３は、斜め方向に形成され、一層上のセルと共有される。すなわち該当セルの抵抗状態を読み出す際に、導電パス３３３を通じて電流が流れ、該当セルの抵抗値判定に影響を与える。

そのため、素子特性がばらつき、もしくは不安定になるという傾向がある。言い換えれば、素子の特性を安定化させるためには、導電性パスが、すべての素子で均質になることが重要であると言える。

このように、参考例ではフィラメントパスの形成位置がランダムに発生する。そのため、縦方向（ｚ方向）に余裕幅を持たせる必要があり、最小間隔まで縮めることが困難であり、微細化に対して不利である。例えば、図５中では、導電パス３３３等がランダムに発生するため、縦方向（ｚ方向）の絶縁性層３０３の膜厚ｄ３０３に余裕幅を持たせる必要がある。

そこで、以下の実施形態では、図面を参照して、導電性パスをより安定して形成可能な半導体記憶装置及びその製造方法を提案する。この説明においては、半導体記憶装置及びその製造方法として、ＲｅＲＡＭを一例に挙げるが、これに限られることはない。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

［第１の実施形態］
＜１．構成例＞
まず、第１の実施形態に係る半導体記憶装置の構成例について説明する。

１−１．全体構成例
まず、図１を用い、第１の実施形態に係る半導体記憶装置の全体構成例について説明する。
図示するように、本例に係る半導体記憶装置は、メモリブロック２０、アドレスバッファ１４−１、コマンドバッファ１４−２、ヒューズ用レジスタ１５、パワーオンリセット回路１６、制御回路１７、電圧生成回路１８、および入出力バッファ１９を備える。

メモリブロック（Memory Block）２０は、メモリセルアレイ（Memory Cell Array）ＭＡ、ロウデコーダ（Row Dec）１１、カラムデコーダ（Col Dec）１２、およびセンスアンプ（ＳＡ）１３を備える。

メモリセルアレイＭＡは、複数のビット線および複数のワード線の交差位置にマトリクス状にそれぞれ配置される複数のメモリセルを有する。また、メモリセルアレイＭＡは、後述するように半導体基板の基板面垂直方向ｚに沿って、複数積層される三次元構造である。
ロウデコーダ１１は、ロウアドレスをデコードする。ロウデコーダ１１は、ワード線を駆動する駆動回路を備える（図示せず）。
カラムデコーダ１２は、カラムアドレスをデコードする。カラムデコーダ１２は、ビット線を駆動する駆動回路を備える（図示せず）。

センスアンプ（ＳＡ）１３は、カラムデコーダ１２により選択されるビット線に電気的に接続されたメモリセルのデータを読み出す。

アドレスバッファ１４−１は、ロウデコーダ１１およびカラムデコーダ１２に電気的に接続され、ロウアドレスおよびカラムアドレスを保持する。

コマンドバッファ１４−２は、制御回路１７に電気的に接続され、制御コマンドを保持する。

ヒューズ（Ｆｕｓｅ）用レジスタ１５は、入出力バッファ１９にデータバス線等を介して電気的に接続され、例えば、管理データ等の必要なデータを保持する。
パワーオンリセット回路１６は、この半導体記憶装置のパワーオンを検知してリセット信号を制御回路１７に出力する。
電圧生成回路１８は、ロウデコーダ１１、カラムデコーダ１２、センスアンプ１３に電気的に接続され、制御回路１７の制御に従ってこれらの回路に必要な電圧を供給する。
入出力バッファ１９は、センスアンプ１３およびヒューズ用レジスタ１５にデータバス線を介して電気的に接続され、外部のホスト装置等のデータ（Data）、アドレス（Address）、コマンド（Command）を保持する。
制御回路１７は、上記回路を制御する。例えば、制御回路１７は、上記回路を制御し、後述するSet, Reset, Read, and Sensing operation等を行う。

１−２．メモリブロックの構成例
次に、図２を用い、図１中のメモリブロック２０の３次元構成（3D Structure）について説明する。
図示するように、第１の実施形態に係るメモリブロック２０は、グローバルバス等の配線やトランジスタが形成される周辺領域２３、及びワード線コンタクト領域２５上に積層される複数層（この例では、４層）のメモリセルアレイＭＡ０〜ＭＡ３を備える。

半導体基板１００には、周辺領域２３が設けられる。周辺領域２３には、メモリブロック２０に書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。この周辺領域２３には、上記カラムデコーダ１２や、センスアンプ１３、ロウデコーダ１１等が配置されていても良い。

積層された各メモリセルアレイＭＡ０〜ＭＡ３のワード線ＷＬ及びビット線ＢＬと、半導体基板２１上に形成された周辺領域２３とを接続するために、メモリブロック２０の側面に垂直配線（ビアコンタクト）が必要になる。周辺領域２３の二辺には、ワード線コンタクト領域２５が設けられる。ワード線コンタクト領域２５には、ワード線ＷＬと制御回路等とを接続するためのワード線コンタクト２７が形成される。

ワード線ＷＬは、半導体基板１００の表面方向（ここではｘ方向）に沿って配置され、その一端がワード線コンタクト領域２５に形成されたワード線コンタクト２７を介して周辺領域２３に接続される。

ビット線ＢＬは、ワード線ＷＬと交差するように半導体基板１００の表面垂直方向（ここではｚ方向）に沿って、メモリセルアレイＭＡ０〜ＭＡ３に共通して配置され、その一端が周辺領域２３に接続される。ワード線ＷＬとビット線ＢＬとの交差位置に、メモリセルＭＣが配置される。

図示する構成では、複数のメモリセルアレイＭＡ０〜ＭＡ３が半導体基板１００に垂直な方向（ｚ方向）に積層した１つのメモリブロック２０について示している。しかしながら、更にこのような単位メモリブロック２０が、ワード線ＷＬの長手方向及びビット線ＢＬの長手方向（ｚ方向）に複数個マトリクス状に配置されていても良い。

また、ワード線コンタクト領域２５は、本例で示した構成に限られるものではない。

１−３．メモリセルアレイ（ＭＡ）の構成例
次に、図３を用い、各メモリセルアレイ（ＭＡ）の構成例について説明する。ここでは、図２で示したメモリセルアレイＭＡ０を一例に挙げる。

図示するように、メモリセルアレイＭＡ０には、複数のワード線ＷＬと複数のビット線ＢＬとの交差位置に、複数のメモリセルＭＣが配置される。

メモリセルＭＣは、電気的に書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子３３により構成される。
可変抵抗素子３３の電流経路の一端は、複数のワード線ＷＬのいずれかに接続され、他端はビット線ＢＬに接続される。可変抵抗素子３３は、例えば、金属酸化物からなり、タンタル、ニオブ、タングステン、ニッケル、チタン、ジルコニウム、ハフニウム、遷移金属を含む金属酸化物、もしくはシリコン、アルミニウム等の合金から構成される。尚、メモリセルＭＣの構成は、本例に示す形態に限らない。

１−４．Set, Reset, Read動作
次に、図４を用い、本例に係るSet, Reset, Read動作について簡単に説明する。
（Set）
まず、メモリセルのデータ書き込み動作（Set）について、簡単に説明する。
データを書き込むためには、選択されたメモリセルの可変抵抗素子３３に電圧を印加し、その選択可変抵抗素子３３内に電位勾配を発生させて電流を流すことにより行う。
例えば、ワード線ＷＬの電位がビット線ＢＬの電位よりも相対的に低い状態を作る。図示するように、例えば、時間ｔsetの間、ワード線ＷＬに接地電位を与え、ビット線ＢＬに書込み電圧（Ｖset）を与える。

(Reset)
メモリセルのデータ消去動作（Reset）は、選択された可変抵抗素子３３を電流パルスによりジュール加熱して、その可変抵抗素子ＶＲにおける酸化還元反応を促進させること等により行う。

例えば、図示するように、時間ｔresetの間、ワード線ＷＬおよびビット線ＢＬの間に消去電圧（Ｖreset）を与える。

（Read）
メモリセルのデータ読み出し動作（Read）は、例えば、電圧パルスを選択された可変抵抗素子３３に印加し、そのメモリセルの抵抗によって定まる電流をセンスアンプ１３により、検出することにより行う。ここで、この電圧パルスは、可変抵抗素子３３を構成する材料が状態変化を起こさない程度の微小な振幅とすることが望ましい。そして、読み出し電圧を、ビット線ＢＬから選択メモリセルに印加し、センスアンプ１３によりそのときの電流値を測定することにより行う。
例えば、図示するように、時間ｔreadの間、読み出し電圧（Ｖread）を、ビット線ＢＬから選択メモリセル与えることにより行う。

また、上記のように、本例では、時間ｔread ＜時間ｔset＜時間ｔreset、であって、書込み電圧Ｖset＞消去電圧Ｖreset＞読み出し電圧Ｖreadの関係にある。しかしながら、これには限られず、上記の関係は、可変抵抗素子３３の材料等の必要に応じて、適宜変更することが可能である。

１−５．参考例に係る平面及び断面構成
次に、図５を用い、参考例に係るメモリセルアレイＭＡの断面構成について説明する。
図示するように、参考例に係るメモリセルアレイの断面構造では、縦方向（ｚ方向）に、導電性層３０２、絶縁性層３０３が積層される。そして、導電性層３０２と対向電極となる導電性層３０５との間に挟まれた抵抗変化層３０４を備える。

このように、導電性層３０５は、上下のメモリセルで共通である構成であるために、抵抗変化層３０４を貫く導電パスが複数形成される。例えば、図中の破線で囲って示す導電パス３３３は、斜め方向に形成され、一層上のセルと共有される。

そのため、素子特性がばらつき、もしくは不安定になるという傾向がある。言い換えれば、素子の特性を安定化させるためには、導電性パスが、すべての素子で均質になることが重要であると言える。

このように、参考例ではフィラメントパスの形成位置がランダムに発生する。そのため、縦方向（ｚ方向）に余裕幅を持たせる必要があり、最小間隔まで縮めることが困難であり、微細化に対して不利である。例えば、図５中では、導電パス３３３等がランダムに発生するため、縦方向（ｚ方向）の絶縁性層３０３の膜厚ｄ３０３に余裕幅を持たせる必要がある。

１−６．平面及び断面構成
次に、本例に係るメモリセルアレイＭＡの平面及び断面構成について説明する。
図６は、メモリセルアレイＭＡの平面構造である。
図示するように、二端子素子を形成する領域が円柱状であって、抵抗変化層３０４によって隔離される複数の単位メモリセルＭＣが配置される。例えば、図中で囲って示す単位メモリセルＭＣは、二端子素子を形成する領域が円柱状であって、対向電極３０５（ＢＬ）と導電層３０２（ＷＬ）との間に挟まれた抵抗変化層３０４の接点に形成される。対向電極３０５（ＢＬ）及び導電層３０２（ＷＬ）に流れる電流より形成される抵抗変化層３０４中の可変抵抗が、単位メモリセルＭＣの可変抵抗素子３３となる。

図７は、図６中のＶＩＩ−ＶＩＩ線におけるメモリセルアレイＭＡの断面構造である。
図示するように、半導体基板（Si-sub）１００の表面上に、導電層３０２（ＷＬ）及び絶縁層３０３が積層される。導電層３０２（ＷＬ）及び絶縁層３０３の積層中を層間絶縁膜３０１まで貫通するように、対向電極３０５および抵抗変化層３０４が配置される。例えば、図中で囲って示す単位メモリセルＭＣは、対向電極３０５（ＢＬ）と導電層３０２（ＷＬ）との間に挟まれた抵抗変化層３０４の接点に形成される。

対向電極３０５（ＢＬ）は、層間絶縁膜３０１中に設けられるコンタクトプラグ３１０を介して、上記周辺領域２３に電気的に接続される。

周辺領域２３には、層間絶縁膜１２０中に配置される配線層１２１、１２２、およびトランジスタＴＲ等が配置される。配線層１２１、１２２は、コンタクトプラグ３１０とトランジスタＴＲの電流経路とを電気的に接続する。トランジスタＴＲは、半導体基板１００上に設けられるゲート絶縁膜１１１、ゲート絶縁膜上に設けられるゲート電極１１２、ゲート電極１１２の側壁に沿って配置されるスペーサ１１３を備える。

上記のように、第１の実施形態に係る半導体記憶装置の導電性層３０２は、ｘ方向において、絶縁性層３０３よりもセル端から内側に配置される。

上記構成によれば、本例の導電性層３０２は、絶縁層３０３に対して、内側に凹になっているため、導電パス形成領域が限定される。このため、絶縁性層３０３を薄膜化しても、上下隣接セル間の相互干渉が少なく、セルを微細化することができる。

一方、上記図５で示した参考例の構造では、導電性層３０２と導電性層３０５とで挟まれた導電パス形成媒体中において複数の導電パス形成が発生して、異なるメモリセル間で導電パスが干渉してしまい、微細化に対して不利となる。

＜２．製造方法＞
次に、第１の実施形態に係る半導体記憶装置の製造方法について説明する。

まず、図示は省略するが、半導体基板１００上に、メモリセルアレイＭＡを駆動するための上記周辺領域を含む周辺回路２３を形成する。

続いて、図８に示すように、メモリセルアレイＭＡを駆動する周辺回路２３が形成された基板（図示せず）１００上に、層間絶縁膜７０１を形成する。続いて、例えば、ＣＶＤ法等を用い、導電性層７０２と絶縁性層７０３の積層構造を形成する。また積層構造は二層以上の複数の導電性層と絶縁性層の繰り返しからなる。図８では簡略化のために導電性層が三層の場合を図示している。膜厚は導電性層７０２、絶縁性層７０３を、例えば１０ｎｍ程度、２０ｎｍ程度にそれぞれ設定する。

絶縁性層７０３の膜厚は、上下配線間のリーク電流を低く保ち、上下隣接メモリセル間干渉を防ぐために、例えば、５ｎｍ程度以上が望ましい。層間絶縁膜層７０１は、例えば、シリコン酸化膜等である。導電性層７０２は、Ｗ、ＴｉＮ、ＷＮなどの金属、金属窒化物、導電性シリコン（例えばドープドシリコン）である。

続いて、図９に示すように、繰り返し成膜により積層構造を形成した後、例えば、リソグラフィー技術とドライエッチング技術等を用いて層間絶縁膜７０１の表面上までエッチングを行い、溝７１４を形成する。

続いて、形成した溝７１４中を絶縁膜７０４で一旦埋め、ＣＭＰ技術等を用いて、平坦化処理を行い、溝７１４を層間絶縁膜７０４で埋め戻す。絶縁膜７０４は、例えば、シリコン酸化膜であって、ＣＶＤ法や塗布法を用いて成膜する。

続いて、図１０に示すように、リソグラフィー技術とドライエッチング技術を用いて、エッチングを層間絶縁膜７０１上まで行い、溝７１４上の層間絶縁膜部分に周期的にホール７２０を開口する。このときホール７２０の断面には、導電層と層間絶縁膜層とが交互に露出する。

図１１は、図１０中のＢ１−Ｂ１´、Ｃ１−Ｃ１´に沿ったホール７２０の開口後の開口部分のセル部及び非セル部の断面である。図示するように、セル部では、導電層７０２と絶縁性層７０３とが交互に露出する。

続いて、図１２に示すように、セル部のホール開口部分に対し、導電性層７０２の端部を絶縁性層７０３の端部に対して、ｘ方向において、内側に後退させる。

この工程の際、導電性層７０２が金属系の場合には、過酸化水素水と水の混合溶液によりウェットエッチングすることによりシリコン酸化膜からなる絶縁膜層７０３に対して内側に後退させることができる。金属をエッチングさせるウェット液、もしくは、塩素系ガス等の気相雰囲気中でのケミカルエッチングでも構わない。

導電性層７０２がドープドシリコン膜の場合には、硝酸系薬液と水の混合溶液によりウェットエッチングすることによりシリコン酸化膜からなる絶縁性層７０３に対して内側に後退させる。

ここで、導電性層７０２を後退させる幅ｄ７０２は、次の工程で成膜する金属酸化膜などの抵抗性膜７０４の膜厚ｄ７０４よりも厚いことがより望ましい（ｄ７０２＞ｄ７０４）。これは、膜厚よりも薄くても効果が得られることは言うまでもないが、後退幅ｄ７０２が膜厚ｄ７０４よりも大きいと、物理的により確実に隔離することができるからである。

続いて、図１３に示すように、ＣＶＤ法を用いて抵抗変化層７０４となる金属酸化物層を形成する。より平滑に形成するためには、ＡＬＤ（原子層堆積）法で行うことが望ましい。ＡＬＤ法では原料ガスの交互供給を行いながら成膜するため、表面状態に影響されやすく、特に金属膜表面は活性なため分子が分解しやすく成膜速度が早く、一方、層間絶縁膜層は不活性なシリコン酸化膜であるために成膜速度が遅い特性がある。この特性が発現する堆積条件に設定することによって、ＷＬ配線となる金属導電層７０２の側面にのみ選択堆積ができ、ホール内のスペースを確保することができる。

例えば、金属酸化物がハフニウム酸化物の場合、ハフニウム原料としてテトラキス（エチルメチルアミノ）ハフニウムと、酸化剤としてオゾン、Ｈ２Ｏ等を用いる。減圧雰囲気下（例えば２０Ｐａ程度）の処理室内に基板を設置し、４００℃程度に加熱する。そこでテトラキス（エチルメチルアミノ）ハフニウムを短時間供給し、導電性層７０２上に分子を吸着させる。吸着しない余分の原料は窒素パージにより排出し、続いて酸化剤としてＨ２Ｏを供給し、ハフニウム原料と反応させてハフニウム酸化物を成膜し、未反応の余分なＨ２Ｏは次の窒素パージにより排出する。一サイクルあたりの膜厚は吸着するハフニウム原料の量で決まっているため、所望の膜厚に達するまで前記のプロセスを繰り返す。ウエハの加熱温度を変えて、より具体的にはハフニウム原料が導電性金属上のみに吸着できる温度まで下げることで層間絶縁膜上には堆積させずに導電性層のみに選択的に成膜することができる。

続いて、図１４に示すように、ホール底部の抵抗変化層７０４を異方性エッチングによって除去する。続いて、ＣＶＤ法を用いて、導電性層７０５を形成し、導電性層７０２に対する対向電極を形成する。ホール底部の除去は、層間絶縁膜７０１の中に部分的に形成されたコンタクトホールを電気的に接続するために行う。

以上の製造工程により、抵抗変化層７０４を挟むように導電性層７０２と導電性層７０５が配置され二端子抵抗変化素子のメモリセルアレイを形成することができる。

＜３．作用効果＞
第１の実施形態に係る半導体記憶装置及びその製造方法によれば、少なくとも下記（１）の効果が得られる。

（１）導電性パスをより安定して形成可能な半導体装置記憶装置及びその製造方法を提供できる。

上記のように、第１の実施形態に係る半導体記憶装置の導電性層３０２は、ｘ方向において、絶縁性層３０３よりもセル端から内側に配置される。

上記構成によれば、本例の導電性層３０２は、絶縁層３０３に対して、内側に凹になっているため、導電パス形成領域が限定される。このため、絶縁性層３０３を薄膜化しても、上下隣接セル間の相互干渉が少なく、メモリセルの導電性パスをより安定化することができる。換言すれば、本例では、導電性パスを、すべてのメモリセル間で均質にすることができるため、素子特性の安定化に対して有利であるとも言える。

一方、上記図５で示した参考例の構造では、導電性層３０２と導電性層３０５とで挟まれた導電パス形成媒体中において複数の導電パス形成が発生して、異なるメモリセル間で導電パスが干渉してしまい、微細化に対して不利となる。例えば、図中の破線で囲って示す導電パス３３３は、斜め方向に形成され、一層上のセルと共有される。そのため、素子特性がばらつき、もしくは不安定になるという傾向がある。

［第２の実施形態］
次に、第２の実施形態に係る半導体記憶装置及びその製造方法について説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
図１５に示すように、メモリセルアレイを駆動する周辺回路２３が形成された基板（図示せず）上に、層間絶縁膜３０１が形成される。層間絶縁膜３０１上に、複数の導電性層３０２と絶縁性層３０３とが繰り返し積層されている。

さらに、第２の実施形態では、導電性層３０２が、絶縁性層３０３よりもセル端からｘ方向に内側に配置され、かつ絶縁性層３０３はｚ方向に下側に凸形状である点で、上記第１の実施形態と相違する。

このように、絶縁性層３０３を下に凸形状にすることによって、抵抗性層３０４の導電パスの形成領域を更に制限することができる。そのため、上下セル間の相互干渉を低減でき、メモリセルを微細化することができる。

＜製造方法＞
第２の実施形態に係る半導体記憶装置の製造方法は、まず、上記と同様の製造工程を用い、導電性層７０２、絶縁性層７０３の積層構造を形成する。

続いて、上記と同様の製造工程を用い、積層構造にホールを形成する。続いて、上記と同様の製造工程を用い、導電性層７０２を、セル端からｘ方向に絶縁性層７０３よりも内側に後退させる。

続いて、図１６に示すように、アルゴン等のイオンを照射し、イオンビームエッチングを行って、絶縁性層７０３の端部をエッチングし、下側に凸となる上下非対称な構造を形成する。なお図１６では、絶縁性層７０３の上部端部がエッチングされているが、アルゴンイオンの照射時に電子を照射し、絶縁性層７０３の端部エッチング形状を逆テーパー形状にコントロールすることも可能である。

その他は、上記と実質的に同様の製造工程であるため、詳細な説明を省略する。

＜作用効果＞
第２の実施形態に係る半導体記憶装置及びその製造方法によれば、少なくとも下記（１）と同様の効果が得られる。

さらに、第２の実施形態では、導電性層３０２が、絶縁性層３０３よりもセル端からｘ方向に内側に配置され、かつ絶縁性層３０３はｚ方向に下側に凸形状である。

このように、絶縁性層３０３が下に凸形状な構成であることにより、抵抗性層３０４の導電パスの形成領域を更に制限することができる。そのため、上下セル間の相互干渉を低減でき、メモリセルを微細化することができる点で、更に有利である。

［第３の実施形態］
次に、第３の実施形態に係る半導体記憶装置及びその製造方法について説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
図１７に示すように、メモリセルアレイを駆動する周辺回路２３が形成された基板（図示せず）上に、層間絶縁膜３０１が設けられる。層間絶縁膜３０１上に、複数の導電性層３０２と絶縁性層３０３とが繰り返し積層されており、導電性層３０２は絶縁性層３０３よりもセル端から内側に配置され、かつ導電性層３０２が凸形状の先端部３２０を備えている点で、上記実施形態と相違する。

このように、導電性層３０２が凸形状であることによって、導電性層３０２の凸部に導電パスを集中できるため、導電パスの形成領域を更に制限することができ、上下セル間の相互干渉が少なく、セルを微細化することができる。

＜製造方法＞
第３の実施形態に係る半導体記憶装置の製造方法は、まず、上記と同様の製造工程を用い、導電性層７０２、絶縁性層７０３の積層構造を形成する。続いて、上記と同様の製造方法により、導電性層７０２を絶縁性層７０３に対して、ｘ方向に沿って、内側に後退させる。

続いて、図１８に示すように、導電層７０２の先端部を、例えば、熱酸化法を用い、酸化雰囲気中で熱処理することにより、金属酸化物層を表面方向（ここでは、ｘ方向）において成長させ、凸形状３２０を形成しても構わない。この工程では、導電性層７０２の一部が、酸化されて抵抗変化層７０４となることによって、導電性層７０２に接する領域にのみ抵抗変化層７０４を形成することができる。酸化種は、立体角の広い金属導電層を中心に供給されるため酸化が進み易い点がある。

この結果、導電性層７０２の側面にできた金属酸化物の形状は凸形状３２０となり、フィラメントパスが中心付近に形成され易くなる。さらに金属酸化物層３２０は、抵抗変化層３０４となる。電気特性を調整するために、さらにＣＶＤ法やＡＬＤ法で金属酸化物層３２０を積層しても構わない。

例えば、導電性層７０２がシリコン膜である場合、ニッケル、チタンなどの単体金属をＣＶＤ法で形成した後、熱処理を行うとドープドシリコン膜と単体金属は反応して金属シリサイドを形成し、凸形状の先端部３２０を形成することができる。金属シリサイドの形成の際には、体積膨張を伴うが、導電層中心部分ほど金属供給が多く反応がより進み、かつストレスの影響も少ないことから、体積膨張するので、この結果、金属シリサイド膜の形状は凸形状となり、フィラメントパスが形状に依存して中心付近に形成される。

また、この金属シリサイド膜をさらに酸化して、抵抗変化層７０４としても構わないし、あるいは金属シリサイド膜に接して抵抗変化層７０４を成膜しても構わない。絶縁性層７０３の形状制御と、導電性７０２の形状制御の両方を用いてもよいことは言うまでもない。

その他は、上記と実質的に同様の製造工程であるため、詳細な説明を省略する。

＜作用効果＞
第３の実施形態に係る半導体記憶装置及びその製造方法によれば、少なくとも下記（１）と同様の効果が得られる。

さらに本例に係る導電性層３０２は、絶縁性層３０３よりもセル端から内側に配置され、かつ凸形状の先端部３２０を備えている点で、上記実施形態と相違する。

上記構成によれば、導電性層３０２が凸形状にすることによって、導電性層３０２の凸部に導電パスを集中できるため、導電パスの形成領域を更に制限することができ、上下セル間の相互干渉が少なく、セルを微細化することができる点で、更に有利である。

［第４の実施形態］
次に、第４の実施形態に係る半導体記憶装置及びその製造方法について説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
図１９に示すように、本例に係る半導体記憶装置は、メモリセルアレイを駆動する周辺回路２３が形成された基板（図示せず）上に、層間絶縁膜３０１が形成される。さらに、複数の導電性層３０２と絶縁性層３０３が繰り返し積層されており、導電性層３０２は絶縁性層３０３よりもセル端から内側に配置され、導電性層３０２が凸形状の先端部３２０であり、絶縁性層３０３がｚ方向において下に凸形状である。

＜製造方法＞
製造方法に関しては、上記実施形態と実質的に同様であるため、詳細な説明を省略する。

＜作用効果＞
第４の実施形態に係る半導体記憶装置及びその製造方法によれば、少なくとも下記（１）と同様の効果が得られる。

さらに、本例では、複数の導電性層３０２と絶縁性層３０３が繰り返し積層されており、導電性層３０２は絶縁性層３０３よりもセル端から内側に配置され、導電性層３０２が凸形状の先端部３２０であり、絶縁性層３０３がｚ方向において下に凸形状である。

上記のような凸形状を備えることよって、導電パス形成領域をさらに制限することができ、上下セル間の相互干渉が少なく、セルを微細化することができる点で、更に有利である。

［第５の実施形態］
次に、第５の実施形態に係る半導体記憶装置及びその製造方法について説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
図２０に示すように、本例に係る半導体記憶装置は、メモリセルアレイを駆動する周辺回路２３が形成された基板（図示せず）上に、層間絶縁膜３０１が形成される。導電性層３０２及び抵抗性層３０４は、絶縁性層３０３よりもセル端からｘ方向に内側に配置されており、導電性層３０２に接する領域にのみ抵抗変化層３０４が形成される。換言すると、抵抗変化膜３０４は、絶縁性層３０３よりもセル端からｘ方向に沿った内側にのみに配置される。

そのため、導電性層３０５（ＢＬ）についても絶縁性層３０３よりもセル端からｘ方向に内側に配置される。

＜製造方法＞
製造方法に関しては、上記実施形態と実質的に同様であるため、詳細な説明を省略する。

＜作用効果＞
第５の実施形態に係る半導体記憶装置及びその製造方法によれば、少なくとも下記（１）と同様の効果が得られる。

さらに、本例では、導電性層３０２及び抵抗性層３０４は、絶縁性層３０３よりもセル端からｘ方向に内側に配置されており、導電性層３０２に接する領域にのみ抵抗変化層３０４が形成される。そのため、導電性層３０５（ＢＬ）についても絶縁性層３０３よりもセル端からｘ方向に内側に配置される。

上記構成によれば、抵抗変化層３０４が、導電性層３０２と絶縁性層３０３の両方に接した場合よりも、さらに導電パスを制限できるので、セルを微細化することができる。

なお、上記第１乃至第４の実施形態１に対し、第５の実施形態に係る構成を適用しても、相互に効果を打ち消すことなく、両方の効果を相乗して得ることができることは勿論である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００…半導体基板、３０２…導電性層（第１配線層）、３０３…絶縁性層、３０４…抵抗変化層、３０５…対向電極層（第２配線層）。

Claims (7)

1. 半導体基板と、
   前記半導体基板の表面方向に沿って複数層に積層される複数の絶縁層及び複数の第１配線層と、前記複数の第１配線層と交差する方向に配置される複数の第２配線層と、前記第１、第２配線層が交わる交点に配置される複数の抵抗変化膜と有する複数のメモリセルを備えるメモリセルアレイとを具備する半導体記憶装置であって、
   前記抵抗変化膜と接する前記第１配線層の端部が、前記表面方向において、前記絶縁層の端部よりも内側である。
2. 前記抵抗変化層と接する前記絶縁層の電極端部が凸形状である
   請求項１に記載の半導体記憶装置。
3. 前記抵抗変化層と接する前記第１配線層の電極端部が凸形状である
   請求項１又は２に記載の半導体記憶装置。
4. 前記第２配線層と接する抵抗変化層が、前記表面方向において、前記絶縁層の端部よりも内側に設けられる
   請求項１乃至３のいずれかに記載の半導体記憶装置。
5. 半導体基板上に、層間絶縁膜を形成する工程と、
   前記層間絶縁膜上に、第１配線層と第１絶縁層とを交互に積層して積層膜を形成する工程と、
   前記積層膜に、前記層間絶縁膜の表面上までの溝を形成する工程と、
   前記溝の内部を第２絶縁膜で埋める工程と、
   セル部における前記第２絶縁膜に、前記前記層間絶縁膜の表面上までの穴を形成する工程と、
   前記セル部における前記穴中の前記第１配線層の端部を、表面方向において、前記第１絶縁層の端部よりも内側となるように、後退させる工程と、
   前記穴の側壁上に抵抗変化膜を形成する工程と、
   前記抵抗変化膜上に第２配線層を形成し、前記穴の内部を埋め込む工程とを具備する
   半導体記憶装置の製造方法。
6. 前記セル部における前記穴中の前記第１配線層の端部を、表面方向において、前記第１絶縁層の端部よりも内側となるように、後退させた後に、
   前記第１絶縁層の端部をエッチングして凸形状を形成し、上下において非対称な前記第１絶縁層の端部を形成する工程を更に具備する
   請求項５に記載の半導体記憶装置の製造方法。
7. 前記セル部における前記穴中の前記第１配線層の端部を、表面方向において、前記第１絶縁層の端部よりも内側となるように、後退させた後に、
   第１配線層の先端部を、前記表面方向において成長させ、凸形状を形成する工程とを更に具備する
   請求項５又は６に記載の半導体記憶装置の製造方法。

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