JP2016192478A - 記憶装置 - Google Patents

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Abstract

【課題】メモリセル間の干渉が少ない記憶装置を提供する。
【解決手段】実施形態に係る記憶装置は、第１方向に延びる第１配線と、前記第１方向に対して交差した第２方向に延びる第２配線と、前記第１配線の表面上の少なくとも一部に設けられた第１層と、前記第２配線の表面上の少なくとも一部に設けられた第２層と、前記第１配線と前記第２配線との間に設けられ、前記第１層及び前記第２層に接した第３層と、を備える。前記第１層は第１４族の第１元素を含み、前記第２層は第１５族の第２元素及び第１６族の第３元素を含み、前記第３層は、前記第１元素、前記第２元素及び前記第３元素を含む。
【選択図】図３

Description

本発明の実施形態は、記憶装置に関する。
近年、メモリセルを三次元的に集積させた記憶装置が提案されている。このような記憶装置においては、第１方向に延びる複数本のワード線と、第２方向に延びる複数本のビット線が設けられており、各ワード線と各ビット線の間にメモリセルが接続されている。そして、１本のワード線と１本のビット線との間に所定の電圧を印加することにより、それらの間に接続された１つのメモリセルを選択し、このメモリセルに対してデータの書込又は読出を行っている。しかしながら、今後、メモリセルをより一層高集積化しようとすると、メモリセル間の干渉が顕在化する可能性がある。
特開２００９−０４９１８３号公報
実施形態の目的は、メモリセル間の干渉が少ない記憶装置を提供することである。
実施形態に係る記憶装置は、第１方向に延びる第１配線と、前記第１方向に対して交差した第２方向に延びる第２配線と、前記第１配線の表面上の少なくとも一部に設けられた第１層と、前記第２配線の表面上の少なくとも一部に設けられた第２層と、前記第１配線と前記第２配線との間に設けられ、前記第１層及び前記第２層に接した第３層と、を備える。前記第１層は第１４族の第１元素を含み、前記第２層は第１５族の第２元素及び第１６族の第３元素を含み、前記第３層は、前記第１元素、前記第２元素及び前記第３元素を含む。
実施形態に係る記憶装置は、第１方向に延びる第１配線と、前記第１方向に対して交差した第２方向に延びる第２配線と、前記第１配線における前記第２配線に対向した側面上に形成された抵抗変化層と、を備える。前記第２配線は、前記抵抗変化層に接していない第１導電層と、前記第１導電層に積層され、前記抵抗変化層に接した第２導電層と、を有する。
第１の実施形態に係る記憶装置を示す斜視図である。 （ａ）及び（ｂ）は、第１の実施形態に係る記憶装置を示す断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る記憶装置のメモリセルを示す断面図であり、（ａ）は高抵抗状態を示し、（ｂ）は低抵抗状態を示す。 （ａ）及び（ｂ）は、横軸に時間をとり、縦軸に電圧をとって、第１の実施形態に係る記憶装置の駆動信号を示すグラフ図であり、（ａ）はセット動作を示し、（ｂ）はリセット動作を示す。 （ａ）〜（ｃ）は、第１の実施形態に係る記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第１の実施形態の第１の変形例に係る記憶装置のメモリセルを示す断面図であり、（ａ）は高抵抗状態を示し、（ｂ）は低抵抗状態を示す。 （ａ）及び（ｂ）は、第１の実施形態の第２の変形例に係る記憶装置のメモリセルを示す断面図であり、（ａ）は高抵抗状態を示し、（ｂ）は低抵抗状態を示す。 第２の実施形態に係る記憶装置を示す斜視図である。 （ａ）は第２の実施形態に係る記憶装置を示す断面図であり、（ｂ）は第２の実施形態に係る記憶装置のメモリセルを示す断面図である。 （ａ）〜（ｃ）は、第２の実施形態に係る記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第２の実施形態に係る記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第２の実施形態の効果を示す図であり、（ａ）は第２の実施形態に係る記憶装置を示し、（ｂ）は比較例に係る記憶装置を示す。 第２の実施形態の変形例に係る記憶装置を示す断面図である。 （ａ）〜（ｃ）は、第２の実施形態の変形例に係る記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第２の実施形態の変形例に係る記憶装置の製造方法を示す断面図である。
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置を示す斜視図である。
図２（ａ）及び（ｂ）は、本実施形態に係る記憶装置を示す断面図である。
図３（ａ）及び（ｂ）は、本実施形態に係る記憶装置のメモリセルを示す断面図であり、（ａ）は高抵抗状態を示し、（ｂ）は低抵抗状態を示す。
図４（ａ）及び（ｂ）は、横軸に時間をとり、縦軸に電圧をとって、本実施形態に係る記憶装置の駆動信号を示すグラフ図であり、（ａ）はセット動作を示し、（ｂ）はリセット動作を示す。
なお、図示の便宜上、図１、図２（ａ）及び（ｂ）においては、各部を簡略化して描いている。また、図２（ｂ）はローカルビット線３１を含むＹＺ平面を示し、ゲート電極２５及びローカルワード線３２を図示するために、手前側の層間絶縁膜３９を省略している。ゲート電極２５及びローカルワード線３２は側面が見えているが、図を見やすくするために、ハッチングを付している。
本実施形態に係る記憶装置は、ＰＣＲＡＭ（Phase Change Random Access Memory：相変化メモリ）である。
図１、図２（ａ）及び（ｂ）に示すように、本実施形態に係る記憶装置１においては、シリコン基板１０が設けられている。
以下、説明の便宜上、本明細書においてはＸＹＺ直交座標系を採用する。シリコン基板１０の上面に対して平行で、且つ相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面に対して垂直な方向を「Ｚ方向」とする。
シリコン基板１０上には、Ｘ方向に延びる複数本のグローバルビット線１１が設けられている。複数本のグローバルビット線１１は、Ｙ方向に沿って周期的に配列されている。グローバルビット線１１は、例えば、シリコン基板１０の上層部分が素子分離絶縁体（図示せず）によって区画されて形成されているか、又は、シリコン基板１０上に絶縁膜（図示せず）が設けられ、その上に、ポリシリコンによって形成されている。グローバルビット線１１上には、配線選択部２０が設けられており、その上には、記憶部３０が設けられている。
配線選択部２０においては、複数本の半導体部材２１が設けられている。複数本の半導体部材２１はＸ方向及びＹ方向に沿ってマトリクス状に配列されており、各半導体部材２１はＺ方向に延びている。そして、Ｘ方向に沿って１列に配列された複数本の半導体部材２１が、１本のグローバルビット線１１に共通接続されている。各半導体部材２１においては、下側、すなわち、グローバルビット線１１側から、ｎ＋形部分２２、ｐ−形部分２３、ｎ＋形部分２４がＺ方向に沿ってこの順に配列されている。なお、ｎ形とｐ形の関係は逆になってもよい。
Ｘ方向における半導体部材２１間には、Ｙ方向に延びるゲート電極２５が設けられている。Ｚ方向において、ゲート電極２５同士は同じ位置にある。また、Ｘ方向から見て、ゲート電極２５は、ｎ＋形部分２２の上部、ｐ−形部分２３の全体及びｎ＋形部分２４の下部と重なっている。半導体部材２１とゲート電極２５との間には、例えばシリコン酸化物からなるゲート絶縁膜２７が設けられている。ｎ＋形部分２２、ｐ−形部分２３及びｎ＋形部分２４を含む半導体部材２１、ゲート絶縁膜２７、並びに、ゲート電極２５により、ｎチャネル形のＴＦＴ（Thin Film Transistor：薄膜トランジスタ）２９が構成されている。
記憶部３０においては、複数本のローカルビット線３１が設けられている。複数本のローカルビット線３１はＸ方向及びＹ方向に沿ってマトリクス状に配列されており、各ローカルビット線３１はＺ方向に延びている。ローカルビット線３１は、例えば、タングステン（Ｗ）等の金属材料により形成されている。なお、ローカルビット線３１はポリシリコンにより形成されていてもよい。そして、各ローカルビット線３１の下端が各半導体部材２１の上端に接続されている。従って、各ローカルビット線３１の下端は各半導体部材２１を介してグローバルビット線１１に接続されている。
Ｘ方向において隣り合うローカルビット線３１の間には、ローカルワード線３２が設けられている。ローカルワード線３２はＹ方向に延び、Ｘ方向において２列配置され、Ｚ方向において複数段配列されている。すなわち、あるＸＺ断面においては、Ｘ方向に沿って、１本のローカルビット線３１と２列のローカルワード線３２が交互に配列されている。グローバルビット線１１、半導体部材２１、ゲート電極２５、ローカルビット線３１及びローカルワード線３２の間には、例えばシリコン酸化膜からなる層間絶縁膜３９が設けられている。Ｘ方向において隣り合うローカルビット線３１の間に配置された２本のローカルワード線３２の間にも、層間絶縁膜３９の一部が配置されている。
図３（ａ）及び（ｂ）に示すように、ローカルワード線３２においては、例えばタングステンからなる本体部３２ａが設けられており、本体部３２ａの上面上、下面上及びローカルビット線３１に対向する側面上には、例えばチタン窒化物（ＴｉＮ）からなるバリアメタル層３２ｂが設けられている。本体部３２ａ及びバリアメタル層３２ｂにより、ローカルワード線３２が構成されている。なお、バリアメタル層３２ｂは設けられていなくてもよい。
そして、ローカルワード線３２の上面上、下面上及びローカルビット線３１に対向する側面上、すなわち、バリアメタル層３２ｂの表面上には、ゲルマニウムからなるゲルマニウム（Ｇｅ）層３４が設けられている。一方、各ローカルビット線３１におけるローカルワード線３２に対向する側面上には、例えばタングステン酸化物からなる絶縁性のタングステン酸化層３１ｂが設けられている。Ｇｅ層３４はタングステン酸化層３１ｂを介してローカルビット線３１に接している。また、ローカルビット線３１と層間絶縁膜３９との間には、アンチモン−テルル合金からなるアンチモン−テルル（Ｓｂ２Ｔｅ３）層３５が設けられている。Ｓｂ２Ｔｅ３層３５は、例えば超格子層である。
Ｇｅ層３４とＳｂ２Ｔｅ３層３５との間には、ゲルマニウムが局在したＳｂ２Ｔｅ３領域３６ｓ又はゲルマニウムが分散分布したＳｂ２Ｔｅ３領域３６ｔ（以下、総称して「ＧｅＳｂＴｅ層３６」ともいう）が設けられている。換言すれば、ＧｅＳｂＴｅ層３６は、ゲルマニウムが局在したＳｂ２Ｔｅ３領域３６ｓが支配的な第１状態と、ゲルマニウムが分散分布したＳｂ２Ｔｅ３領域３６ｔが支配的な第２状態と、をとり得る。なお、「局在」とは、ＧｅＳｂＴｅ層３６中において、ゲルマニウム濃度が９９ａｔ％以上である領域が存在することをいう。このような領域が電流経路に介在すると、ＧｅＳｂＴｅ層３６の抵抗値が相対的に高くなる。一方、「分散分布」とは、ＧｅＳｂＴｅ層３６中において、ゲルマニウム濃度が９９ａｔ％以上となる領域が存在しないことをいう。これにより、電流経路全体においてゲルマニウム濃度が９９ａｔ％未満となるため、ＧｅＳｂＴｅ層３６の抵抗値が相対的に低くなる。そして、各ローカルビット線３１と各ローカルワード線３２との最近接部分には、ＧｅＳｂＴｅ層３６を抵抗変化層としたメモリセル３３が形成されている。
ゲルマニウム（Ｇｅ）の抵抗率はアンチモン−テルル（Ｓｂ２Ｔｅ３）の抵抗率よりも高い。従って、図３（ａ）に示すように、ＧｅＳｂＴｅ層３６がゲルマニウムが局在したＳｂ２Ｔｅ３領域３６ｓである場合には、ローカルビット線３１とローカルワード線３２との間の抵抗値は相対的に高く、メモリセル３３は高抵抗状態にある。一方、図３（ｂ）に示すように、ＧｅＳｂＴｅ層３６がゲルマニウムが分散分布したＳｂ２Ｔｅ３領域３６ｔである場合には、メモリセル３３は低抵抗状態となる。
図４（ａ）に示すように、メモリセル３３を高抵抗状態から低抵抗状態に移行させる動作、すなわち、セット動作においては、メモリセル３３に対して、ローカルビット線３１を正極としローカルワード線３２を負極とするセット電圧を、例えば１０ｎｓ（ナノ秒）間かけて電圧を規定値まで上昇させ、例えば５０ｎｓ（ナノ秒）間印加した後、例えば４００ｎｓ間かけてゼロまで降下させる。電圧を印加するときのパルス幅（電圧入力時間）は、典型的には５０ｎｓ以上である。もっとも、パルス幅は、ＧｅＳｂＴｅ層３６の膜厚や材料、組成によっては、５０ｎｓ未満でもよい。パルス幅は、十分な電圧まで昇圧できればよく、短いパルス幅の場合には、所定の電圧まで配線遅延等により上がらないことを危惧して長めに設定することがある。またパルス立ち上がり時間は、例えば１０ｎｓ以下であるが、１０ｎｓ以上でもよく任意である。この動作によって、Ｇｅ層３４は低電圧（低電位ポテンシャル）のローカルワード線３２側に凝集する。その後、十分に長い立ち下り時間で印加電圧が０Ｖになると、ＧｅＳｂＴｅ層３６が時間をかけて冷却（徐冷）され、凝集したゲルマニウムが熱拡散することにより、ゲルマニウムが分散分布したＳｂ２Ｔｅ３領域３６ｔが形成され、メモリセル３３は低抵抗状態となる。
一方、メモリセル３３を低抵抗状態から高抵抗状態に移行させる動作、すなわち、リセット動作においては、メモリセル３３に対して、ローカルビット線３１を正極としローカルワード線３２を負極とするリセット電圧を、例えば１０ｎｓ間かけて電圧を規定値まで上昇させ、例えば５０ｎｓ間印加した後、例えば１０ｎｓ間でゼロまで降下させる。この動作によって、Ｇｅ層３４は低電圧（低電位ポテンシャル）のローカルワード線３２側に凝集する。その後、短い立ち下り時間で印加電圧が０Ｖになると、ＧｅＳｂＴｅ層３６が短い時間で冷却（急冷）され、凝集したゲルマニウムが局在したＳｂ２Ｔｅ３領域３６ｓが形成される。この結果、メモリセル３３が高抵抗状態に戻る。
次に、本実施形態に係る記憶装置の製造方法について説明する。
図５（ａ）〜（ｃ）は、本実施形態に係る記憶装置の製造方法を示す断面図である。
先ず、図１、図２（ａ）及び（ｂ）に示すように、通常の方法により、シリコン基板１０上に複数本のグローバルビット線１１を形成し、その上に配線選択部２０を形成する。
次に、図５（ａ）に示すように、配線選択部２０上に、層間絶縁膜３９と犠牲膜４１を交互に積層させて、積層体４２を形成する。例えば、層間絶縁膜３９はシリコン酸化物により形成し、犠牲膜４１はシリコン窒化物により形成する。次に、積層体４２に対して、例えばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施すことにより、ＹＺ平面に沿って拡がるスリット４３を形成する。
次に、図５（ｂ）に示すように、スリット４３の側面上にアンチモンとテルルを堆積させて、Ｓｂ２Ｔｅ３層３５を形成する。なお、アンチモン−テルル化合物を堆積させてもよい。次に、スリット４３内を埋め込むように、Ｓｂ２Ｔｅ３層３５上にタングステン膜３１ａを形成する。
次に、図５（ｃ）に示すように、例えばＲＩＥを施すことにより、積層体４２におけるスリット４３から離隔した部分に、ＹＺ平面に沿って拡がるスリット４４を形成する。そして、スリット４４を介して等方性エッチングを施すことにより、層間絶縁膜３９を残留させつつ、犠牲膜４１を除去する。例えば、犠牲膜４１をシリコン窒化物により形成した場合は、エッチング液として熱リン酸を用いたウェットエッチングを行う。これにより、Ｚ方向において隣り合う層間絶縁膜３９間に、スリット４４に連通した凹部４５が形成される。凹部４５にはＳｂ２Ｔｅ３層３５を貫通させ、タングステン膜３１ａ内に進入させる。次に、ウェット処理、例えば、純水への浸漬を行う。これにより、タングステン膜３１ａにおける凹部４５の内面に露出した部分が酸化されて、タングステン酸化層３１ｂが形成される。
次に、図３（ａ）に示すように、スリット４４を介して、凹部４５の内面上にゲルマニウムを堆積させることにより、Ｇｅ層３４を形成する。Ｇｅ層３４はタングステン酸化層３１ａ、Ｓｂ２Ｔｅ３層３５及び層間絶縁膜３９に接触する。次に、チタン窒化物を堆積させて、Ｇｅ層３４の表面上にチタン窒化層を形成する。次に、凹部４５内を埋め込むようにタングステンを堆積させて、タングステン膜を形成する。次に、スリット４４内に堆積されたタングステン膜及びチタン窒化層をエッチングにより除去する。これにより、凹部４５内に残留したチタン窒化層がバリアメタル層３２ｂとなり、凹部４５内に残留したタングステン膜が本体部３２ａとなる。このようにして、Ｚ方向において隣り合う層間絶縁膜３９間に、バリアメタル層３２ｂ及び本体部３２ａからなるローカルワード線３２が形成される。
次に、図２（ａ）及び（ｂ）に示すように、スリット４４内に層間絶縁膜３９を埋め込む。次に、各スリット４３内に形成されたタングステン膜３１ａ及びＳｂ２Ｔｅ３層３５を、Ｙ方向に沿って分断する。これにより、タングステン膜３１ａが複数本のローカルビット線３１に分割されると共に、Ｓｂ２Ｔｅ３層３５がローカルビット線３１毎に分割される。次に、ローカルビット線３１間に層間絶縁膜３９を埋め込む。
次に、フォーミング処理を行う。すなわち、ローカルビット線３１とローカルワード線３２との間に、ローカルビット線３１を正極としローカルワード線３２を負極とするフォーミング電圧を印加する。これにより、Ｇｅ層３４に含まれるゲルマニウム原子がＳｂ２Ｔｅ３層３５内に局所的に拡散して、ＧｅＳｂＴｅ層３６が形成される。なお、フォーミング処理は熱処理によって実施してもよい。このようにして、本実施形態に係る記憶装置１が製造される。
次に、本実施形態の効果について説明する。
図３（ａ）及び（ｂ）に示すように、本実施形態のメモリセル３３においては、ローカルワード線３２とＳｂ２Ｔｅ３層３５の間に形成されたＧｅＳｂＴｅ層３６の抵抗のみが変化する。そして、ＧｅＳｂＴｅ層３６は、Ｘ方向、Ｙ方向及びＺ方向において隣り合うメモリセル３３間で分断されている。これにより、隣り合うメモリセル３３間の干渉を抑制することができ、誤動作を抑制することができる。メモリセル３３間の干渉が抑制されると、記憶装置１の微細化が容易になる。
また、メモリセル３３が低抵抗状態である場合には、ローカルビット線３１からローカルワード線３２に流れる電流の大部分は、ゲルマニウムが分散分布したＳｂ２Ｔｅ３領域３６ｔ又はゲルマニウムが局在したＳｂ２Ｔｅ３領域３６ｓからなるＧｅＳｂＴｅ層３６を介して流れる。このため、セット動作時及びリセット動作時に加熱される領域はＧｅＳｂＴｅ層３６及びその周辺に限定され、隣のメモリセルのＧｅＳｂＴｅ層３６を加熱する程度が少ない。これによっても、メモリセル３３間の干渉を抑制することができる。
更に、図５（ｃ）に示すように、本実施形態においては、エッチングにより凹部４５を形成する際に、凹部４５の先端をタングステン膜３１ａ内に進入させている。このときの進入長さには、ある程度の許容範囲がある。従って、凹部４５を形成するためのエッチングの停止位置を厳密に制御する必要がない。このため、本実施形態に係る記憶装置は、製造が容易である。
このように、本実施形態によれば、微細化してもメモリセル間の干渉が少なく、動作が安定な記憶装置を容易に製造することができる。
なお、Ｇｅ層３４の材料には、ゲルマニウム（Ｇｅ）の替わりに、第１４族（第ＩＶ族）に属するゲルマニウム以外の元素を用いてもよく、例えば、シリコン（Ｓｉ）又は炭素（Ｃ）を用いてもよい。また、Ｓｂ２Ｔｅ３層３５の替わりに、第１５族（第Ｖ族）に属するアンチモン以外の元素と第１６族（カルコゲン）との化合物層を用いてもよく、遷移金属のカルコゲナイト化合物層を用いてもよく、例えば、ビスマス−テルル（ＢｉＴｅ）層を用いてもよい。
（第１の実施形態の第１の変形例）
次に、第１の実施形態の第１の変形例について説明する。
図６（ａ）及び（ｂ）は、本変形例に係る記憶装置のメモリセルを示す断面図であり、（ａ）は高抵抗状態を示し、（ｂ）は低抵抗状態を示す。
図６（ａ）に示すように、本変形例に係る記憶装置１ａにおいては、凹部４５がＳｂ２Ｔｅ３層３５を貫通しておらず、ローカルビット線３１とローカルワード線３２との間の領域の略全体に、ＧｅＳｂＴｅ層３６が設けられている。従って、ＧｅＳｂＴｅ層３６の形状はＹＺ平面に沿って拡がる板状であり、ＧｅＳｂＴｅ層３６は、ローカルビット線３１の側面３１ｓ及びローカルワード線３２の側面３２ｓのそれぞれに面状に接している。
これにより、図６（ｂ）に示すように、メモリセル３３が低抵抗状態であるときに、ＧｅＳｂＴｅ層３６は、ローカルワード線３２の側面３２ｓの略全体を覆うように、平面状に形成される。この結果、低抵抗状態のときに流れる電流が大きくなり、高抵抗状態のときに流れる電流量に対する低抵抗状態のときに流れる電流量の比（オン／オフ比）が高くなる。これにより、読出動作がより安定する。
また、本変形例においても、抵抗変化層であるＧｅＳｂＴｅ層３６は隣り合うメモリセル３３間で分断されているため、メモリセル３３間の干渉が少ない。また、セット動作時及びリセット動作時の発熱領域がＧｅＳｂＴｅ層３６及びその周辺に限定されているため、隣のメモリセル３３に及ぼす熱影響が少ない。
本変形例における上記以外の構成、動作、製造方法及び効果は、前述の第１の実施形態と同様である。
（第１の実施形態の第２の変形例）
次に、第１の実施形態の第２の変形例について説明する。
図７（ａ）及び（ｂ）は、本変形例に係る記憶装置のメモリセルを示す断面図であり、（ａ）は高抵抗状態を示し、（ｂ）は低抵抗状態を示す。
図７（ａ）に示すように、本変形例に係る記憶装置１ｂにおいては、前述の第１の変形例に係る記憶装置１ａと比較して、Ｇｅ層３４とＳｂ２Ｔｅ３層３５の位置が逆になっている。すなわち、ローカルビット線３１の側面３１ｓ上にＧｅ層３４が形成され、ローカルワード線３２の上面上、下面上及び側面３２ｓ上にＳｂ２Ｔｅ３層３５が形成されている。
図７（ｂ）に示すように、この構成によっても、低抵抗時にはローカルワード線３２の側面３２ｓ上の略全体にＧｅＳｂＴｅ層３６が形成される。
本変形例における上記以外の構成、動作、製造方法及び効果は、前述の第１の変形例と同様である。
（第２の実施形態）
次に、第２の実施形態について説明する。
図８は、本実施形態に係る記憶装置を示す斜視図である。
図９（ａ）は本実施形態に係る記憶装置を示す断面図であり、（ｂ）は本実施形態に係る記憶装置のメモリセルを示す断面図である。
図８及び図９（ａ）に示すように、本実施形態に係る記憶装置２は、記憶部３０の構成が、前述の第１の実施形態に係る記憶装置１（図１参照）とは異なっている。すなわち、記憶装置２においては、Ｘ方向において隣り合う２本のローカルビット線３１間に、Ｙ方向に延びるローカルワード線３２がＺ方向に沿って１列に配置されている。従って、あるＸＺ断面においては、Ｘ方向に沿って、ローカルビット線３１とローカルワード線３２が交互に配列されている。
そして、ローカルビット線３１におけるＸ方向両側に向いた側面３１ｓ上の全面に、抵抗変化層としてのＧｅＳｂＴｅ層３６が設けられている。ＧｅＳｂＴｅ層３６は超格子層である。なお、単層のＧｅＳｂＴｅ層３６の替わりに、Ｇｅ層とＳｂ２Ｔｅ３層との積層膜が設けられていてもよい。各ＧｅＳｂＴｅ層３６は、Ｚ方向を厚さ方向とし、Ｙ方向を幅方向として、Ｚ方向に延びている。これにより、ローカルビット線３１とローカルワード線３２との間には、ＧｅＳｂＴｅ層３６が介在している。
図９（ｂ）に示すように、ローカルワード線３２においては、例えばタングステン（Ｗ）からなる本体部３２ａが設けられており、本体部３２ａの上面上には、例えばチタン窒化物（ＴｉＮ）からなるバリアメタル層３２ｂが設けられている。バリアメタル層３２ｂは、本体部３２ａの下面上及びローカルビット線３１に対向した側面上には設けられていない。本体部３２ａのＺ方向の厚さはバリアメタル層３２ｂのＺ方向の厚さよりも厚く、本体部３２ａの抵抗率はバリアメタル層３２ｂの抵抗率よりも低い。
また、本体部３２ａとＧｅＳｂＴｅ層３６との間には、例えばシリコン酸化物（ＳｉＯ２）からなる絶縁部材５１が設けられている。但し、絶縁部材５１はバリアメタル層３２ｂとＧｅＳｂＴｅ層３６との間には設けられていない。このため、バリアメタル層３２ｂは絶縁部材５１上にも配置され、その側面はＧｅＳｂＴｅ層３６に接している。これにより、ローカルビット線３１からＧｅＳｂＴｅ層３６を介してローカルワード線３２に流れる電流は、バリアメタル層３２ｂにおける絶縁部材５１上に配置された部分を通過することになる。
次に、本実施形態に係る記憶装置の製造方法について説明する。
図１０（ａ）〜（ｃ）、図１１（ａ）及び（ｂ）は、本実施形態に係る記憶装置の製造方法を示す断面図である。
先ず、図８に示すように、通常の方法により、シリコン基板１０上に複数本のグローバルビット線１１を形成し、その上に配線選択部２０を形成する。
次に、図１０（ａ）に示すように、配線選択部２０上に、例えばシリコン酸化物からなる層間絶縁膜３９、例えばタングステンからなるタングステン膜５２、例えばチタン窒化物からなるチタン窒化膜５３を、この順に繰り返し形成する。これにより、積層体５５が形成される。なお、タングステン膜５２とチタン窒化膜５３の積層順序は逆でも構わない。次に、積層体５５にＹＺ平面に沿って拡がるスリット５６を形成する。これにより、タングステン膜５２及びチタン窒化膜５３がスリット５６により分断されて、それぞれ、ローカルワード線３２の本体部３２ａ及びバリアメタル層３２ｂとなる。
次に、図１０（ｂ）に示すように、スリット５６を介して等方性エッチングを施す。このエッチングの条件は、シリコン酸化物及びチタン窒化物に対してタングステンが優先的にエッチングされるような条件とする。これにより、スリット５６の側面における本体部３２ａの露出領域が後退し、Ｙ方向に延びる凹部５７が形成される。
次に、図１０（ｃ）に示すように、例えばＡＬＤ（Atomic Layer Deposition：原子層堆積）法によりスリット５６の内面上にシリコン酸化膜５８を形成する。シリコン酸化膜５８は、凹部５７内にも埋め込む。
次に、図１１（ａ）に示すように、スリット５６を介してシリコン酸化膜５８をエッチバックすることにより、シリコン酸化膜５８における凹部５７の外部に堆積された部分を除去する。これにより、シリコン酸化膜５８における凹部５７内に残留した部分が、絶縁部材５１となる。
次に、図１１（ｂ）に示すように、スリット５６の内面上にＧｅＳｂＴｅ層３６を形成する。ＧｅＳｂＴｅ層３６は、層間絶縁膜３９、絶縁部材５１及びバリアメタル層３２ｂに接触するが、本体部３２ａからは絶縁部材５１によって離隔される。
次に、図９（ａ）及び（ｂ）に示すように、スリット５６内を埋め込むように、タングステンを堆積させる。次に、例えばフォトリソグラフィ法により、タングステン及びＧｅＳｂＴｅ層３６をＹ方向に沿って分断する。これにより、スリット５６内のタングステンが複数本のローカルビット線３１に加工される。次に、スリット５６内におけるローカルビット線３１間及びＧｅＳｂＴｅ層３６間に、層間絶縁膜３９を埋め込む。このようにして、本実施形態に係る記憶装置２が製造される。
次に、本実施形態の効果について説明する。
図１２（ａ）及び（ｂ）は、本実施形態の効果を示す図であり、（ａ）は本実施形態に係る記憶装置を示し、（ｂ）は比較例に係る記憶装置を示す。
図１２（ａ）に示すように、本実施形態に係る記憶装置２においては、ローカルワード線３２の本体部３２ａとＧｅＳｂＴｅ層３６との間に絶縁部材５１が設けられているため、ローカルビット線３１からＧｅＳｂＴｅ層３６を介してローカルワード線３２に至る電流経路において、絶縁部材５１と層間絶縁膜３９との間の部分は、バリアメタル層３２ｂに限定される。
このように、ＧｅＳｂＴｅ層３６の近傍において電流経路が狭窄されることにより、ＧｅＳｂＴｅ層３６における相変化部分３６ａもＺ方向における幅が狭くなり、熱影響部３６ｂのＺ方向における幅も狭くなる。この結果、ＧｅＳｂＴｅ層３６において、あるメモリセル３３に属する相変化部分３６ａを相変化させたときに、この動作に伴う熱影響部３６ｂが、隣のメモリセル３３に属する部分３６ｃに到達することを抑制でき、隣のメモリセル３３の動作に干渉することを防止できる。この結果、メモリセル３３間の距離を短くすることができ、記憶装置２の微細化を図ることができる。
これに対して、図１２（ｂ）に示すように、比較例に係る記憶装置１０２においては、絶縁部材５１が設けられていないため、ローカルワード線３２の側面全体がＧｅＳｂＴｅ層３６に接している。これにより、ＧｅＳｂＴｅ層３６における相変化部分３６ａのＺ方向における幅が広くなり、熱影響部３６ｂのＺ方向における幅も広くなる。この結果、あるメモリセル３３の相変化に伴って生じる熱影響部３６ｂが、隣のメモリセル３３に属する部分３６ｃに到達する可能性が高く、隣のメモリセル３３が干渉されやすい。例えば、あるメモリセル３３の動作に伴う熱が残っていると、その隣のメモリセル３３に急冷が必要なリセット動作（図４（ｂ）参照）をさせようとしたときに、効率的に冷却できずに徐冷となり、セット動作（図４（ａ）参照）がなされてしまう場合がある。
このような干渉を回避するためには、メモリセル３３間の距離を十分に長くする必要があるが、そうすると、記憶装置１０２の微細化が阻害されてしまう。また、熱影響を低減するために、メモリセル３３を動作させる時間間隔を長くすることも考えられるが、そうすると、記憶装置１０２の動作速度が減少する。更に、本体部３２ａ及び絶縁部材５１を設けずに、バリアメタル層３２ｂだけでローカルワード線３２を構成することも考えられるが、そうすると、ローカルワード線３２の配線抵抗が増加して、動作に必要な電流を供給することが困難になる。
（第２の実施形態の変形例）
次に、第２の実施形態の変形例について説明する。
図１３は、本変形例に係る記憶装置を示す断面図である。
本変形例に係る記憶装置の全体構成は、図１に示す構成と同様である。すなわち、Ｘ方向において隣り合う２本のローカルビット線３１間に、Ｘ方向に沿って配列された２本のローカルワード線３２が配置されている。
図１３に示すように、本変形例に係る記憶装置２ａにおいては、ＧｅＳｂＴｅ層３６の部分３６ｄが絶縁部材５１上に延出している。これにより、絶縁部材５１と、その上の層間絶縁膜３９との間において、バリアメタル層３２ｂの側面とＧｅＳｂＴｅ層３６の部分３６ｄの先端面とが接触している。
次に、本変形例に係る記憶装置２ａの製造方法について説明する。
図１４（ａ）〜（ｃ）、図１５（ａ）及び（ｂ）は、本変形例に係る記憶装置の製造方法を示す断面図である。
先ず、図１に示すように、通常の方法により、シリコン基板１０上に複数本のグローバルビット線１１を形成し、その上に配線選択部２０を形成する。
次に、図１４（ａ）に示すように、配線選択部２０上に、例えばシリコン酸化物からなる層間絶縁膜３９、例えばシリコン窒化物からなる犠牲膜６１、例えばチタン窒化物からなるチタン窒化膜５３を、この順に繰り返し形成する。これにより、積層体６２が形成される。次に、積層体６２にＹＺ平面に沿って拡がるスリット６３を形成する。これにより、チタン窒化膜５３がスリット６３により分断されて、ローカルワード線３２のバリアメタル層３２ｂとなる。
次に、図１４（ｂ）に示すように、例えば一酸化窒素（Ｎ２Ｏ）等の酸化種を用いて、スリット６３を介して酸化処理を施す。これにより、犠牲膜６１におけるスリット６３内に露出した部分が酸化されて、シリコン酸化物からなる犠牲部材５１が形成される。また、バリアメタル層３２ｂにおけるスリット６３内に露出した部分が酸化されて、チタン酸化膜６４が形成される。このとき、シリコン窒化物はチタン窒化物よりも酸化されやすいため、Ｘ方向において、犠牲部材５１はチタン酸化膜６４よりも厚くなる。
次に、図１４（ｃ）に示すように、スリット６３を介してエッチバックを施し、チタン酸化膜６４を除去する。このとき、犠牲部材５１は残留する。これにより、スリット６３の側面に、Ｙ方向に延びる凹部６５が形成される。
次に、図１５（ａ）に示すように、スリット６３の内面上にＧｅＳｂＴｅ層３６を形成する。このとき、ＧｅＳｂＴｅ層３６の部分３６ｄは凹部６５内に進入してバリアメタル層３２ｂに接触する。また、ＧｅＳｂＴｅ層３６における部分３６ｄ以外の部分は、層間絶縁膜３９及び絶縁部材５１に接触する。次に、ＧｅＳｂＴｅ層３６の側面上にタングステン膜６６を堆積させて、スリット６３内を埋め込む。
次に、例えばフォトリソグラフィ法により、タングステン膜６６及びＧｅＳｂＴｅ層３６をＹ方向に沿って分断する。これにより、タングステン膜が複数本のローカルビット線３１に加工される。次に、スリット６３におけるローカルビット線３１間及びＧｅＳｂＴｅ層３６間に、層間絶縁膜３９を埋め込む。
次に、図１５（ｂ）に示すように、例えばＲＩＥを施すことにより、積層体６２におけるスリット６３から離隔した部分に、ＹＺ平面に沿って拡がるスリット６７を形成する。そして、スリット６７を介して等方性エッチングを施すことにより、犠牲膜６１を除去する。これにより、スリット６７の側面に凹部６８が形成される。このエッチングにおいては、シリコン酸化物からなる犠牲部材５１は除去されず、凹部６８の奥面において露出する。
次に、図１３に示すように、スリット６７を介して凹部６８内にタングステンを埋め込む。次に、エッチバックを施すことにより、凹部６８の外部に堆積されたタングステンを除去する。この結果、凹部６８内に残留したタングステンにより、ローカルワード線３２の本体部３２ａが形成される。本体部３２ａ及びバリアメタル層３２ｂにより、ローカルワード線３２が構成される。次に、スリット６７内に層間絶縁膜３９を埋め込む。このようにして、本変形例に係る記憶装置２ａが製造される。
本変形例における上記以外の構成、製造方法、動作及び効果は、前述の第２の実施形態と同様である。
なお、第２の実施形態及びその変形例においては、抵抗変化層としてＧｅＳｂＴｅ層３６を用いる例を示したが、これには限定されず、抵抗変化層はＧｅＳｂＴｅ層以外の超格子層であってもよく、例えば、シリコン（Ｓｉ）又は炭素（Ｃ）等の第１４族元素、及び、ビスマス−テルル（ＢｉＴｅ）等の第１５族元素と第１６族元素の化合物を含む層であってもよい。また、抵抗変化層は、超格子層以外の相変化層であってもよく、相変化層以外の抵抗変化層であってもよい。
以上説明した実施形態によれば、メモリセル間の干渉が少ない記憶装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、１ａ、１ｂ、２、２ａ：記憶装置、１０：シリコン基板、１１：グローバルビット線、２０：配線選択部、２１：半導体部材、２２：ｎ＋形部分、２３：ｐ−形部分、２４：ｎ＋形部分、２５：ゲート電極、２７：ゲート絶縁膜、２９：ＴＦＴ、３０：記憶部、３１：ローカルビット線、３１ａ：タングステン膜、３１ｂ：タングステン酸化層、３１ｓ：側面、３２：ローカルワード線、３２ａ：本体部、３２ｂ：バリアメタル層、３２ｓ：側面、３３：メモリセル、３４：ゲルマニウム層（Ｇｅ層）、３５：アンチモン−テルル層（Ｓｂ２Ｔｅ３層）、３６：ＧｅＳｂＴｅ層、３６ａ：相変化部分、３６ｂ：熱影響部、３６ｃ：部分、３６ｄ：部分、３６ｓ：ゲルマニウムが局在したＳｂ２Ｔｅ３層、３６ｔ：ゲルマニウムが分散分布したＳｂ２Ｔｅ３層、３９：層間絶縁膜、４１：犠牲膜、４２：積層体、４３：スリット、４４：スリット、４５：凹部、５１：絶縁部材、５２：タングステン膜、５３：チタン窒化膜、５５：積層体、５６：スリット、５７：凹部、５８：シリコン酸化膜、６１：犠牲膜、６２：積層体、６３：スリット、６４：チタン酸化膜、６５：凹部、６６：タングステン膜、６７：スリット、６８：凹部、１０２：記憶装置

Claims (14)

  1. 第１方向に延びる第１配線と、
    前記第１方向に対して交差した第２方向に延びる第２配線と、
    前記第１配線の表面上の少なくとも一部に設けられた第１層と、
    前記第２配線の表面上の少なくとも一部に設けられた第２層と、
    前記第１配線と前記第２配線との間に設けられ、前記第１層及び前記第２層に接した第３層と、
    を備え、
    前記第１層は第１４族の第１元素を含み、前記第２層は第１５族の第２元素及び第１６族の第３元素を含み、前記第３層は、前記第１元素、前記第２元素及び前記第３元素を含む記憶装置。
  2. 前記第１層と前記第２配線との間に設けられた絶縁層をさらに備え、
    前記第１層の抵抗率は前記第２層の抵抗率よりも高く、前記第１層は前記絶縁層に接し、前記絶縁層は前記第２配線に接している請求項１記載の記憶装置。
  3. 前記第３層は前記第１配線及び前記第２配線に接している請求項１記載の記憶装置。
  4. 前記第１層は、ゲルマニウム、シリコン及び炭素からなる群より選択された１種の元素を含み、
    前記第２層は、アンチモン−テルル合金又はビスマス−テルル合金を含む請求項１〜３のいずれか１つに記載の記憶装置。
  5. 上面が、前記第１方向及び前記第２方向の双方に対して交差した第３方向、並びに、前記第１方向に対して平行な基板と、
    前記基板上に設けられ、前記第３方向に延び、前記第１方向に沿って配列された複数本の第３配線と、
    をさらに備え、
    前記第２配線の下端は前記第３配線に接続されており、
    前記第２配線は、前記第３方向及び前記第１方向に沿ってマトリクス状に配列されており、
    前記第３方向において隣り合う２本の前記第２配線の間には、前記第３方向において隣り合う２本の前記第１配線が配置されている請求項１〜４のいずれか１つに記載の記憶装置。
  6. 前記第３層は、前記第２元素及び前記第３元素からなる合金層中に前記第１元素が局在した第１状態と、前記合金層中に前記第１元素が分散分布した第２状態とをとり得る請求項１〜５のいずれか１つに記載の記憶装置。
  7. 第１方向に延びる第１配線と、
    前記第１方向に対して交差した第２方向に延びる第２配線と、
    前記第１配線における前記第２配線に対向した側面上に形成された抵抗変化層と、
    を備え、
    前記第２配線は、
    前記抵抗変化層に接していない第１導電層と、
    前記第１導電層に積層され、前記抵抗変化層に接した第２導電層と、
    を有する記憶装置。
  8. 前記第１配線と前記第１導電層との間に設けられた絶縁部材をさらに備えた請求項７記載の記憶装置。
  9. 前記第１方向における第１導電層の厚さは、前記第１方向における前記第２導電層の厚さよりも厚い請求項７または８に記載の記憶装置。
  10. 前記第１導電層の抵抗率は、前記第２導電層の抵抗率よりも低い請求項７〜９のいずれか１つに記載の記憶装置。
  11. 前記抵抗変化層は相変化層である請求項７〜１０のいずれか１つに記載の記憶装置。
  12. 前記抵抗変化層は、ゲルマニウム、アンチモン及びテルルを含む請求項７〜１１のいずれか１つに記載の記憶装置。
  13. 上面が、前記第１方向及び前記第２方向の双方に対して交差した第３方向、並びに、前記第２方向に対して平行な基板と、
    前記基板上に設けられ、前記第３方向に延び、前記第２方向に沿って配列された複数本の第３配線と、
    をさらに備え、
    前記第１配線の下端は前記第３配線に接続されており、
    前記第１配線は、前記第３方向及び前記第２方向に沿ってマトリクス状に配列されており、
    前記第３方向において、前記第１配線と前記第２配線は交互に配列されている請求項７〜１２のいずれか１つに記載の記憶装置。
  14. 上面が、前記第１方向及び前記第２方向の双方に対して交差した第３方向、並びに、前記第２方向に対して平行な基板と、
    前記基板上に設けられ、前記第３方向に延び、前記第２方向に沿って配列された複数本の第３配線と、
    をさらに備え、
    前記第１配線の下端は前記第３配線に接続されており、
    前記第１配線は、前記第３方向及び前記第２方向に沿ってマトリクス状に配列されており、
    前記第３方向において隣り合う２本の前記第１配線の間には、前記第３方向において隣り合う２本の前記第２配線が配置されている請求項７〜１２のいずれか１つに記載の記憶装置。
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