JP2016192514A - 記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】メモリセル間の干渉を抑えた記憶装置及びその製造方法を提供する。【解決手段】実施形態に係る記憶装置は、第１方向及び前記第１方向に対して交差した第２方向に沿って配列され、前記第１方向及び前記第２方向の双方に対して交差した第３方向に延びる複数本の第１配線と、前記第１方向及び前記第３方向に沿って配列され、前記第２方向に延びる複数本の第２配線と、前記第１配線と前記第２配線との間に接続された抵抗変化膜と、前記第１配線、前記第２配線及び前記抵抗変化膜の周囲に配置された層間絶縁膜と、を備える。前記層間絶縁膜内には、前記第３方向において隣り合う２本の前記第２配線間に配置され、前記第２方向に延びる第１エアギャップが形成されている。【選択図】図２

Description

本発明の実施形態は、記憶装置及びその製造方法に関する。
近年、抵抗が複数の水準間で変化する相変化材料が開発されており、この相変化材料を用いた記憶装置が提案されている。また、このような記憶装置において、メモリセルを三次元的に集積させることが提案されている。しかしながら、このような三次元集積型の相変化型記憶装置においては、微細化に伴い、メモリセル間の干渉が問題となる。
特開２００９−０４９１８３号公報
実施形態の目的は、メモリセル間の干渉を抑えた記憶装置及びその製造方法を提供することである。
実施形態に係る記憶装置は、第１方向及び前記第１方向に対して交差した第２方向に沿って配列され、前記第１方向及び前記第２方向の双方に対して交差した第３方向に延びる複数本の第１配線と、前記第１方向及び前記第３方向に沿って配列され、前記第２方向に延びる複数本の第２配線と、前記第１配線と前記第２配線との間に接続された抵抗変化膜と、前記第１配線、前記第２配線及び前記抵抗変化膜の周囲に配置された層間絶縁膜と、を備える。前記層間絶縁膜内には、前記第３方向において隣り合う２本の前記第２配線間に配置され、前記第２方向に延びる第１エアギャップが形成されている。
実施形態に係る記憶装置は、第１方向及び前記第１方向に対して交差した第２方向に沿って配列され、前記第１方向及び前記第２方向の双方に対して交差した第３方向に延びる複数本の第１配線と、前記第１方向及び前記第３方向に沿って配列され、前記第２方向に延びる複数本の第２配線と、前記第１配線と前記第２配線との間に接続された抵抗変化膜と、前記第１配線及び前記第２配線から絶縁され、少なくとも、前記第３方向において隣り合う２本の前記第２配線間、及び、前記第２方向において隣り合う２本の前記第１配線間に配置された第３配線と、前記第１配線、前記第２配線及び前記抵抗変化膜と、前記第３配線との間に配置された層間絶縁膜と、を備える。
実施形態に係る記憶装置の製造方法は、第１膜、第１絶縁膜、第１導電膜、第２絶縁膜を第３方向に沿って繰り返し積層させて積層体を形成する工程と、前記積層体に、前記第３方向に対して交差した第２方向に延びる第１スリットを形成する工程と、前記第１スリットの内面上に抵抗変化膜を形成する工程と、前記抵抗変化膜上に第２導電膜を形成する工程と、前記第２導電膜を前記第２方向に沿って分断して複数本の第１配線を形成すると共に、前記抵抗変化膜を前記第１配線毎に前記第２方向に沿って分断する工程と、前記積層体に第２スリットを形成することにより、前記第１導電膜を複数本の第２配線に分割する工程と、前記第２スリットを介して前記第１膜を除去することにより前記第２スリットの側面に凹部を形成すると共に、前記抵抗変化膜における前記凹部の奥面において露出した部分を除去する工程と、を備える。
実施形態に係る記憶装置の製造方法は、第１膜、第１絶縁膜、第１導電膜、第２絶縁膜を第３方向に沿って繰り返し積層させて積層体を形成する工程と、前記積層体に、前記第３方向に対して交差した第２方向に延びるスリットを形成する工程と、前記スリットの内面上に抵抗変化膜を形成する工程と、前記抵抗変化膜上に第２導電膜を形成する工程と、前記第２導電膜を前記第２方向に沿って分断して複数本の第１配線を形成すると共に、前記抵抗変化膜を前記第１配線毎に前記第２方向に沿って分断する工程と、前記スリット内における前記第１配線間の空間を介して前記第１膜を除去することにより、空洞を形成する工程と、を備える。
第１の実施形態に係る記憶装置を示す斜視図である。 （ａ）及び（ｂ）は、第１の実施形態に係る記憶装置を示す断面図であり、（ａ）は図１の領域Ｃによる断面を示し、（ｂ）は図１の領域Ｄによる断面を示す。 第１の実施形態に係る記憶装置を示す模式的回路図である。 第１の実施形態に係る記憶装置のメモリセルを示す断面図である。 （ａ）及び（ｂ）は、横軸に時間をとり、縦軸に電圧をとって、第１の実施形態に係る記憶装置の駆動信号を示すグラフ図であり、（ａ）はセット動作を示し、（ｂ）はリセット動作を示す。 （ａ）〜（ｃ）は、第１の実施形態に係る記憶装置の製造方法を示す断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る記憶装置の製造方法を示す断面図である。 （ａ）及び（ｂ）は、第２の実施形態に係る記憶装置を示す断面図である。 第２の実施形態に係る記憶装置のメモリセルを示す断面図である。 第３の実施形態に係る記憶装置を示す斜視図である。 （ａ）は第３の実施形態に係る記憶装置を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。 第３の実施形態に係る記憶装置を示す模式的回路図である。 （ａ）は第３の実施形態に係る記憶装置の製造方法を示す平面図であり、（ｂ）はＡ−Ａ’線による断面図であり、（ｃ）はＢ−Ｂ’線による断面図である。 （ａ）は第３の実施形態に係る記憶装置の製造方法を示す平面図であり、（ｂ）はＡ−Ａ’線による断面図であり、（ｃ）はＢ−Ｂ’線による断面図である。 （ａ）は第３の実施形態に係る記憶装置の製造方法を示す平面図であり、（ｂ）はＡ−Ａ’線による断面図であり、（ｃ）はＢ−Ｂ’線による断面図である。 （ａ）は第３の実施形態に係る記憶装置の製造方法を示す平面図であり、（ｂ）はＡ−Ａ’線による断面図であり、（ｃ）はＢ−Ｂ’線による断面図である。 （ａ）は第４の実施形態に係る記憶装置を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
（第１の実施形態）
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置を示す斜視図である。
図２（ａ）及び（ｂ）は、本実施形態に係る記憶装置を示す断面図であり、（ａ）は図１の領域Ｃの断面を示し、（ｂ）は図１の領域Ｄの断面を示す。
図３は、本実施形態に係る記憶装置を示す模式的回路図である。
図４は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
なお、図示の便宜上、図１、図２（ａ）及び（ｂ）においては、各部を簡略化して描いている。また、図２（ｂ）はローカルビット線３１を含むＹＺ平面を示し、ゲート電極２５及びローカルワード線３２を図示するために、手前側の層間絶縁膜３９を省略している。ゲート電極２５及びローカルワード線３２は側面が見えているが、図を見やすくするために、ハッチングを付している。後述する図８（ｂ）についても同様である。
本実施形態に係る記憶装置は、ＰＣＲＡＭ（Phase Change Random Access Memory：相変化メモリ）である。
図１、図２（ａ）及び（ｂ）、図３に示すように、本実施形態に係る記憶装置１においては、シリコン基板１０が設けられている。
以下、説明の便宜上、本明細書においてはＸＹＺ直交座標系を採用する。シリコン基板１０の上面に対して平行で、且つ相互に直交する２方向を「Ｘ方向」及び「Ｙ方向」とし、シリコン基板１０の上面に対して垂直な方向を「Ｚ方向」とする。
シリコン基板１０上には、Ｘ方向に延びる複数本のグローバルビット線１１が設けられている。複数本のグローバルビット線１１は、Ｙ方向に沿って周期的に配列されている。グローバルビット線１１は、例えば、シリコン基板１０の上層部分が素子分離絶縁体（図示せず）によって区画されて形成されているか、又は、シリコン基板１０上に絶縁膜（図示せず）が設けられ、その上に、ポリシリコンによって形成されている。グローバルビット線１１上には、配線選択部２０が設けられており、その上には、記憶部３０が設けられている。
配線選択部２０においては、複数本の半導体部材２１が設けられている。複数本の半導体部材２１はＸ方向及びＹ方向に沿ってマトリクス状に配列されており、各半導体部材２１はＺ方向に延びている。そして、Ｘ方向に沿って１列に配列された複数本の半導体部材２１が、１本のグローバルビット線１１に共通接続されている。各半導体部材２１においては、下側、すなわち、グローバルビット線１１側から、ｎ＋形部分２２、ｐ−形部分２３、ｎ＋形部分２４がＺ方向に沿ってこの順に配列されている。なお、ｎ形とｐ形の関係は逆になってもよい。
Ｘ方向における半導体部材２１間には、Ｙ方向に延びるゲート電極２５が設けられている。Ｚ方向において、ゲート電極２５同士は同じ位置にある。また、Ｘ方向から見て、ゲート電極２５は、ｎ＋形部分２２の上部、ｐ−形部分２３の全体及びｎ＋形部分２４の下部と重なっている。半導体部材２１とゲート電極２５との間には、例えばシリコン酸化物からなるゲート絶縁膜２７が設けられている。半導体部材２１、ゲート絶縁膜２７及びゲート電極２５により、ｎチャネル形のＴＦＴ（Thin Film Transistor：薄膜トランジスタ）２９が構成されている。
記憶部３０においては、複数本のローカルビット線３１が設けられている。複数本のローカルビット線３１はＸ方向及びＹ方向に沿ってマトリクス状に配列されており、各ローカルビット線３１はＺ方向に延びている。ローカルビット線３１は、例えば、タングステン（Ｗ）等の金属材料により形成されている。そして、各ローカルビット線３１の下端が各半導体部材２１の上端に接続されている。従って、各ローカルビット線３１は各半導体部材２１を介してグローバルビット線１１に接続されている。
Ｘ方向において隣り合うローカルビット線３１の間には、ローカルワード線３２が設けられている。ローカルワード線３２はＹ方向に延び、Ｘ方向において２列配置され、Ｚ方向において複数段配列されている。すなわち、あるＸＺ断面においては、Ｘ方向に沿って、１本のローカルビット線３１と２列のローカルワード線３２が交互に配列されている。ローカルワード線３２は、例えば、タングステンからなる本体部、及び、本体部の表面を覆いチタン窒化物（ＴｉＮ）からなるバリアメタル層から構成されている。
図２（ａ）及び図４に示すように、ローカルビット線３１とローカルワード線３２との間には、抵抗変化膜３６が設けられている。抵抗変化膜３６は、ローカルビット線３１及びローカルワード線３２の双方に接しており、これらの間に接続されている。抵抗変化膜３６は例えば相変化膜であり、例えば、ゲルマニウム−アンチモン−テルル（ＧｅＳｂＴｅ）からなる超格子膜とする。より具体的には、例えば、Ｓｂ２Ｔｅ３層とＧｅＴｅ層とを交互に積層して超格子を実現した超格子膜である。抵抗変化膜３６並びにこの抵抗変化膜３６に接続されたローカルビット線３１及びローカルワード線３２により、メモリセル３３が構成されている。
ローカルビット線３１、ローカルワード線３２及び抵抗変化膜３６の表面上には、例えばシリコン酸化物からなる層間絶縁膜３９が設けられている。また、Ｘ方向において隣り合うローカルワード線３２間には、ＹＺ平面に沿って拡がる板状の絶縁部材３８が設けられている。絶縁部材３８は、例えば、シリコン酸化物により形成されている。絶縁部材３８内には、空洞が形成されていてもよい。一方、Ｚ方向において隣り合うローカルワード線３２間には、Ｙ方向に延びるエアギャップ４０が形成されている。すなわち、Ｘ方向において隣り合う２本のローカルビット線３１間には、Ｘ方向において隣り合う２本のローカルワード線３２及びＸ方向において隣り合う２つのエアギャップ４０が配置されている。そして、絶縁部材３８は、Ｘ方向において隣り合う２本のローカルワード線３２の間、及び、Ｘ方向において隣り合う２つのエアギャップ４０の間に配置されている。
次に、本実施形態に係る記憶装置の動作について説明する。
図５（ａ）及び（ｂ）は、横軸に時間をとり、縦軸に電圧をとって、本実施形態に係る記憶装置の駆動信号を示すグラフ図であり、（ａ）はセット動作を示し、（ｂ）はリセット動作を示す。
図５（ａ）に示すように、抵抗変化膜３６を高抵抗状態から低抵抗状態に移行させる動作、すなわち、セット動作においては、抵抗変化膜３６に対して、ローカルビット線３１を正極としローカルワード線３２を負極とするセット電圧を、例えば１０ｎｓ（ナノ秒）間かけて所定の電圧まで上昇させ、この所定の電圧を例えば５０ｎｓ間印加した後、例えば４００ｎｓ間かけてゼロまで降下させる。これにより、抵抗変化膜３６が加熱された後、徐冷されて、低抵抗状態となる。
一方、図５（ｂ）に示すように、抵抗変化膜３６を低抵抗状態から高抵抗状態に移行させる動作、すなわち、リセット動作においては、抵抗変化膜３６に対して、ローカルビット線３１を正極としローカルワード線３２を負極とするリセット電圧を、例えば１０ｎｓ間かけて所定の電圧まで上昇させ、この所定の電圧を例えば５０ｎｓ間印加した後、例えば１０ｎｓ間でゼロまで降下させる。これにより、抵抗変化膜３６が加熱された後、急冷されて、高抵抗状態に戻る。
次に、本実施形態に係る記憶装置の製造方法について説明する。
図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）は、本実施形態に係る記憶装置の製造方法を示す断面図である。
先ず、図１、図２（ａ）及び（ｂ）に示すように、通常の方法により、シリコン基板１０上に複数本のグローバルビット線１１を形成し、その上に配線選択部２０を形成する。
次に、図６（ａ）に示すように、配線選択部２０上に、シリコン窒化膜４１、シリコン酸化膜３９ａ、タングステン膜３２ａ及びシリコン酸化膜３９ａを単位サイクルとして繰り返し積層し、積層体４２を形成する。
次に、図６（ｂ）に示すように、積層体４２に対して、例えばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等の異方性エッチングを施すことにより、ＹＺ平面に沿って拡がるスリット４３を形成する。スリット４３はＸ方向において等間隔に複数本形成する。次に、スリット４３の内面上に、抵抗変化膜３６を形成する。抵抗変化膜３６は、例えば、ゲルマニウム−アンチモン−テルル（ＧｅＳｂＴｅ）からなる超格子膜である。次に、抵抗変化膜３６上にタングステンを堆積させて、スリット４３内を埋めきるように、タングステン膜３１ａを形成する。
次に、例えばリソグラフィ法により、スリット４３内の抵抗変化膜３６及びタングステン膜３１ａをＹ方向に沿って分断する。これにより、スリット４３毎に、タングステンからなり、Ｙ方向に沿って相互に離隔して配列された複数本のローカルビット線３１が形成される。また、ローカルビット線３１のＸ方向に向いた両側面上に、抵抗変化膜３６が残留する。次に、スリット４３内におけるローカルビット線３１間の隙間を、シリコン酸化物（図示せず）で埋め込む。
次に、図６（ｃ）に示すように、例えばＲＩＥを施すことにより、積層体４２におけるスリット４３間の部分に、ＹＺ平面に沿って拡がるスリット４４を形成する。これにより、タングステン膜３２ａがスリット４３及びスリット４４によってＸ方向において分断されて、複数本のローカルワード線３２に分割される。
次に、図７（ａ）に示すように、スリット４４を介して等方性エッチングを施すことにより、シリコン酸化膜３９ａ及びローカルワード線３２を残留させつつ、シリコン窒化膜４１を除去する。例えば、エッチング液として熱リン酸を用いたウェットエッチングを行う。これにより、スリット４４の側面におけるＺ方向において隣り合うシリコン酸化膜３９ａ間の領域に凹部４５が形成される。凹部４５の奥面には、抵抗変化膜３６の一部が露出する。そして、抵抗変化膜３６における凹部４５の奥面に露出した部分をエッチングして除去することにより、凹部４５に抵抗変化膜３６を貫通させる。これにより、抵抗変化膜３６がＺ方向に沿って分断される。また、凹部４５の奥面には、ローカルビット線３１及びシリコン酸化物（図示せず）が露出する。
次に、図７（ｂ）に示すように、スリット４４を介して、シリコン酸化物を堆積させる。これにより、スリット４４及び凹部４５の内面上に、シリコン酸化膜３９ｂが形成される。但し、シリコン酸化膜３９ｂは、スリット４４及び凹部４５を完全に埋めきらないように形成する。シリコン酸化膜３９ａ及び３９ｂにより、層間絶縁膜３９が構成される。
次に、図７（ｃ）に示すように、スリット４４内に、例えばシリコン酸化物からなる絶縁部材３８を形成する。絶縁部材３８の内部には空洞が形成されてもよい。また、絶縁部材３８は、凹部４５内を埋めきらないようにする。凹部４５内における層間絶縁膜３９及び絶縁部材３８によって囲まれた空間が、エアギャップ４０となる。このようにして、本実施形態に係る記憶装置１が製造される。
次に、本実施形態の効果について説明する。
図２（ａ）及び（ｂ）、図４に示すように、本実施形態に係る記憶装置１においては、Ｚ方向において隣り合うローカルワード線３２間にエアギャップ４０が形成されている。このため、メモリセル３３間で熱が伝達することを抑制し、メモリセル３３間の干渉を抑制することができる。これにより、ある領域に配置された複数のメモリセル３３に連続的にアクセスする場合に、各メモリセル３３の動作を安定化させることができる。メモリセル３３間の干渉が抑制されると、記憶装置１の微細化が容易になる。
また、本実施形態に係る記憶装置１においては、抵抗変化膜３６を超格子膜としているため、小さな電流で相変化を生じさせることができる。このため、記憶装置の微細化及び省電力化を図ることが容易である。この場合、抵抗変化膜３６は導電性であるが、本実施形態においては、抵抗変化膜３６をＺ方向において隣り合うメモリセル３３間で分断しているため、メモリセル３３間で電気的な相互干渉が生じることを防止できる。
このように、本実施形態によれば、メモリセル間の干渉を抑えた記憶装置を製造することができる。
（第２の実施形態）
次に、第２の実施形態について説明する。
図８（ａ）及び（ｂ）は、本実施形態に係る記憶装置を示す断面図である。
図９は、本実施形態に係る記憶装置のメモリセルを示す断面図である。
図８（ａ）及び（ｂ）、図９に示すように、本実施形態に係る記憶装置２は、前述の第１の実施形態に係る記憶装置１（図１〜図４参照）と比較して、スリット４４内及び凹部４５内に導電性材料、例えば金属材料、例えばタングステン又はアルミニウムが埋め込まれており、この導電性材料により、排熱用配線５１が形成されている点が異なっている。排熱用配線５１は、ローカルビット線３１及びローカルワード線３２からは層間絶縁膜３９によって絶縁されており、記憶装置２の他の配線から電気的に独立している。但し、シリコン基板１０がグローバルビット線１１から絶縁されている場合は、排熱用配線５１はシリコン基板１０に接続されていてもよい。
排熱用配線５１においては、板状部分５１ａ及び延出部分５１ｂが設けられている。板状部分５１ａは、Ｘ方向において隣り合う２本のローカルワード線３２の間に配置され、Ｙ方向及びＺ方向に沿って板状に拡がっている。延出部分５１ｂは板状部分５１ａからＸ方向に延びており、Ｚ方向において隣り合うローカルワード線３２間に配置されている。
本実施形態に係る記憶装置２は、図６（ａ）〜図７（ｂ）に示す工程を実施した後、スリット４４を介して、凹部４５内及びスリット４４内に導電性材料を埋め込むことにより、製造することができる。なお、排熱用配線５１の内部には、空洞が形成されてもよい。
次に、本実施形態の効果について説明する。
本実施形態においては、記憶装置２の内部に、他の配線から電気的に独立した排熱用配線５１が設けられている。これにより、メモリセルの動作に伴って発生した熱が、排熱用配線５１を介して排熱される。例えば、排熱用配線５１がシリコン基板１０に接続されている場合は、熱はシリコン基板１０を介して外部に排出される。また、排熱用配線５１が記憶装置２の上方に引き出されており、ヒートシンク又は放熱板等に接続されている場合、熱はこれらの部材に排出される。このため、記憶装置２は排熱性が高い。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
（第３の実施形態）
次に、第３の実施形態について説明する。
図１０は、本実施形態に係る記憶装置を示す斜視図である。
図１１（ａ）は本実施形態に係る記憶装置を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
図１２は、本実施形態に係る記憶装置を示す模式的回路図である。
図１０、図１１（ａ）〜（ｃ）、図１２に示すように、本実施形態に係る記憶装置３は、記憶部３０の構成が、前述の第１の実施形態に係る記憶装置１（図１〜図４参照）とは異なっている。すなわち、記憶装置３においては、Ｘ方向において隣り合う２本のローカルビット線３１間に、Ｙ方向に延びるローカルワード線３２がＺ方向に沿って１列に配置されている。従って、あるＸＺ断面においては、Ｘ方向に沿って、ローカルビット線３１とローカルワード線３２が交互に配列されている。そして、ローカルビット線３１とローカルワード線３２との間には、抵抗変化膜３６が設けられている。抵抗変化膜３６は、例えば、ＧｅＳｂＴｅからなる超格子膜である。抵抗変化膜３６は、ローカルビット線３１とローカルワード線３２との最近接点毎に分断されており、Ｙ方向及びＺ方向に沿ってマトリクス状に配列されている。
ローカルワード線３２の上下面上には、例えばシリコン酸化物からなる絶縁膜６１が設けられている。また、ローカルビット線３１、ローカルワード線３２、その上下面上に配置された絶縁膜６１、及び、抵抗変化膜３６を覆うように、例えばシリコン酸化物からなる層間絶縁膜６２が設けられている。
そして、層間絶縁膜６２内において、Ｚ方向において隣り合うローカルワード線３２間には、Ｙ方向に延びるエアギャップ６４が形成されている。また、層間絶縁膜６２内において、Ｙ方向において隣り合うローカルビット線３１間には、Ｚ方向に延びるエアギャップ６５が形成されている。図１１（ｂ）及び（ｃ）に示す例では、エアギャップ６４とエアギャップ６５とは相互に連通していない。但し、少なくとも一部のエアギャップ６４と少なくとも一部のエアギャップ６５とは連通していてもよい。
次に、本実施形態に係る記憶装置の製造方法について説明する。
図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｃ）、図１５（ａ）〜（ｃ）、図１６（ａ）〜（ｃ）は、本実施形態に係る記憶装置の製造方法を示す図であり、各図の（ａ）は平面図であり、（ｂ）はＡ−Ａ’線による断面図であり、（ｃ）はＢ−Ｂ’線による断面図である。
先ず、図１０に示すように、通常の方法により、シリコン基板１０上に複数本のグローバルビット線１１を形成し、その上に配線選択部２０を形成する。
次に、図１３（ａ）〜（ｃ）に示すように、配線選択部２０上に、シリコン窒化膜４１、例えばシリコン酸化物からなる絶縁膜６１、タングステン膜３２ａ及び絶縁膜６１を単位サイクルとして繰り返し積層し、積層体７１を形成する。次に、積層体７１に対して、例えばＲＩＥ等の異方性エッチングを施すことにより、ＹＺ平面に沿って拡がるスリット７２を形成する。スリット７２はＸ方向において等間隔に複数本形成する。スリット７２により、タングステン膜３２ａが複数本のローカルワード線３２に分割される。
次に、図１４（ａ）〜（ｃ）に示すように、スリット７２の内面上に、抵抗変化膜３６を形成する。抵抗変化膜３６は、例えば、ゲルマニウム−アンチモン−テルル（ＧｅＳｂＴｅ）からなる超格子膜とする。次に、抵抗変化膜３６上にシリコンを堆積させて、スリット７２内をタングステンで埋め込む。これにより、スリット７２内にタングステン膜３１ａを形成する。
次に、図１５（ａ）〜（ｃ）に示すように、例えばリソグラフィ法により、スリット７２内の抵抗変化膜３６及びタングステン膜３１ａをＹ方向に沿って分断する。これにより、タングステン膜３１ａから複数本のローカルビット線３１が分割される。また、ローカルビット線３１のＸ方向に向いた両側面上に、抵抗変化膜３６が残留する。
次に、図１６（ａ）〜（ｃ）に示すように、スリット７２におけるローカルビット線３１間の隙間を介して、熱リン酸を用いたウェットエッチング等の等方性エッチングを施すことにより、シリコン窒化膜４１を除去する。これにより、Ｘ方向において隣り合うスリット７２間であって、Ｚ方向において隣り合うローカルワード線３２間に、空洞７３が形成される。空洞７３はスリット７２に連通している。空洞７３の内面には抵抗変化膜３６の一部が露出する。次に、スリット７２及び空洞７３を介して、抵抗変化膜３６の露出部分をエッチングして除去する。これにより、抵抗変化膜３６がローカルビット線３１とローカルワード線３２の最近接部分毎にＺ方向に沿って分断される。一方、ローカルビット線３１、ローカルワード線３２及び絶縁膜６１と、抵抗変化膜３６におけるローカルビット線３１とローカルワード線３２との挟まれた部分は、実質的にエッチングされずに残留する。
次に、図１１（ａ）〜（ｃ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、スリット７２及び空洞７３の内面上に、例えばシリコン酸化物等の絶縁材料を堆積させる。これにより、スリット７２及び空洞７３の内部に層間絶縁膜６２が埋め込まれる。このとき、ＣＶＤの条件を選択して層間絶縁膜６２のカバレッジを制御することにより、層間絶縁膜６２における空洞７３内に配置された部分内にエアギャップ６４を形成すると共に、スリット７２内に配置された部分内にエアギャップ６５を形成する。このようにして、本実施形態に係る記憶装置３が製造される。
次に、本実施形態の効果について説明する。
本実施形態に係る記憶装置３においては、層間絶縁膜６２内にエアギャップ６４及び６５が形成されている。これにより、メモリセル３３間の熱伝導に起因する干渉を抑制することができる。この結果、記憶装置３の動作が安定し、微細化が容易になる。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
（第４の実施形態）
次に、第４の実施形態について説明する。
図１７（ａ）は本実施形態に係る記憶装置を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
図１７（ａ）〜（ｃ）に示すように、本実施形態に係る記憶装置４は、前述の第３の実施形態に係る記憶装置３（図１１（ａ）〜（ｃ）参照）と比較して、層間絶縁膜６２内に排熱用配線８１が設けられている点が異なっている。排熱用配線８１は、導電性材料、例えば金属材料、例えばタングステン又はアルミニウムによって形成されている。排熱用配線８１は層間絶縁膜６２内に埋め込まれており、ローカルビット線３１及びローカルワード線３２を含む他の配線には接続されていない。換言すれば、層間絶縁膜６２は、ローカルビット線３１、ローカルワード線３２及び抵抗変化膜３６と、排熱用配線８１との間に配置されている。
排熱用配線８１においては、格子状部分８１ａ及び連結部分８１ｂが設けられている。格子状部分８１ａは、Ｙ方向において隣り合う２本のローカルビット線３１間に配置されている。そして、格子状部分８１ａの形状は、Ｘ方向及びＺ方向に拡がり、Ｙ方向から見てローカルワード線３２同士を区画するような格子状である。また、連結部分８１ｂは、Ｚ方向において隣り合う２本のローカルワード線３２間に配置されており、Ｙ方向において隣り合う２枚の格子状部分８１ａ同士を連結している。
なお、シリコン基板１０がグローバルビット線から絶縁されている場合には、排熱用配線８１はシリコン基板１０に接続されていてもよい。また、排熱用配線８１は記憶装置４の上面まで引き出されていてもよい。排熱用配線８２内にはエアギャップが形成されていてもよい。また、層間絶縁膜６２内にエアギャップが形成されていてもよい。
次に、本実施形態に係る記憶装置４の製造方法について説明する。
先ず、シリコン基板１０上にグローバルビット線１１及び配線選択部２０を形成した後、図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｃ）、図１５（ａ）〜（ｃ）に示す工程を実施する。
次に、シリコン酸化物等の絶縁材料を、絶縁性が担保される程度の厚さまで堆積させて、層間絶縁膜６２を形成する。このとき、層間絶縁膜６２内に孤立したエアギャップが形成されないようにすることが好ましい。次に、図１７（ａ）〜（ｃ）に示すように、スリット７２及び空洞７３の内部であって層間絶縁膜６２上に金属材料等の導電性材料を埋め込み、排熱用配線８１を形成する。これにより、本実施形態に係る記憶装置４が製造される。
次に、本実施形態の効果について説明する。
本実施形態においては、記憶装置４の内部に排熱用配線８１が設けられているため、排熱性が高い。また、排熱用配線８２を記憶装置４の上方に引き出すことができれば、記憶装置４の外部に設けられたヒートシンク等に容易に接続することができる。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
なお、前述の各実施形態においては、抵抗変化膜３６として、ゲルマニウム−アンチモン−テルル（ＧｅＳｂＴｅ）からなる超格子膜を設ける例を示したがこれには限定されない。例えば、ゲルマニウム（Ｇｅ）の替わりに、第１４族（第ＩＶ族）に属するゲルマニウム以外の元素を用いてもよく、例えば、シリコン（Ｓｉ）又は炭素（Ｃ）を用いてもよい。また、アンチモン（Ｓｂ）の替わりに、第１５族（第Ｖ族）に属するアンチモン以外の元素を用いてもよい。更に、テルル（Ｔｅ）の替わりに、テルル以外の第１６族元素（カルコゲン）を用いてもよい。例えば、アンチモン−テルル（ＳｂＴｅ）の替わりに、遷移金属のカルコゲナイト化合物を用いてもよく、ビスマス−テルル（ＢｉＴｅ）を用いてもよい。また、抵抗変化膜３６は、超格子膜以外の相変化膜であってもよい。
以上説明した実施形態によれば、メモリセル間の干渉を抑えた記憶装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１、２、３、４：記憶装置、１０：シリコン基板、１１：グローバルビット線、２０：配線選択部、２１：半導体部材、２２：ｎ＋形部分、２３：ｐ−形部分、２４：ｎ＋形部分、２５：ゲート電極、２７：ゲート絶縁膜、２９：ＴＦＴ、３０：記憶部、３１：ローカルビット線、３１ａ：タングステン膜、３２：ローカルワード線、３２ａ：タングステン膜、３３：メモリセル、３６：抵抗変化膜、３８：絶縁部材、３９：層間絶縁膜、３９ａ、３９ｂ：シリコン酸化膜、４０：エアギャップ、４１：シリコン窒化膜、４２：積層体、４３：スリット、４４：スリット、４５：凹部、５１：排熱用配線、５１ａ：板状部分、５１ｂ：延出部分、６１：絶縁膜、６２：層間絶縁膜、６４：エアギャップ、６５：エアギャップ、７１：積層体、７２：スリット、７３：空洞、８１：排熱用配線、８１ａ：格子状部分、８１ｂ：連結部分

Claims (17)

  1. 第１方向及び前記第１方向に対して交差した第２方向に沿って配列され、前記第１方向及び前記第２方向の双方に対して交差した第３方向に延びる複数本の第１配線と、
    前記第１方向及び前記第３方向に沿って配列され、前記第２方向に延びる複数本の第２配線と、
    前記第１配線と前記第２配線との間に接続された抵抗変化膜と、
    前記第１配線、前記第２配線及び前記抵抗変化膜の周囲に配置された層間絶縁膜と、
    を備え、
    前記層間絶縁膜内には、前記第３方向において隣り合う２本の前記第２配線間に配置され、前記第２方向に延びる第１エアギャップが形成された記憶装置。
  2. 前記第１方向において隣り合う２本の前記第１配線間には、前記第１方向において隣り合う２本の前記第２配線及び前記第１方向において隣り合う２つの前記第１エアギャップが配置されており、
    前記２本の第２配線の間、及び、前記２つの第１エアギャップの間に、前記第２方向及び前記第３方向に沿って拡がる絶縁部材をさらに備えた請求項１記載の記憶装置。
  3. 前記層間絶縁膜内における前記第２方向において隣り合う２本の前記第１配線の間には、前記第３方向に延びる第２エアギャップが形成されている請求項１記載の記憶装置。
  4. 第１方向及び前記第１方向に対して交差した第２方向に沿って配列され、前記第１方向及び前記第２方向の双方に対して交差した第３方向に延びる複数本の第１配線と、
    前記第１方向及び前記第３方向に沿って配列され、前記第２方向に延びる複数本の第２配線と、
    前記第１配線と前記第２配線との間に接続された抵抗変化膜と、
    前記第１配線及び前記第２配線から絶縁され、少なくとも、前記第３方向において隣り合う２本の前記第２配線間、及び、前記第２方向において隣り合う２本の前記第１配線間に配置された第３配線と、
    前記第１配線、前記第２配線及び前記抵抗変化膜と、前記第３配線との間に配置された層間絶縁膜と、
    を備えた記憶装置。
  5. 前記第１方向において隣り合う２本の前記第１配線間には、前記第１方向において隣り合う２本の前記第２配線が配置されており、
    前記第３配線は、
    前記第１方向における前記２本の第２配線の間に配置され、前記第２方向及び前記第３方向に沿って拡がる板状部分と、
    前記板状部分から前記第１方向に延出し、前記第３方向において隣り合う２本の前記第２配線間に配置された延出部分と、
    を有する請求項４記載の記憶装置。
  6. 前記第３配線は、
    前記第２方向において隣り合う２本の前記第１配線間に配置され、前記第２方向から見て前記第２配線を区画する格子状部分と、
    前記第２方向において隣り合う前記格子状部分同士を連結する連結部分と、
    を有する請求項４記載の記憶装置。
  7. 前記抵抗変化膜は相変化膜である請求項１〜６のいずれか１つに記載の記憶装置。
  8. 前記抵抗変化膜の超格子膜である請求項１〜７のいずれか１つに記載の記憶装置。
  9. 前記超格子膜は、Ｓｂ２Ｔｅ３層とＧｅＴｅ層とが交互に積層された膜である請求項８記載の記憶装置。
  10. 基板と、
    前記基板上に設けられ、前記第１方向に延びる第４配線と、
    下端が前記第４配線に接続され、上端が前記第１配線に接続され、第１導電形の第１部分、第２導電形の第２部分、第１導電形の第３部分が前記第３方向に沿って配列された半導体部分と、
    前記第４配線上に設けられ、前記第２方向に延びる第５配線と、
    前記半導体部分と前記第５配線との間に配置されたゲート絶縁膜と、
    をさらに備えた請求項１〜９のいずれか１つに記載の記憶装置。
  11. 第１膜、第１絶縁膜、第１導電膜、第２絶縁膜を第３方向に沿って繰り返し積層させて積層体を形成する工程と、
    前記積層体に、前記第３方向に対して交差した第２方向に延びる第１スリットを形成する工程と、
    前記第１スリットの内面上に抵抗変化膜を形成する工程と、
    前記抵抗変化膜上に第２導電膜を形成する工程と、
    前記第２導電膜を前記第２方向に沿って分断して複数本の第１配線を形成すると共に、前記抵抗変化膜を前記第１配線毎に前記第２方向に沿って分断する工程と、
    前記積層体に第２スリットを形成することにより、前記第１導電膜を複数本の第２配線に分割する工程と、
    前記第２スリットを介して前記第１膜を除去することにより前記第２スリットの側面に凹部を形成すると共に、前記抵抗変化膜における前記凹部の奥面において露出した部分を除去する工程と、
    を備えた記憶装置の製造方法。
  12. 前記第２スリット及び前記凹部の内面上に第３絶縁膜を形成する工程をさらに備えた請求項１１記載の記憶装置の製造方法。
  13. 前記第２スリット内に絶縁部材を形成する工程をさらに備えた請求項１１または１２に記載の記憶装置の製造方法。
  14. 前記第３絶縁膜上に導電性材料を堆積させる工程をさらに備えた請求項１２記載の記憶装置の製造方法。
  15. 第１膜、第１絶縁膜、第１導電膜、第２絶縁膜を第３方向に沿って繰り返し積層させて積層体を形成する工程と、
    前記積層体に、前記第３方向に対して交差した第２方向に延びるスリットを形成する工程と、
    前記スリットの内面上に抵抗変化膜を形成する工程と、
    前記抵抗変化膜上に第２導電膜を形成する工程と、
    前記第２導電膜を前記第２方向に沿って分断して複数本の第１配線を形成すると共に、前記抵抗変化膜を前記第１配線毎に前記第２方向に沿って分断する工程と、
    前記スリット内における前記第１配線間の空間を介して前記第１膜を除去することにより、空洞を形成する工程と、
    を備えた記憶装置の製造方法。
  16. 前記スリット及び前記空洞の内面上に第３絶縁膜を形成する工程をさらに備え、
    前記第３絶縁膜を形成する工程において、前記第３絶縁膜における前記空洞内に配置された部分内には第１エアギャップを形成し、前記スリット内に配置された部分内には第２エアギャップを形成する請求項１５記載の記憶装置の製造方法。
  17. 前記第１スリット及び前記空洞の内面上に第３絶縁膜を形成する工程と、
    前記第３絶縁膜上に導電性材料を堆積させる工程と、
    をさらに備えた請求項１５記載の記憶装置の製造方法。
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