CN113594199A - 相变存储器及其控制方法和制作方法 - Google Patents
相变存储器及其控制方法和制作方法 Download PDFInfo
- Publication number
- CN113594199A CN113594199A CN202110762515.5A CN202110762515A CN113594199A CN 113594199 A CN113594199 A CN 113594199A CN 202110762515 A CN202110762515 A CN 202110762515A CN 113594199 A CN113594199 A CN 113594199A
- Authority
- CN
- China
- Prior art keywords
- change memory
- phase change
- layer
- bit line
- bit lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000003860 storage Methods 0.000 claims abstract description 27
- 239000000463 material Substances 0.000 claims description 101
- 239000011810 insulating material Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 239000011232 storage material Substances 0.000 claims description 3
- 238000002955 isolation Methods 0.000 description 20
- 239000012782 phase change material Substances 0.000 description 16
- 239000007772 electrode material Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 10
- 239000000470 constituent Substances 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000005137 deposition process Methods 0.000 description 6
- 230000000873 masking effect Effects 0.000 description 6
- 239000000956 alloy Substances 0.000 description 5
- 239000002131 composite material Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 150000004770 chalcogenides Chemical class 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000000427 thin-film deposition Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000005280 amorphization Methods 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- -1 but not limited to Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
- H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/0069—Writing or programming circuits or methods
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
Abstract
本公开实施例公开了一种相变存储器及其控制方法和制作方法。所述相变存储器包括：由下至上依次层叠设置的字线、相变存储单元以及第一位线；所述相变存储单元包括相变存储层；其中，所述字线和所述第一位线垂直，所述相变存储单元与所述字线以及所述第一位线均垂直；n个第二位线，每个所述第二位线平行于所述第一位线，且每个所述第二位线环绕在所述相变存储层周围；其中，n为正整数。
Description
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种相变存储器及其控制方法和制作方法。
背景技术
由于相变存储器(PCRAM)的超优特性，例如读写速度快以及超低的功耗，使其成为非易失性存储器(NVM)领域最有潜力和希望的候选者之一。并且由于相变存储器的尺寸可以降到22nm节点以下，使其也具备了和闪存(Flash)存储器相当的性能。同样地，相变存储器也展现出了多阻值的特性，从而也具备了多值高密度存储的潜力。
因此，如何稳定地实现相变存储器的多值存储，成为亟需解决的问题。
发明内容
有鉴于此，本公开实施例提供一种相变存储器及其控制方法和制作方法。
根据本公开实施例的第一方面，提供一种相变存储器，包括：
由下至上依次层叠设置的字线、相变存储单元以及第一位线；所述相变存储单元包括相变存储层；其中，所述字线和所述第一位线垂直，所述相变存储单元与所述字线以及所述第一位线均垂直；
n个第二位线，每个所述第二位线平行于所述第一位线，且每个所述第二位线环绕在所述相变存储层周围；其中，n为正整数。
在一些实施例中，当n大于或等于2时，所述n个第二位线等间距平行设置，并将所述相变存储层分成厚度相同的n+1个部分。
在一些实施例中，所述每个第二位线环绕在所述相变存储层周围，包括：
所述相变存储层贯穿每个所述第二位线，且在垂直于所述相变存储单元的平面内，所述第二位线的投影包围所述相变存储层的投影。
根据本公开实施例的第二方面，提供一种相变存储器的控制方法，所述控制方法应用于上述实施例中任一项所述的相变存储器，所述控制方法包括：
浮置所述n个第二位线，将所述第一位线接地；
通过所述字线向所述相变存储单元施加读取电信号，获取所述相变存储层的阻态。
在一些实施例中，所述控制方法包括：
通过所述字线向所述相变存储单元施加擦除电信号，使所述相变存储层的预设部分变为非晶态；
或，
通过所述字线向所述变存储单元施加写入电信号，使所述相变存储层的预设部分变为晶态。
在一些实施例中，所述通过所述字线向所述相变存储单元施加擦除电信号，包括：
将第m个所述第二位线接地，并将所述第一位线和其它n-1个所述第二位线浮置，将所述擦除电信号施加至所述相变存储单元，使所述相变存储层位于第m个所述第二位线与所述字线之间的部分变为非晶态；其中，m为小于或等于n的正整数；
或，
将所述第一位线接地，并将n个所述第二位线浮置，将所述擦除电信号施加至所述相变存储单元，使整个所述相变存储层变为非晶态。
在一些实施例中，所述通过所述字线向所述相变存储单元施加写入电信号，包括：
将第m个所述第二位线接地，并将所述第一位线和其它n-1个所述第二位线浮置，将所述写入电信号施加至所述相变存储单元，使所述相变存储层位于第m个所述第二位线与所述字线之间的部分变为晶态；其中，m为小于或等于n的正整数；
或，
将所述第一位线接地，并将n个所述第二位线浮置，将所述写入电信号施加至所述相变存储单元，使整个所述相变存储层变为晶态。
根据本公开实施例的第三方面，提供一种相变存储器的制作方法，包括：
在字线上形成相变存储单元；其中，所述相变存储单元包括相变存储层；
形成环绕所述相变存储层周围的n个第二位线；其中，所述n个第二位线相互平行，每个所述第二位线与所述字线和所述相变存储单元均垂直，n为正整数；
在所述相变存储单元上形成第一位线；其中，所述第一位线和所述字线垂直，所述第一位线和所述第二位线平行，所述n个第二位线位于所述第一位线和所述字线之间。
在一些实施例中，所述形成环绕所述相变存储层周围的n个第二位线，包括：
形成绝缘材料层与所述n个第二位线材料层交替层叠的材料叠层结构，刻蚀所述材料叠层结构，形成多个相互平行且贯穿所述材料叠层结构的沟槽；所述沟槽的延伸方向垂直于所述字线，所述沟槽将所述材料叠层结构分割成多个分离的堆叠结构，从而形成所述n个第二位线；其中，相邻两个所述第二位线之间的间距相等。
在一些实施例中，所述在所述字线上形成相变存储单元，包括：
在所述材料叠层结构或所述堆叠结构中对准所述字线的位置，形成贯穿所述材料叠层结构或所述堆叠结构的通孔；在所述通孔中填充相变存储材料，形成所述相变存储层。
本公开实施例，通过在相变存储层的周围设置多个第二位线，将相变存储层划分成多个区块，如此，可通过不同的第二位线对相变存储层的不同区块进行单独控制，使得相变存储层具有多个不同阻值，从而实现相变存储器的多值存储。
相较于采用精细的程序算法控制编程脉冲的幅度来控制相变存储层非晶态的比例，本公开实施例通过设置多个第二位线将相变存储层划分成多个区块，对不同区块进行单独编程，极大地降低了对相变存储单元的编程难度，提高了相变存储器的存储性能。
附图说明
图1为根据一示例性实施例示出的一种相变存储器的示意图；
图2为根据一示例性实施例示出的另一种相变存储器的示意图；
图3a为根据一示例性实施例示出的一种相变存储器的局部示意图；
图3b为根据一示例性实施例示出的一种相变存储器的相变存储层的不同状态示意图；
图4为根据一示例性实施例示出的一种相变存储器的局部俯视示意图；
图5为根据一示例性实施例示出的一种相变存储器的读取方法流程图；
图6为根据一示例性实施例示出的一种相变存储器的读取方法示意图；
图7a至图7c及图8为根据一示例性实施例示出的一种相变存储器的写入方法示意图；
图9为根据一示例性实施例示出的一种相变存储器的制作方法流程图；
图10a为至图10x根据一示例性实施例示出的一种相变存储器的制作方法示意图。
具体实施方式
以下结合说明书附图及具体实施例对本公开的技术方案做进一步的详细阐述。
在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。
在本公开实施例中，术语“A与B接触”包含A与B直接接触的情形，或者A、B两者之间还间插有其它部件而A间接地与B接触的情形。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。并且，层可以包括多个子层。
可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括“在”某物“上”且其间有居间特征或层的含义。
需要说明的是，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。
传统的相变存储器(PCRAM)具有1T1R结构，参照图1所示，相变存储器100包括：字线(WL)10、位线(BL)30及相变存储单元20。相变存储单元20位于字线10和位线30之间，包括：下部电极21、选通层22、中间电极23、相变材料层24以及上部电极25。
目前，相变材料层24采用的相变材料主要为GST(Ge-Sb-Te)合金材料，其具有非晶态(无序)和晶态(有序)两种相态，对应两种差异明显的阻态。通过施加写入(Set)或擦除(Reset)脉冲可实现相变材料层24在晶态和非晶态之间的转换，实现逻辑“1”和“0”的存储。因此，相变存储器100仅能实现2比特(Bit)的数据存储模式。
由于相变材料GST中的非晶体积与Reset脉冲的幅度成比例，因此可以通过一种程序算法，该算法尝试逐步调整Reset电压，直到将所需的相变材料GST的体积复位为非晶态为止，以几乎模拟的方式控制相变材料层的电阻。在这种情况下，必须使用嵌入式微控制器，并且如果程序步骤足够精细，则有可能在设置分布的基础上获得三个不重叠的电阻分布，从而多值存储。
但是由于相变材料GST的非晶态不稳定，很难通过一个固定的算法去获得稳定的中间阻态，从而会影响相变存储器的存取性能。并且当器件尺寸不断降低，相变材料变化的特性区别于传统的蘑菇型结构，相变材料体积越来越小，很难实现部分晶化以及部分非晶化的状态，因此通过这种改变编程算法的方法实现相变材料多值存储变得越来越困难。
图2是根据一示例性实施例示出的一种相变存储器1000的示意图，参照图2所示，相变存储器1000包括：
由下至上依次层叠设置的字线1100、相变存储单元1200以及第一位线1300；相变存储单元1200包括相变存储层1240；其中，字线1100和第一位线1300垂直，相变存储单元1200与字线1100以及第一位线1300均垂直；
n个第二位线1400，每个第二位线1400平行于第一位线1300，且每个第二位线1400环绕在相变存储层1240周围；其中，n为正整数。
示例性地，相变存储单元1200还包括：第一电极层1210、选通层1220、第二电极层1230和第三电极层1250。选通层1220位于第一电极层1210与第二电极层1230之间，第三电极层1250位于相变存储层1240与第一位线1300之间。
字线1100、第一位线1300和第二位线1400的组成材料包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅或其任何组合。字线1100、第一位线1300和第二位线1400可以包括有相同的导电材料，也可以包括不同的导电材料。
相变存储层1240的组成材料可包括：基于硫属元素化物的合金，例如GST(Ge-Sb-Te)合金。相变存储层1240的组成材料还可包括任何其它适合的相变材料。
选通层1220的组成材料可包括：双向阈值开关(Ovonic threshold switching，OTS)材料，例如ZnaTeb、GeaTeb、NbaOb或者SiaAsbTec等。这里，a、b和c包括正数。
示例性地，字线1100沿平行于y轴的方向延伸，第一位线1300沿平行于x轴的方向延伸，z轴垂直于xoy平面。n个第二位线1400在xoy平面内投影完全重合。
在平行于z轴的方向上，第二位线1400在相变存储层1240的底面与顶面之间以一定的间距排列。相变存储层1240作为一个整体贯穿n个第二位线1400。可以理解的是，n个第二位线1400可以将相变存储层1240从外部分成n+1个区块。
需要指出的是，当相变存储层1240发生相变，包括整个相变存储层1240发生相变或者相变存储层1240的一部分发生相变，相变存储层1240的电阻将发生变化，相变存储器1000可根据相变存储层1240的不同的电阻状态进行数据的存储。
示例性地，第二位线1400与第一位线1300具有相同的的作用，当电流从字线1100流入时，可以从第二位线1400流出或从第一位线1300流出。因此，当通过字线1100向相变存储单元1200施加编程脉冲时，可以将相变存储层1240中位于第二电极层1230与第二位线1400之间的部分变为晶态或非晶态，或者将整个相变存储层1240变为晶态或非晶态。
本公开实施例，通过在相变存储层的周围设置多个第二位线，将相变存储层划分成多个区块，并通过对相变存储层的不同区块进行写入，使得相变存储层具有多个不同阻值，从而实现相变存储器的多值存储。
相较于采用精细的程序算法控制编程脉冲的幅度来控制相变存储层非晶态的比例，本公开实施例通过设置多个第二位线将相变存储层划分成多个区块，对不同区块进行单独编程，极大地降低了对相变存储单元的编程难度，提高了相变存储器的存储性能。
可以理解的是，n个第二位线将相变存储层分成n+1个部分，每个部分可看作一个区块。参照图3a所示，由下至上并列设置的第1个至第n个第二位线1400将相变存储层1240由下至上分成第1个至第n+1个区块，各区块的厚度分别为：h1、h2、……、hn、hn+1。在一些实施例中，相变存储层1240中各区块的厚度可以相等。在另一些实施例中，相变存储层1240中各区块的厚度也可以不相等。
需要说明的是，第1个区块的厚度h1为相变存储层1240的底面到第1个第二位线1400的顶面之间的距离，第2个至第n个区块的厚度h2至hn，分别为相邻两个第二位线1400的顶面之间的距离，第n+1个区块的厚度hn+1为第n个第二位线1400的顶面到相变存储层1240的顶面之间的距离。
在一些实施例中，当n大于或等于2时，n个第二位线1400等间距平行设置，并将相变存储层1240分成厚度相同的n+1个部分。
具体地，相变存储层1240被n个第二位线1400分成n+1个区块，各区块的厚度h1、h2、……、hn、hn+1，满足关系：h1＝h2＝……＝hn＝hn+1。此时，相变存储层1240中各个区块的体积相等。当相变存储层1240中一部分区块处于晶态，另一部分区块处于非晶态时，相较于各个区块的厚度不相等的情况，各个区块的厚度相等时相变存储层1240的阻值差异更明显、区分度更高，有利于提高相变存储器的存储性能。
示例性地，当n等于2时，2个第二位线1400将相变存储层1240分成厚度相同的3个区块，参照图3b所示，每个区块可被单独编程为晶态或非晶态。当整个相变存储层1240均为晶态时，相变存储层1240具有第一阻态；当相变存储层1240的三分之一为非晶态时，相变存储层1240具有第二阻态；当相变存储层1240的三分之二为非晶态时，相变存储层1240具有第三阻态；当整个相变存储层1240均为非晶态时，相变存储层1240具有第四阻态；由于相变材料处于晶态和非晶态具有不同的阻值，则整个相变存储层1240具有4个不同的阻态。
当n等于1时，则只存在1个第二位线1400将相变存储层1240分成厚度相同的2个区块，此时，整个相变存储层1240具有3个不同的阻态，即相变存储层1240全部为晶态，或相变存储层1240全部为非晶态，或相变存储层1240一半为晶态、一半为非晶态。
本公开实施例，通过将相变存储层1240分成厚度相同的n+1个部分，当各部分处于不同的相态时，相变存储层具有明显可区分的不同阻态，避免阻态之间的重叠，影响对相变存储器的信息存取性能。
在一些实施例中，每个第二位线1400环绕在相变存储层1240周围，包括：
相变存储层1240贯穿每个第二位线1400，且在垂直于相变存储单元1200的平面内，第二位线1400的投影包围相变存储层1240的投影。
参照图4所示，在xoy平面内，相变存储层1240的投影位于第二位线1400的投影内，被第二位线1400的投影所包围。如此，可保证第二位线1400不被相变存储层阻断，当x方向存在多个相变存储单元时，可共用第二位线1400。
图5为根据一示例性实施例示出的一种相变存储器的控制方法，该方法应用于相变存储器1000的读取操作，参照图5所示，所述方法包括以下步骤：
S1：浮置n个第二位线，将第一位线接地；
S2：通过字线向相变存储单元施加读取电信号，获取相变存储层的阻态。
示例性地，读取电信号包括电脉冲，例如脉冲电压或脉冲电流。参照图6所示，将所有第二位线1400浮置，第二位线1400相当于处于断开状态，当从字线1100向相变存储单元施加1200施加脉冲电压，电流经过整个相变存储层1240并从第一位线1300流出(如图6中箭头所示电流路径)，从而可获取相变存储层1240的阻态。需要说明的是，读取操作时所施加的电信号通常为短而弱的电脉冲，不会改变相变存储层的状态，即不会改变相变存储层的阻态。
在一些实施例中，相变存储器1000的控制方法还包括写操作，所述方法包括：
通过字线向相变存储单元施加擦除电信号，使相变存储层的预设部分变为非晶态；
或，
通过字线向相变存储单元施加写入电信号，使相变存储层的预设部分变为晶态。
示例性地，擦除电信号包括强且短的电脉冲，写入电信号包括强且长的电脉冲。由于第二位线将相变存储层划分为多个区块，可通过一次或多次施加擦除电信号或写入电信号的操作，使相变存储层的指定区块变为非晶态或晶态，从而改变相变存储层中非晶态或晶态的比例，因此改变相变存储层的阻态。
需要说明的是，对不同区块施加的擦除电信号或写入电信号的参数可以不一样，例如电信号的强度和作用时间等参数，可以根据实际需求进行调整。
在一些实施例中，所述通过字线向相变存储单元施加擦除电信号，包括：
将第m个第二位线接地，并将第一位线和其它n-1个第二位线浮置，将擦除电信号施加至相变存储单元，使相变存储层位于第m个第二位线与字线之间的部分变为非晶态；其中，m为小于或等于n的正整数；
或，
将第一位线接地，并将n个第二位线浮置，将擦除电信号施加至相变存储单元，使整个相变存储层变为非晶态。
示例性地，参照图7a所示，以n等于2为例，由下至上依次设置的第二位线1400a和第二位线1400b将相变存储层1240分为三个厚度相同的区块：区块1240a、区块1240b和区块1240c。将第二位线1400a接地，第二位线1400b和第一位线1300浮置，通过字线1100施加第一擦除电信号，例如施加一个脉冲电压，电流路径如图7a中箭头所示，从字线1100流入区块1240a，并从第二位线1400a流出，使区块1240a变为非晶态，此时相变存储层1240的区块1240b和区块1240c的状态不变。
参照图7b所示，将第二位线1400b接地，第二位线1400a和第一位线1300浮置，通过字线1100施加第二擦除电信号，电流路径如图7b中箭头所示，使相变存储层1240的区块1240a和区块1240b变为非晶态。
参照图7c所示，将第一位线1300接地，第二位线1400a和第二位线1400b浮置，通过字线1100施加第三擦除电信号，电流路径如图7c中箭头所示，使整个相变存储层1240变为非晶态。
需要说明的是，第一擦除电信号、第二擦除电信号和第三擦除电信号可以不同。例如，当擦除电信号为脉冲电压时，第一擦除电信号、第二擦除电信号和第三擦除电信号的脉冲电压可依次增大。
在一些实施例中，所述通过字线向相变存储单元施加写入电信号，包括：
将第m个第二位线接地，并将第一位线和其它n-1个第二位线浮置，将写入电信号施加至相变存储单元，使相变存储层位于第m个第二位线与字线之间的部分变为晶态；其中，m为小于或等于n的正整数；
或，
将第一位线接地，并将n个第二位线浮置，将写入电信号施加至相变存储单元，使整个相变存储层变为晶态。
示例性地，可采用与图7a至图7c类似的方法，通过字线1300施加写入电信号，使相变存储层1240的部分区块或者整个相变存储层1240变为晶态，从而使相变存储层1240具有不同的阻态。
例如，参照图8所示，在图7b所示的相变存储层1240的状态下，即区块1240a和区块1240b均为非晶态时，将第二位线1400a接地，第二位线1400b和第一位线1300浮置，通过字线1100施加一个写入电信号，使区块1240a变为晶态，电流路径如图8中箭头所示。此时，区块1240b依然保持非晶态，区块1240c的保持原来的状态不变，即保持晶态或非晶态。
图9是根据一示例性实施例示出的一种相变存储器的制作方法，该方法用于制作本公开实施例提供的相变存储器1000。参照图9所示，所述方法包括以下步骤：
S110：在字线上形成相变存储单元；其中，相变存储单元包括相变存储层；
S120：形成环绕相变存储层周围的n个第二位线；其中，n个第二位线相互平行，每个第二位线与字线和相变存储单元均垂直，n为正整数；
S130：在相变存储单元上形成第一位线；其中，第一位线和字线垂直，第一位线和第二位线平行，n个第二位线位于第一位线和字线之间。
示例性地，可先在衬底上形成字线，然后在字线上分步形成相变存储单元，n个第二位线可在形成相变存储单元的过程中形成。具体地，形成相变存储单元包括：形成第一电极层、选通层、第二电极层、相变存储层和第三电极层，可以在形成第一电极层、选通层和第二电极层后，再形成第二位线和相变存储层，相邻第二位线之间通过绝缘介质层隔离，然后在相变存储层上形成第三电极层，最后在第三电极层上形成第一位线。
第二位线在相变存储层的第二电极层与第三电极层之间以一定的间距排列，相变存储层作为一个整体贯穿n个第二位线，每个第二位线环绕在相变存储层周围。可以理解的是，n个第二位线1400可以将相变存储层从外部分成n+1个区块。
在一些实施例中，当n大于或等于2时，n个第二位线等间距平行设置，并将相变存储层分成厚度相同的n+1个区块。当n等于1时，则只存在1个第二位线，将相变存储层分成厚度相同的2个区块。
当相变存储层中一部分区块处于晶态，另一部分区块处于非晶态时，相较于各个区块的厚度不相等的情况，各个区块的厚度相等时相变存储层的阻值差异更明显、区分度更高，有利于提高相变存储器的存储性能。
在一些实施例中，每个第二位线环绕在相变存储层周围，包括：
相变存储层贯穿每个第二位线，且在垂直于相变存储单元的平面内，第二位线的投影包围相变存储层的投影。如此，可保证第二位线不被相变存储层阻断，从而当同一个第二位线上存在多个相变存储单元时，可共用该第二位线。
本公开实施例，通过在相变存储层的周围形成多个第二位线，将相变存储层划分成多个区块，如此，可以通过不同的第二位线对相变存储层的不同区块进行单独控制，使得相变存储层具有多个不同阻值，从而实现相变存储器的多值存储。
在一些实施例中，步骤S120中形成环绕相变存储层周围的n个第二位线，包括：
形成绝缘材料层与第二位线材料层交替层叠的材料叠层结构，刻蚀该材料叠层结构，形成多个相互平行且贯穿材料叠层结构的沟槽；沟槽的延伸方向垂直于字线，沟槽将该材料叠层结构分割成多个分离的堆叠结构，从而形成n个分离的第二位线；其中，相邻两个第二位线之间的间距相等。
示例性地，通过沉积工艺在第二电极层上沉积绝缘材料层与第二位线材料层交替层叠的材料叠层结构，并且相邻的第二位线材料层之间的绝缘材料层的厚度相同，以便形成n个等间距排列的的第二位线。通过在材料叠层结构中形成沟槽，将第二位线材料层分割成条状的第二位线，并将绝缘材料层分割成条状的绝缘层。绝缘层可使第二电极层与第二位线之间、相邻第二位线之间以及第二位线与第三电极层之间形成电绝缘隔离。并且，可以在沟槽中填充绝缘材料，使位于同一平面内相邻的第二位线之间电绝缘隔离。
在一些实施例中，步骤S110中在字线上形成相变存储单元，包括：
在上述材料叠层结构或堆叠结构中对准字线的位置，形成贯穿上述材料叠层结构或上述堆叠结构的通孔；在通孔中填充相变存储材料，形成相变存储层。
示例性地，在第二电极层上形成绝缘材料层与第二位线材料层交替层叠的材料叠层结构后，在该材料叠层结构中对准第二电极层的位置，形成显露第二电极层的通孔；或者，在上述材料叠层结构中形成沟槽将该材料叠层结构分割成多个分离的堆叠结构后，在该堆叠结构中对准第二电极层的位置，形成显露第二电极层的通孔。然后通过沉积工艺在通孔中填充相变材料，从而形成相变存储层。
以下结合上述任意实施例提供相变存储器1000的制作方法的具体示例：
示例1(以n等于2为例进行说明)：
图10a至图10x是根据一示例性实施例示出的一种相变存储器的制作方法示意图。参照图10a至图10x，所述方法包括以下步骤：
步骤1：参照图10a所示，通过薄膜沉积工艺在衬底1001的表面由下至上依次形成字线材料层1100'、第一电极材料层1210”、选通材料层1220”、第二电极材料层1230”及第一掩膜层1002'。
薄膜沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
字线材料层1100'的组成材料包括导电材料。导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅或其任何组合。
第一电极材料层1210”和第二电极材料层1230”的组成材料可包括非晶碳，例如α相碳。
选通材料层1220”的组成材料可包括：双向阈值开关(Ovonic thresholdswitching，OTS)材料，例如ZnaTeb、GeaTeb、NbaOb或者SiaAsbTec等。
第一掩膜层1002'可包括光致抗蚀剂掩膜或基于光刻掩膜进行图案化的硬掩膜。例如：氮化硅、氧化硅中的任意一种或其组合。
步骤2：参照图10b所示，通过刻蚀形成沿平行于z轴方向贯穿第一掩膜层1002'、第二电极材料层1230”、选通材料层1220”、第一电极材料层1210”和字线材料层1100'的第一沟槽1011。
第一沟槽1011沿平行于y方向延伸，多个第一沟槽1011沿平行于x轴的方向并列排布。多个第一沟槽1011将第一掩膜层1002'、第二电极材料层1230”、选通材料层1220”、第一电极材料层1210”和字线材料层1100'分别分割成第一掩膜条1002、第二电极材料条1230'、选通材料条1220'、第一电极材料条1210'和字线1100。
步骤3：参照图10c所示，可通过化学气相沉积(CVD)等方法向第一沟槽1011中沉积第一绝缘介质层1012。可以理解的是，在向第一沟槽1011中沉积第一绝缘介质层1012的同时，部分第一绝缘介质层1012会沉积在第一掩膜条1002顶部，进而覆盖第一掩膜条1002。
示例性地，第一绝缘介质层1012的组成材料可包括氧化物，例如氧化硅等。第一绝缘介质层1012可以包括沿平行于x方向设置的一层或多层绝缘介质层。
参照图10d所示，可通过化学机械研磨(CMP)等方式平坦化处理第一绝缘介质层1012和第一掩膜条1002，以除去第二电极材料条1230'的顶面所在平面上方的第一掩膜条1002和第一绝缘介质层1012。
参照图10e所示，在第二电极材料条1230'和第一绝缘介质层1012的顶部形成第二掩膜层1003'，第二掩膜层1003'的组成材料与第一掩膜层1002'的组成材料可相同或者不同。图10e所示的结构沿虚线AA'位置在yoz平面的截面如图10f所示。可以理解的是，yoz平面平行于y轴和z轴，且垂直于x轴。
步骤4：参照图10g所示，通过刻蚀形成沿平行于z轴方向贯穿第二掩膜层1003'、第二电极材料条1230'、选通材料条1220'、第一电极材料条1210'的第二沟槽1021。
第二沟槽1021沿平行于x方向延伸，多个第二沟槽1021沿平行于y轴方向并列排布。多个第二沟槽1021将第二掩膜层1003'、第二电极材料条1230'、选通材料条1220'、第一电极材料条1210'分别分割成第二掩膜条1003、第二电极层1230、选通层1220、第一电极层1210。
步骤5：参照图10h所示，可通过化学气相沉积(CVD)等方法向第二沟槽1021中沉积第二绝缘介质层1022。可以理解的是，在向第二沟槽1021中沉积第二绝缘介质层1022的同时，部分第二绝缘介质层1022会沉积在第二掩膜条1003顶部，进而覆盖第二掩膜条1003。
示例性地，第二绝缘介质层1022的组成材料可与第一绝缘介质层1012相同或者不同。第二绝缘介质层1022可以包括沿平行于y方向设置的一层或多层绝缘介质层。
参照图10i所示，可通过化学机械研磨(CMP)等方式平坦化处理第二绝缘介质层1022和第二掩膜条1003，以除去第二电极层1230顶面所在平面上方的第二掩膜条1003和第二绝缘介质层1022，使第二电极层1230的顶面显露出来。
图10j示出了图10i所示的结构的俯视图，参照图10i和10j所示，第二电极层1230、选通层1220和第一电极层1210的叠层结构被第一绝缘介质层1012和第二绝缘介质层1022包围。
步骤6：参照图10k所示，在第二电极层1230的顶面由下至上依次沉积第一个绝缘隔离材料层1500a'、第一个第二位线材料层1400a'、第二个绝缘隔离材料层1500b'、第二个第二位线材料层1400b'、第三个绝缘隔离材料层1500c'和第三掩膜层1004。
示例性地，第一个绝缘隔离材料层1500a'、第二个绝缘隔离材料层1500b'和第三个绝缘隔离材料层1500c'可包括绝缘隔热的材料，例如氧化物或氮化物。第一个绝缘隔离材料层1500a'、第二个绝缘隔离材料层1500b'和第三个绝缘隔离材料层1500c'的材料相同时，不同标号只是为了区分不同位置的绝缘隔离材料层。
在一些实施例中，第一个绝缘隔离材料层1500a'与第二个绝缘隔离材料层1500b'的厚度相等，第一个第二位线材料层1400a'和第二个第二位线材料层1400b'的厚度相等，第三个绝缘隔离材料层1500c'的厚度等于第二个绝缘隔离材料层1500b'的厚度与第二个第二位线材料层1400b'的厚度之和。
步骤7：参照图10l所示，在对准第二电极层1230的位置，通过刻蚀形成贯穿第一个绝缘隔离材料层1500a'、第一个第二位线材料层1400a'、第二个绝缘隔离材料层1500b'、第二个第二位线材料层1400b'、第三个绝缘隔离材料层1500c'和第三掩膜层1004的第一通孔1031，第一通孔1031完全显露第二电极层1230。
参照图10m所示，通过沉积工艺在第一通孔1031中填充相变存储材料，并通过平坦化处理除去第三个绝缘隔离材料层1500c'顶面所在平面上的第三掩膜层1004与相变材料，形成顶面与第三个绝缘隔离材料层1500c'顶面齐平的相变存储层1240。
示例性地，相变存储层1240的组成材料可包括：基于硫属元素化物的合金。例如，GST(Ge-Sb-Te)合金。相变存储层1240的组成材料还可包括任何其它适合的相变材料。
步骤8：参照图10n所示，在相变存储层1240和第三个绝缘隔离材料层1500c'的顶面形成第四掩膜层1005'，然后通过刻蚀在相变存储层1240之间的区域，形成沿平行于z轴方向贯穿第四掩膜层1005'、第三个绝缘隔离材料层1500c'、第二个第二位线材料层1400b'、第二个绝缘隔离材料层1500b'、第一个第二位线材料层1400a'和第一个绝缘隔离材料层1500a'的第三沟槽1041，形成的结构俯视图如图10o所示，第三沟槽1041沿平行于x轴方向延伸，多个第三沟槽1041沿平行于y轴的方向并列排布。
图10o中虚线框为相变存储层1240所在位置，图10o所示结构沿虚线BB'位置在yoz平面内的截面如图10p所示，多个第三沟槽1041将第四掩膜层1005'、第三个绝缘隔离材料层1500c'、第二个第二位线材料层1400b'、第二个绝缘隔离材料层1500b'、第一个第二位线材料层1400a'和第一个绝缘隔离材料层1500a'，分别分割成第四掩膜条1005、第三个绝缘隔离层1500c、第二个第二位线1400b、第二个绝缘隔离层1500b、第一个第二位线1400a和第一个绝缘隔离层1500a。
需要说明的是，在一些实施例中，步骤7和步骤8可以互换顺序，即可以先在图10k所示的结构中通过形成第三沟槽1041，进而形成第三绝缘介质层1042之后，再通过形成第一通孔1031来形成相变存储层1240。
步骤9：参照图10q所示，通过沉积工艺向第三沟槽1041中填充第三绝缘介质层1042。可以理解的是，参照图10q所示，部分第三绝缘介质层1042会沉积在第四掩膜条1005的表面。
第三绝缘介质层1042的组成材料可与第一个绝缘隔离层1500a的材料相同或者不同，第三绝缘介质层1042也可以包括沿平行于y轴方向设置的多层绝缘介质层。第三绝缘介质层1042可使在y方向相邻的第二位线之间电绝缘，并能使在y方向相邻的相变存储层1240之间热隔离。
参照图10r所示，通过平坦化处理除去位于相变存储层1240顶面所在平面上方的第三绝缘介质层1042和第四掩膜条1005，以显露出相变存储层1240的顶面。
步骤10：参照图10s所示，在图10r所示的结构顶面依次沉积第四绝缘介质层1600和第五掩膜层1006，并在对准相变存储层1240的位置，形成贯穿第四绝缘介质层1600和第五掩膜层1006的第二通孔1051，第二通孔1051显露相变存储层1240的顶面。
参照图10t所示，可通过沉积工艺向第二通孔1051中填充第三电极层1250的材料，并通过平坦化处理除去覆盖在第四绝缘介质层1600的顶面所在平面上方的第五掩膜层1006和第三电极层1250的材料，以形成第三电极层1250。第三电极层1250的顶面与第四绝缘介质层1600的顶面齐平。第三电极层1250的组成材料可与第一电极层1210和第二电极层1230的组成材料相同，第四绝缘介质层1600的组成材料可与第一绝缘介质层1012或第二绝缘介质层1022的组成材料相同。
步骤11：参照图10u所示，在第三电极层1250的顶面上依次形成第一位线材料层1300'和第六掩膜层1007'。
参照图10v所示，对第六掩膜层1007'和第一位线材料层1300'进行双重图案化(double patterning)处理，形成贯穿第六掩膜层1007'和第一位线材料层1300'第四沟槽1061，第四沟槽1061对准y轴方向相邻的第三电极层1250之间的区域。
多个第四沟槽1061沿平行于y轴方向并列排布，并沿平行于x轴方向延伸。多个第四沟槽1061将第六掩膜层1007'和第一位线材料层1300'分割成第六掩膜条1007和第一位线1300。第一位线1300沿平行于x轴方向延伸，并与第三电极层1250对准。
步骤12：参照图10w所示，通过沉积工艺向第四沟槽1061填充第五绝缘介质层1062，在通过平坦化处理以去除覆盖在第一位线1300顶面所在平面上的第六掩膜条1007和第五绝缘介质层1062，形成图10x所示的结构。
参照图10x所示，第一位线1300的顶面与第五绝缘介质层1062的顶面齐平，多个第一位线1300沿平行于y轴方向并列排布，第五绝缘介质层1062使相邻第一位线1300之间电隔离。第五绝缘介质层1062可与第四绝缘介质层1600的组成材料相同。
经过以上步骤，可形成相变存储器1000，参照图10x所示，相变存储器1000包括：衬底1001、形成于衬底1001上的相变存储单元1200、形成于相变存储单元1200上的第一位线1300以及环绕在相变存储层单元1200周围的第二位线1400。相变存储单元1200包括由下至上层叠形成的第一电极层1210、选通层1220、第二电极层1230、相变存储层1240及第三电极层1250。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种相变存储器，其特征在于，包括：
由下至上依次层叠设置的字线、相变存储单元以及第一位线；所述相变存储单元包括相变存储层；其中，所述字线和所述第一位线垂直，所述相变存储单元与所述字线以及所述第一位线均垂直；
n个第二位线，每个所述第二位线平行于所述第一位线，且每个所述第二位线环绕在所述相变存储层周围；其中，n为正整数。
2.根据权利要求1所述的相变存储器，其特征在于，
当n大于或等于2时，所述n个第二位线等间距平行设置，并将所述相变存储层分成厚度相同的n+1个部分。
3.根据权利要求1所述的相变存储器，其特征在于，所述每个第二位线环绕在所述相变存储层周围，包括：
所述相变存储层贯穿每个所述第二位线，且在垂直于所述相变存储单元的平面内，所述第二位线的投影包围所述相变存储层的投影。
4.一种相变存储器的控制方法，其特征在于，所述控制方法应用于权利要求1至3中任一项所述的相变存储器，所述控制方法包括：
浮置所述n个第二位线，将所述第一位线接地；
通过所述字线向所述相变存储单元施加读取电信号，获取所述相变存储层的阻态。
5.根据权利要求4所述的控制方法，其特征在于，所述控制方法包括：
通过所述字线向所述相变存储单元施加擦除电信号，使所述相变存储层的预设部分变为非晶态；
或，
通过所述字线向所述变存储单元施加写入电信号，使所述相变存储层的预设部分变为晶态。
6.根据权利要求5所述的控制方法，其特征在于，所述通过所述字线向所述相变存储单元施加擦除电信号，包括：
将第m个所述第二位线接地，并将所述第一位线和其它n-1个所述第二位线浮置，将所述擦除电信号施加至所述相变存储单元，使所述相变存储层位于第m个所述第二位线与所述字线之间的部分变为非晶态；其中，m为小于或等于n的正整数；
或，
将所述第一位线接地，并将n个所述第二位线浮置，将所述擦除电信号施加至所述相变存储单元，使整个所述相变存储层变为非晶态。
7.根据权利要求5所述的控制方法，其特征在于，所述通过所述字线向所述相变存储单元施加写入电信号，包括：
将第m个所述第二位线接地，并将所述第一位线和其它n-1个所述第二位线浮置，将所述写入电信号施加至所述相变存储单元，使所述相变存储层位于第m个所述第二位线与所述字线之间的部分变为晶态；其中，m为小于或等于n的正整数；
或，
将所述第一位线接地，并将n个所述第二位线浮置，将所述写入电信号施加至所述相变存储单元，使整个所述相变存储层变为晶态。
8.一种相变存储器的制作方法，其特征在于，包括：
在字线上形成相变存储单元；其中，所述相变存储单元包括相变存储层；
形成环绕所述相变存储层周围的n个第二位线；其中，所述n个第二位线相互平行，每个所述第二位线与所述字线和所述相变存储单元均垂直，n为正整数；
在所述相变存储单元上形成第一位线；其中，所述第一位线和所述字线垂直，所述第一位线和所述第二位线平行，所述n个第二位线位于所述第一位线和所述字线之间。
9.根据权利要求8所述的方法，其特征在于，所述形成环绕所述相变存储层周围的n个第二位线，包括：
形成绝缘材料层与所述n个第二位线材料层交替层叠的材料叠层结构，刻蚀所述材料叠层结构，形成多个相互平行且贯穿所述材料叠层结构的沟槽；所述沟槽的延伸方向垂直于所述字线，所述沟槽将所述材料叠层结构分割成多个分离的堆叠结构，从而形成所述n个第二位线；其中，相邻两个所述第二位线之间的间距相等。
10.根据权利要求9所述的方法，其特征在于，所述在所述字线上形成相变存储单元，包括：
在所述材料叠层结构或堆叠结构中对准所述字线的位置，形成贯穿所述材料叠层结构或所述堆叠结构的通孔；在所述通孔中填充相变存储材料，形成所述相变存储层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110762515.5A CN113594199A (zh) | 2021-07-06 | 2021-07-06 | 相变存储器及其控制方法和制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110762515.5A CN113594199A (zh) | 2021-07-06 | 2021-07-06 | 相变存储器及其控制方法和制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113594199A true CN113594199A (zh) | 2021-11-02 |
Family
ID=78246544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110762515.5A Pending CN113594199A (zh) | 2021-07-06 | 2021-07-06 | 相变存储器及其控制方法和制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113594199A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114512601A (zh) * | 2022-01-28 | 2022-05-17 | 长江先进存储产业创新中心有限责任公司 | 相变存储器及其制作方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7888668B2 (en) * | 2008-07-17 | 2011-02-15 | United Microelectronics Corp. | Phase change memory |
| JP2011233831A (ja) * | 2010-04-30 | 2011-11-17 | Hitachi Ltd | 半導体記憶装置 |
| JP2016192514A (ja) * | 2015-03-31 | 2016-11-10 | 株式会社東芝 | 記憶装置及びその製造方法 |
| CN109300933A (zh) * | 2018-11-20 | 2019-02-01 | 苏州大学 | 一种阻型存储器结构 |
| US10991879B2 (en) * | 2019-06-26 | 2021-04-27 | Western Digital Technologies, Inc. | Multi-level phase change memory cells and method of making the same |
-
2021
- 2021-07-06 CN CN202110762515.5A patent/CN113594199A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7888668B2 (en) * | 2008-07-17 | 2011-02-15 | United Microelectronics Corp. | Phase change memory |
| JP2011233831A (ja) * | 2010-04-30 | 2011-11-17 | Hitachi Ltd | 半導体記憶装置 |
| JP2016192514A (ja) * | 2015-03-31 | 2016-11-10 | 株式会社東芝 | 記憶装置及びその製造方法 |
| US10103324B2 (en) * | 2015-03-31 | 2018-10-16 | Toshiba Memory Corporation | Memory device and manufacturing method of memory device |
| CN109300933A (zh) * | 2018-11-20 | 2019-02-01 | 苏州大学 | 一种阻型存储器结构 |
| US10991879B2 (en) * | 2019-06-26 | 2021-04-27 | Western Digital Technologies, Inc. | Multi-level phase change memory cells and method of making the same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114512601A (zh) * | 2022-01-28 | 2022-05-17 | 长江先进存储产业创新中心有限责任公司 | 相变存储器及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11923289B2 (en) | Stack of horizontally extending and vertically overlapping features, methods of forming circuitry components, and methods of forming an array of memory cells | |
| CN106992196B (zh) | 可变电阻存储器件 | |
| US9812505B2 (en) | Non-volatile memory device containing oxygen-scavenging material portions and method of making thereof | |
| US9444046B2 (en) | Three dimensional memory array architecture | |
| US7220983B2 (en) | Self-aligned small contact phase-change memory method and device | |
| KR100707182B1 (ko) | 상전이 메모리 소자 및 제조방법 | |
| JP5462490B2 (ja) | 半導体記憶装置 | |
| EP1686624B1 (en) | Method of fabricating a nonvolatile memory device made of electric resistance material | |
| US7037762B2 (en) | Phase changeable memory devices having multi-level data storage elements and methods of fabricating the same | |
| JP7175896B2 (ja) | 閾値スイッチング材料による閉じ込め相変化メモリの集積 | |
| KR100789045B1 (ko) | 상 변화 물질용 접속 전극, 관련 상 변화 메모리 소자, 및관련 제조 방법 | |
| KR100682937B1 (ko) | 상전이 메모리 소자 및 제조방법 | |
| TW201436320A (zh) | 用於形成窄垂直柱之方法及具有窄垂直柱之積體電路裝置 | |
| WO2020242534A1 (en) | Three-dimensional nand memory device containing two terminal selector and methods of using and making thereof | |
| WO2022104591A1 (en) | Vertical 3d pcm memory cell and program read scheme | |
| CN110943102A (zh) | 一种高密度的相变存储器三维集成电路结构 | |
| US20130099188A1 (en) | Phase-change memory device having multi-level cell and a method of manufacturing the same | |
| CN101981720B (zh) | 垂直相变存储单元 | |
| US20160072059A1 (en) | Phase-change memory device having phase-change region divided into multi layers and operating method thereof | |
| KR20200031193A (ko) | 스위칭 소자, 가변 저항 메모리 장치 및 그의 제조방법 | |
| CN111029362A (zh) | 一种高密度的相变存储器三维集成电路结构的制备方法 | |
| CN113594199A (zh) | 相变存储器及其控制方法和制作方法 | |
| US11594677B2 (en) | Semiconductor storage device with insulating films adjacent resistance changing films | |
| KR102532156B1 (ko) | 제한된 전류 경로들을 포함하는 3차원 메모리 디바이스 및 그 제조 방법들 | |
| KR20200028549A (ko) | 가변 저항 메모리 장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |