JP7175896B2 - 閾値スイッチング材料による閉じ込め相変化メモリの集積 - Google Patents

Description

本発明は、コンピュータメモリに関し、より具体的には抵抗性メモリデバイス設計及び抵抗性メモリデバイスを製造する方法に関する。

コンピュータメモリには不揮発性メモリと揮発性メモリという２つの主要グループがある。不揮発性メモリでは情報を保持するために常に入力エネルギーを必要としないが、揮発性メモリでは必要とされる。不揮発性メモリデバイスの例は、読出し専用メモリ（ＲＯＭ）、フラッシュ電気的消去可能読出し専用メモリ、強誘電体ランダムアクセスメモリ、磁気ランダムアクセスメモリ（ＭＲＡＭ）、及び相変化メモリ（ＰＣＭ）であり、不揮発性メモリデバイスは、メモリ要素の状態を数日間から数十年間にわたって電力消費を伴わずに保持することができるメモリである。揮発性メモリデバイスの例は、動的ランダムアクセスメモリ（ＤＲＡＭ）及び静的ランダムアクセスメモリ（ＳＲＡＭ）を含み、ＤＲＡＭは、メモリ要素が常にリフレッシュされることを必要とする一方、ＳＲＡＭは、メモリ要素の状態を維持するのに常にエネルギーが供給されることを必要とする。

相変化メモリでは、情報は、操作されて異なる相になることができる材料に格納される。これらの相の各々は、情報を格納するために使用することができる異なる電気的性質を呈する。アモルファス相及び結晶相は、検出可能な電気抵抗の違いを有するので、ビットストレージ（１と０）のために用いられる代表的な２つの相である。詳細には、アモルファス相は、結晶相より高い抵抗を有する。

カルコゲニドは、相変化材料として一般的に利用されている材料群である。この材料群は、カルコゲン（周期表１６／ＶＩＡ群）及び別の元素を含む。相変化メモリセルを作製するときにカルコゲニドを生成するために用いられるこの群における２つの最も一般的な半導体は、セレン（Ｓｅ）及びテルル（Ｔｅ）である。この例は、Ｇｅ_２Ｓｂ_２Ｔｅ_５（ＧＳＴ）、ＳｂＴｅ、及びＩｎ_２Ｓｅ_３である。

相変化材料において状態間の変化を駆動するのに必要な熱は、隣接する材料に伝搬する。隣接するメモリセルへの熱の伝搬は、熱的クロストーク及びビットストレージの誤りを引き起こすことがある。

相変化メモリセル設計はまた、メモリアレイの密度を最大限にするために各セルの面積を最小限にしようとしている。密度が高まるにつれて付近のＰＣＭセル同士がより近づくことになり、隣接メモリセルへの熱伝搬が懸念されるようになる。そのため隣接メモリセルから熱を遠ざけておくことが望ましい。

本発明は、従来の熱問題に対処する相変化メモリアレイ及びそれを製造する方法を提供する。

したがって、本発明の態様は、閉じ込めＰＣＭ（ｃｏｎｆｉｎｅｄ ＰＣＭ）による１セレクタ１抵抗器（１－ｓｅｌｅｃｔｏｒ １－ｒｅｓｉｓｔｏｒ）（１Ｓ１Ｒ）メモリ構造体を含む。開示される閉じ込めＰＣＭ製造プロセスは、相変化材料及びセレクタ材料のエッチングの結果として生じる損傷を有利には最小限にすることができ、隣接メモリセル間の熱的クロストークを減らすことができる。

本発明の１つの例示的な態様は、相変化メモリアレイである。相変化メモリアレイは、複数の下部電極、上部電極及びメモリピラーを含む。メモリピラーの各々は、誘電体ケーシングによって囲まれた相変化材料を含む。相変化材料は、下部電極のそれぞれの下部電極と、上部電極のそれぞれの上部電極との間にそれらと直列回路を形成して配置される。セレクタ材料の連続層が、メモリピラーと複数の下部電極との間に配置される。セレクタ材料は、セレクタ材料を横切る電圧が電圧閾値を超えたときにのみ電気を伝導するように構成される。

本発明の別の例示的な態様は、相変化メモリアレイを製造するための方法である。この方法は、複数の下部電極を形成することを含む。堆積動作は、下部電極の上方にこれと接触してセレクタ材料を連続層で堆積する。セレクタ材料は、セレクタ材料を横切る電圧が電圧閾値を超えたときにのみ電気を伝導するように構成される。形成動作は、セレクタ材料の上方の犠牲誘電体層内に複数のメモリピラーを形成する。メモリピラーの各々は、誘電体ケーシングによって取り囲まれた相変化材料を含む。相変化材料は、下部電極のそれぞれの下部電極とセレクタ材料との間にそれらと直列回路を形成して配置される。除去動作は、メモリピラーと選択性材料の連続層とを維持する一方で犠牲誘電体層を除去する。形成動作は、メモリピラーの上方に複数の上部電極を形成する。上部電極は、メモリピラーに電気的に接続される。

本発明とみなされる主題は、本明細書の最後にある特許請求の範囲において具体的に指摘され、かつ明確に特許請求される。本発明の上記及び他の目的、特徴、及び利点は、添付の図面に関連して解釈される以下の詳細な説明から明らかである。

本発明によって意図される例示的な相変化メモリアレイを示す。 本発明によって意図される相変化メモリアレイを製造するための例示的なプロセスを示す。 誘電体基板内での下部電極の形成を示す。 セレクタ材料及び下部金属層の堆積を示す。 第１の孔を形成するための犠牲誘電体層の堆積及びその後のパターン付けを示す。 第１の孔の中に堆積されて誘電体ケーシングを形成する誘電体ケーシング材料を示す。 誘電体ケーシング材料及び金属ライナのエッチングを示す。 複数の第２の孔の中の相変化材料の堆積を示す。 相変化材料の上方かつ第２の孔の中の上部金属層の堆積を示す。 犠牲誘電体層がエッチングにより除去されたメモリアレイを示す。 エアギャップを有する絶縁誘電体層の堆積及びエッチバックを示す。 誘電体上部層が除去されたアレイ構造体を示す。 本発明によって意図される例示的な３次元スタックされたメモリ構造体を示す。

本発明を、本発明の実施形態を参照して説明する。本発明の説明を通して図１～図１３を参照する。図面を参照するとき、全体を通じて図示される同様の構造及び要素は同様の符号で示される。

本発明の実施形態の特徴は、閉じ込めＰＣＭによる１セレクタ１抵抗器（１Ｓ１Ｒ）メモリ構造体のための集積プロセスである。後で詳述するように、この閉じ込めＰＣＭは、相変化材料及びセレクタ材料に対するエッチングによる損傷を低減し又は排除するエッチング・フリーの側壁作製プロセスを提示する。本発明の実施形態は、隣接メモリセル間の熱的クロストークを減らすことにも役立ち得る。

図１は、本発明によって意図される例示的な相変化メモリアレイ１０２を示す。アレイ１０２は、下部電極１０４の列、上部電極１０６の列、及びメモリピラー１０８の列を含む。メモリピラー１０８の各々は、誘電体ケーシング１１２によって取り囲まれた相変化材料１１０を含む。相変化材料１１０は、複数の下部電極１０４のそれぞれの下部電極と複数の上部電極１０６のそれぞれの上部電極との間にそれらと直列回路を形成して配置される。

相変化材料は、異なる電気抵抗を有する少なくとも２つの状態に選択的に設定可能である。シングルレベル・セル（ＳＬＣ）において、相変化材料は、２つの異なる抵抗レベルのうちの１つにプログラム可能である。例えば、相変化材料は、第１の電気抵抗を有する第１の相又は第２の電気抵抗を有する第２の相のいずれかに選択的に構成可能な材料とすることができ、第１の電気抵抗は第２の電気抵抗より大きい。相変化材料は、ジュール加熱によって生じる相変化を示す任意の材料として一般に定義される。１つの実施形態において、相変化材料は、Ｇｅ_２Ｓｂ_２Ｔｅ_５のようなゲルマニウム－アンチモン－テルル（ＧＳＴ）化合物を含むことができる。ＳｂＴｅ及びＩｎ_２Ｓｅ_３のような他の相変化材料を本発明で用いることもできる。１つの実施形態において、相変化メモリアレイは、マルチビット・メモリアレイである。したがって、相変化材料は、マルチレベル・セル（ＭＬＣ）の場合、少なくとも３つの抵抗レベルのうちの１つにプログラムされる。

アレイ１０２は、誘電体基板１１４を含み、その中に下部電極１０４が形成される。１つの実施形態において、誘電体基板１１４は酸化シリコンであり、下部電極１０４及び上部電極１０６は、窒化チタン（ＴｉＮ）、タングステン（Ｗ）又は多結晶シリコンのような導電性材料で作られる。上部電極１０６をアレイ１０２のビット線１１６に電気的に接続することができる。

アレイ１０２は、メモリピラー１０８と下部電極１０４との間に配置されたセレクタ材料１１８の連続層を含む。したがって、セレクタ材料１１８の連続層は、下部電極１０４の各々及びメモリピラー１０８の各々と物理的に接触した状態にある。セレクタ材料１１８は、セレクタ材料を横切る電圧が電圧閾値を超えたときにのみ電気を伝導するように構成される。１つの実施形態において、セレクタ材料は、ＡｓＴｅＧｅＳｉＮ基材料である。二方向バリスタ、ＣＲＳ、ＭＩＥＣ、及びショットキーダイオードのようなその他のセレクタデバイスを、本発明の実施形態において使用することができることが意図される。

１つの実施形態において、アレイ１０２は、全てのメモリピラー１０８を取り囲む絶縁誘電体層１２０を含む。絶縁誘電体層１２０は、中央キャビティ１２２を含む。絶縁誘電体層１２０内の中央キャビティ１２２は、極端に低いエアギャップの熱伝導率に起因して、熱的クロストークを最小化する。

１つの実施形態において、メモリピラー１０８の各々は、メモリピラー１０８の一部に沿って誘電体ケーシング１１２と相変化材料１１０との間にそれらと接触して配置された金属ライナ１２４を含む。メモリピラー１０８の各々の金属ライナ１２４は、それぞれの上部電極１０６と物理的に接触することができる。

メモリピラー１０８の各々の相変化材料１１０は、それぞれのメモリピラー１０８の下部でセレクタ材料１１８と電気的に接続する。１つの実施形態において、メモリピラー１０８の各々は、相変化材料１１０とセレクタ材料１１８との間にこれらと物理的に接触して配置された下部金属層１２６を含む。

１つの実施形態において、メモリピラー１０８の各々は、相変化材料１１０とそれぞれの上部電極１０６との間にこれらと物理的に接触して配置された上部金属層１２８を含む。

図２は、本発明により意図される相変化メモリアレイを製造するための例示的なプロセスを示す。この方法は、形成動作２０２を含む。形成動作２０２の間に、誘電体基板内に下部電極が形成される。図３は、誘電体基板１１４内の下部電極１０４の形成を示す。図２に戻ると、形成動作２０２が完了した後、プロセスは堆積動作２０４に続く。

堆積動作２０４において、下部電極の上方にこれと接触してセレクタ材料が連続層で堆積される。上で論じたように、セレクタ材料は、セレクタ材料を横切る電圧が電圧閾値を超えたときにのみ電気を伝導するように構成される。堆積動作２０４が完了した後、プロセスは、堆積動作２０６に続く。

堆積動作２０６において、セレクタ材料の上方にこれと接触して下部金属層が堆積され、下部金属層がセレクタ材料と犠牲誘電体層との間にこれらと接触して配置されるようになっている。

図４は、セレクタ材料１１８及び下部金属層１２６の堆積を示す。１つの実施形態において、窒化金属は、セレクタ層とＰＣＭとの間の良好な拡散障壁として用いることができるので、下部金属層１２６は窒化金属である。さらに、セレクタ材料１１８は、パターン付けされない。したがって、セレクタ材料１１８は、エッチングによる損傷を受けない。

図２に戻ると、エッチング動作２０８において、セレクタ材料の上方の犠牲誘電体層内に複数の第１の孔がエッチングされる。図５は、第１の孔５０４を形成するための犠牲誘電体層５０２の堆積及びその後のパターン付けを示す。１つの実施形態において、犠牲誘電体層５０２は、酸化シリコン（ＳｉＯ_２）で構成され、リソグラフィ・エッチングによってパターン付けされる。図２において、エッチング動作２０８が終了した後、プロセスフローは形成動作２１０に続く。

形成動作２１０において、セレクタ材料の上方の犠牲誘電体層内に複数のメモリピラーが形成される。上で論じたように、メモリピラーの各々は、誘電体ケーシングによって取り囲まれた相変化材料を含む。さらに、相変化材料は、複数の下部電極のそれぞれの下部電極とセレクタ材料との間にそれらと直列回路を形成して配置される。図６～図１０は、メモリピラーを形成するための例示的なプロセスフローを示す。

図６において、誘電体ケーシング材料６０２を堆積して第１の孔の中に誘電体ケーシングを形成する。誘電体ケーシング材料は、第１の孔より容積が小さい複数の第２の孔６０４を作り出す。１つの実施形態において、誘電体ケーシング材料６０２は、窒化シリコン（ＳｉＮ）で構成される。

誘電体ケーシング材料６０２の堆積に加えて、このプロセスは、第２の孔６０４の中の金属ライナ６０６の堆積を含むことができる。この堆積は、金属ライナ６０６を、メモリピラーの一部に沿って誘電体ケーシング材料６０２と最終的には相変化材料との間にこれらと接触して配置させる。誘電体ケーシング材料６０２及び金属ライナ６０６は、穴の内側で連続する。したがって、これら２層を堆積するのに原子層堆積（ＡＬＤ）又は類似のプロセスを用いることができる。

図７は、誘電体ケーシング材料６０２及び金属ライナ６０６のエッチングを示す。誘電体ケーシング材料６０２及び金属ライナ６０６は、フィールド内及び第２の孔の各々の底部でエッチングされるので、相変化材料がその後、第２の孔６０４の底部において（下部金属層１２６を介して）セレクタ材料１１８と電気的に接続するようになっている。

図８は、複数の第２の孔６０４の中の相変化材料１１０の堆積を示す。第２の孔６０４の内側に相変化材料１１０を堆積した後、フィールド内の相変化材料１１０は、相変化材料１１０のエッチバック又は化学機械平坦化（ＣＭＰ）によって除去される。１つの実施形態において、相変化材料１１０は、ＡＬＤ堆積によって第２の孔６０４の中に堆積される。穴の内側の金属ライナは、相変化材料がボイドをほとんど又は全く有さずに稠密に孔の内側に堆積することを可能にする。図９は、相変化材料１１０の上方かつ第２の孔の中の上部金属層１２８の堆積を示す。図９はまた、金属上部層１２８の上方かつ第２の孔の中の誘電体上部層９０２の堆積も示す。この図は、上部金属層１２８及び誘電体上部層９０２の堆積及びエッチバックの両方を示す。１つの実施形態において、誘電体上部層９０２は、ＳｉＮで構成される。誘電体上部層９０２は、上部金属層１２８及び穴の内側の相変化材料１１０をその後の犠牲誘電体層５０２のエッチングの際に保護するために用いられる。

図２に戻ると、除去動作２１２において、選択性材料の連続層を維持する一方で犠牲誘電体層が除去される。より具体的には、犠牲誘電体層は、相変化材料と相変化材料の下のセレクタ材料とをエッチングすることなく、選択的にエッチングされる。

図１０は、犠牲誘電体層がエッチングにより除去されたメモリアレイを示す。相変化材料１１０及び上部金属層１２８の上に誘電体上部層９０２が配置されているので、相変化材料１１０に損傷を与えることなく、メモリピラー１０８を取り囲む犠牲誘電体層をエッチングによって除去することができる。

図２において、プロセスフローは、堆積動作２１４に続く。堆積動作２１４の間に、犠牲誘電体層が除去された後でメモリピラーの間かつ選択性材料の連続層の上方に絶縁誘電体層が堆積される。絶縁誘電体層は、絶縁誘電体層の堆積の際に形成される中央キャビティを含む。

図１１は、絶縁誘電体層１２０の堆積及びエッチバックを示す。１つの実施形態において、絶縁誘電体層１２０は、物理蒸着（ＰＶＤ）を用いて堆積される。絶縁誘電体層１２０は、酸化シリコンのような誘電体材料で構成される。堆積後、フィールド内の絶縁誘電体層１２０が、エッチバックプロセス又は化学機械研磨（ＣＭＰ）によって除去される。メモリピラー１０８の高いアスペクト比及びメモリピラー１０８間の長さが短いことにより、絶縁誘電体層１２０の内側に中央キャビティ１２２が形成される。中央キャビティ１２２は、有利には、メモリピラー１０８間の熱的クロストークを低減する。

図１２は、誘電体上部層９０２が除去されたアレイ構造体を示す。１つの実施形態において、誘電体上部層９０２は、窒化物エッチングを用いて除去される。ひとたび誘電体上部層９０２が除去されると、相変化材料１１０は、上部電極に電気的に接続することができる。

図２に戻ると、プロセスフローは形成動作２１６に続く。形成動作２１６において、メモリピラーの上方に複数の上部電極が形成される。上部電極は、メモリピラーに電気的に接続される。

図１３は、本発明によって意図される例示的な３次元スタックされたメモリ構造体１３０２を示す。メモリ構造体１３０２は、誘電体基板１１４内に形成された複数の下部電極１０４を含む。セレクタ材料１１８Ａの第１の連続層が、メモリピラー１０８Ａの第１の列と下部電極１０４との間に配置される。絶縁誘電体層１２０Ａの第１の層が、それぞれのメモリピラー１０８Ａの間に配置される。

複数の中間電極１３０４が、メモリピラー１０８Ａの第１の列に対しては上部電極、メモリピラー１０８Ｂの第２の列に対しては下部電極として機能する。セレクタ材料１１８Ｂの第２の連続層が、第２の列のメモリピラー１０８Ｂと中間電極１３０４との間に配置される。絶縁誘電体層１２０Ｂの第２の層が、それぞれのメモリピラー１０８Ｂの間に配置される。複数の上部電極１０６が、第２の列のメモリピラー１０８Ｂに電気的に接続される。

上で詳細に論じたように、メモリピラー１０８Ａ及び１０８Ｂの各々は、下部金属層１２６、誘電体ケーシング１１２と相変化材料１１０との間にこれらに接触して配置された金属ライナ１２４、及び上部金属層１２８を含む。絶縁誘電体層１２０Ａ及び１２０Ｂの各々は、中央キャビティ１２２を含む。

当業者は、本明細書で説明される製造プロセスが、有利には、犠牲誘電体層の除去の際に相変化材料及び閾値スイッチング材料をエッチングすることを必要としないことを認識するであろう。このプロセスは、相変化材料及び閾値スイッチング材料をエッチングすることによって引き起こされる問題を防止することができる。

さらに、相変化材料を取り囲む誘電体ケーシングは、犠牲誘電体層をエッチングしている間、相変化材料を保護するために用いられる。さらに、誘電体ケーシングを用いて、相変化材料を受け入れる孔の容積を減らすことができる。

本発明の実施形態の別の有利な特徴は、絶縁誘電体層内のエアギャップを含むことができる。絶縁誘電体層は、誘電体の中のエアギャップ誘電率がほぼゼロであることに起因して、低ｋ誘電体として働くことができる。さらに、絶縁誘電体層内のエアギャップは、エアギャップの熱伝導率が極めて低いこと起因して、熱的クロストークを最小限にすることができる。

さらに、孔の内側の金属ライナは、抵抗ドリフトを軽減する。したがって、金属ライナによる閉じ込めＰＣＭは、マルチビットをシングルセルに格納することができる。金属ライナによるこの閉じ込めＰＣＭは、相変化材料が少なくとも３つの抵抗レベルのうちの１つに対してプログラム可能であるような、マルチレベル・セル（ＭＬＣ）として機能することができる。

１Ｓ１Ｒ構造は、３Ｄクロスポイント構造の集積において用いることができる。したがって、１Ｓ１Ｒ構造は、その製造プロセスがエッチングによる損傷を受けないこと、低い熱的クロストーク、軽減された抵抗ドリフト、及び優れたスケーラビリティゆえに、高密度ストレージクラスメモリ（ＳＣＭ）に組み込まれる高い可能性を有する。

上述のように、本発明の実施形態は、３次元メモリアレイ（３Ｄメモリアレイ）のための構成、並びにそのようなシステムを動作させるための可能な方法を提供することができる。本発明の一態様は、各メモリセルが、異なる構成のソース電圧に対するワードライン、ビット線、及び導電性プレートに対してバイアスを掛けることによってプログラム可能及び読み出し可能になるように配置されたプログラム可能なメモリセルを含む、３Ｄメモリアレイを提供する。

本発明の種々の実施形態の説明を例証の目的で提示したが、網羅的であること又は開示された実施形態に限定することを意図したものではない。説明した実施形態の範囲から逸脱することなく、多くの修正及び変形が当業者には明らかでとなるであろう。本明細書で使用される用語は、実施形態、実際的な用途、又は市場で見いだされる技術に対する技術的改善を最も良く説明するために、又は当業者が本明細書に開示された実施形態を理解することを可能にするために、選択されたものである。

図中のフローチャート及びブロック図は、本発明の種々の実施形態による、システム、方法、及びコンピュータプログラム製品の可能な実装の、アーキテクチャ、機能及び動作を示す。この点に関して、フローチャート又はブロック図内の各ブロックは、指定された論理機能を実装するための１つ又は複数の実行可能命令を含む、モジュール、セグメント、又は命令の一部を表すことができる。幾つかの代替的な実装において、ブロック内に記された機能は、図中に示された順序とは異なる順序で行われることがある。例えば、連続して示された２つのブロックは、関与する機能に応じて、実際には実質的に同時に実行されることもあり、又はこれらのブロックはときとして逆順で実行されることもある。ブロック図及び／又はフローチャート図の各ブロック、及びブロック図及び／又はフローチャート図中のブロックの組合せは、指定された機能又は動作を実行する専用ハードウェア・ベースのシステムによって実装することもでき、又は専用ハードウェアとコンピュータ命令との組合せを実行することもできることにも留意されたい。

１０２：相変化メモリアレイ
１０４：下部電極
１０６：上部電極
１０８：メモリピラー
１１０：相変化材料
１１２：誘電体ケーシング
１１４：誘電体基板
１１６：ビット線
１１８：セレクタ材料
１２０：絶縁誘電体層
１２２：中央キャビティ
１２４：金属ライナ
１２６：下部金属層
１２８：上部金属層
５０２：犠牲誘電体層
５０４：第１の孔
６０２：誘電体ケーシング材料
６０４：第２の孔
６０６：金属ライナ
９０２：誘電体上部層
１３０２：３次元スタックされたメモリ構造体
１３０４：中間電極

Claims (20)

1. 相変化メモリアレイであって、
   複数の下部電極と、
   複数の上部電極と、
   複数のメモリピラーの各々が、誘電体ケーシングで取り囲まれた相変化材料を含み、前記相変化材料が、前記複数の下部電極のそれぞれの下部電極と前記複数の上部電極のそれぞれの上部電極との間にそれらと直列回路を形成して配置される、複数のメモリピラーと、
   前記メモリピラーと前記複数の下部電極との間に配置されたセレクタ材料の連続平面層であって、前記セレクタ材料が、前記セレクタ材料を横切る電圧が電圧閾値を超えたときにのみ電気を伝導するように構成された、セレクタ材料の連続平面層と、
   を含む、相変化メモリアレイ。
2. 前記セレクタ材料の連続平面層が、前記複数の下部電極の各々及び前記複数のメモリピラーの各々と物理的に接触している、請求項１に記載の相変化メモリアレイ。
3. 前記メモリピラーの間に配置された絶縁誘電体層をさらに含み、前記絶縁誘電体層が中央キャビティを含む、請求項１又は２に記載の相変化メモリアレイ。
4. 前記メモリピラーの各々が、前記メモリピラーの一部に沿って前記誘電体ケーシングと前記相変化材料との間にそれらと接触して配置された金属ライナを含む、請求項１乃至３のいずれかに記載の相変化メモリアレイ。
5. 前記メモリピラーの各々の前記金属ライナが、前記複数の上部電極のそれぞれ１つと物理的に接触している、請求項４に記載の相変化メモリアレイ。
6. 前記メモリピラーの各々の前記相変化材料が、前記メモリピラーのそれぞれ１つの底部において前記セレクタ材料に電気的に接続される、請求項１乃至５のいずれかに記載の相変化メモリアレイ。
7. 前記メモリピラーの各々が、前記相変化材料と前記セレクタ材料との間にそれらと物理的に接触して配置された下部金属層を含む、請求項１乃至６のいずれかに記載の相変化メモリアレイ。
8. 前記メモリピラーの各々が、前記相変化材料と前記複数の上部電極のそれぞれ１つとの間にそれらと物理的に接触して配置された上部金属層を含む、請求項１乃至７のいずれかに記載の相変化メモリアレイ。
9. 前記相変化材料が、シングルレベルセル（ＳＬＣ）の場合には２つの異なる抵抗レベルのうちの１つに対してプログラム可能であり、マルチレベルセル（ＭＬＣ）の場合には少なくとも３つの異なる抵抗レベルのうちの１つに対してプログラム可能である、請求項１乃至８のいずれかに記載の相変化メモリアレイ。
10. 前記相変化メモリアレイが３次元メモリアレイである、請求項１乃至９のいずれかに記載の相変化メモリアレイ。
11. 相変化メモリアレイを製造するための方法であって、
    複数の下部電極を形成することと、
    前記下部電極の上方にこれと接触してセレクタ材料を連続平面層で堆積し、前記セレクタ材料は、前記セレクタ材料を横切る電圧が電圧閾値を超えたときにのみ電気を伝導するように構成されることと、
    前記セレクタ材料の上方の犠牲誘電体層内に複数のメモリピラーを形成し、前記メモリピラーの各々は、誘電体ケーシングで取り囲まれた相変化材料を含み、前記相変化材料は、前記複数の下部電極のそれぞれの下部電極と前記セレクタ材料と直列回路を形成して配置されることと、
    前記セレクタ材料の連続平面層を維持する一方で前記犠牲誘電体層を除去することと、
    前記メモリピラーの上方に複数の上部電極を形成し、前記上部電極が前記メモリピラーに電気的に接続されることと
    を含む、方法。
12. 前記犠牲誘電体層を除去した後、前記メモリピラーを取り囲んで、かつ前記セレクタ材料の連続平面層の上方に、絶縁誘電体層を堆積することをさらに含み、前記絶縁誘電体層は、前記絶縁誘電体層の堆積の際に形成される中央キャビティを含む、請求項１１に記載の方法。
13. 前記複数のメモリピラーを形成することが、
    前記セレクタ材料の上方の犠牲誘電体層内に複数の第１の孔をエッチングすることと、
    前記第１の孔の中に前記誘電体ケーシングを形成する誘電体ケーシング材料を堆積し、前記誘電体ケーシング材料が前記第１の孔より容積が小さい複数の第２の孔を作り出すようにすることと、
    前記複数の第２の孔の中に前記相変化材料を堆積することと、
    前記相変化材料と前記相変化材料の下方の前記セレクタ材料とをエッチングすることなく、前記犠牲誘電体層を選択的にエッチングすることと
    を含む、請求項１１又は１２に記載の方法。
14. 前記第２の孔の中に金属ライナを堆積して、前記金属ライナが前記メモリピラーの一部に沿って前記誘電体ケーシング材料と前記相変化材料との間にそれらと接触して配置されるようにすることをさらに含む、請求項１３に記載の方法。
15. 前記誘電体ケーシング材料を前記第２の孔の各々の底部においてエッチングして、前記相変化材料が前記第２の孔の各々の前記底部において前記セレクタ材料と電気的に接続するようにすることをさらに含む、請求項１３又は１４に記載の方法。
16. 前記セレクタ材料の上方にこれと接触して下部金属層を堆積して、前記下部金属層が前記セレクタ材料と前記犠牲誘電体層との間にこれらと接触して配置されるようにすることをさらに含む、請求項１３乃至１５のいずれかに記載の方法。
17. 前記犠牲誘電体層を選択的にエッチングする前に、前記相変化材料の上方かつ前記第２の孔の中に上部金属層を堆積することと、
    前記犠牲誘電体層を選択的にエッチングする前に、前記上部金属層の上方かつ前記第２の孔の中に誘電体上部層を堆積することと
    をさらに含む請求項１３乃至１６のいずれかに記載の方法。
18. シングルレベルセル（ＳＬＣ）の場合には２つの異なる抵抗レベルのうち１つにプログラム可能であり、マルチレベルセル（ＭＬＣ）の場合には少なくとも３つの異なる抵抗レベルのうちの１つにプログラム可能である前記相変化材料を、プログラムすることをさらに含む、請求項１１乃至１７のいずれかに記載の方法。
19. 前記相変化材料がゲルマニウム－アンチモン－テルル（ＧＳＴ）化合物である、請求項１１乃至１８のいずれかに記載の方法。
20. 前記相変化メモリアレイが３次元メモリアレイである、請求項１１乃至１９のいずれかに記載の方法。

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