CN106024826B - 存储装置 - Google Patents
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Abstract
本发明的实施方式提供一种存储单元间的干扰较少的存储装置。实施方式的存储装置具备：第1配线，其沿第1方向延伸；第2配线，其沿相对于所述第1方向交叉的第2方向延伸；第1层，其设置在所述第1配线的表面上的至少一部分；第2层，其设置在所述第2配线的表面上的至少一部分；及第3层，其设置在所述第1配线与所述第2配线之间，且与所述第1层及所述第2层接触。所述第1层包含第14族的第1元素，所述第2层包含第15族的第2元素及第16族的第3元素，所述第3层包含所述第1元素、所述第2元素及所述第3元素。
Description
[相关申请案]
本申请案享有以日本专利申请案2015-71446号(申请日：2015年3月31日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式是关于一种存储装置。
背景技术
近年来，提出有使存储单元三维集成的存储装置。在此种存储装置中，设置有沿第1方向延伸的多条字线与沿第2方向延伸的多条位线，且在各字线与各位线之间连接有存储单元。而且，通过对1条字线与1条位线之间施加特定的电压，而选择连接在其等之间的1个存储单元，并对该存储单元进行数据的写入或读出。然而，今后如果使存储单元更高集成化，则存储单元间的干扰有可能明显化。
发明内容
实施方式的目的在于提供一种存储单元间的干扰较少的存储装置。
实施方式的存储装置具备：第1配线，其沿第1方向延伸；第2配线，其沿相对于所述第1方向交叉的第2方向第2配线；第1层，其设置在所述第1配线的表面上的至少一部分；第2层，其设置在所述第2配线的表面上的至少一部分；及第3层，其设置在所述第1配线与所述第2配线之间，且与所述第1层及所述第2层接触。所述第1层包含第14族的第1元素，所述第2层包含第15族的第2元素及第16族的第3元素，所述第3层包含所述第1元素、所述第2元素及所述第3元素。
实施方式的存储装置具备：第1配线，其沿第1方向延伸；第2配线，其沿相对于所述第1方向交叉的第2方向延伸；及电阻变化层，其形成在所述第1配线的与所述第2配线对向的侧面上。所述第2配线具有：第1导电层，其不与所述电阻变化层接触；及第2导电层，其积层在所述第1导电层，且与所述电阻变化层接触。
附图说明
图1是表示第1实施方式的存储装置的立体图。
图2(a)及(b)是表示第1实施方式的存储装置的剖视图。
图3(a)及(b)是表示第1实施方式的存储装置的存储单元的剖视图，(a)表示高电阻状态，(b)表示低电阻状态。
图4(a)及(b)是表示取时间为横轴、取电压为纵轴的第1实施方式的存储装置的驱动信号的曲线图，(a)表示设置动作，(b)表示重设动作。
图5(a)～(c)是表示第1实施方式的存储装置的制造方法的剖视图。
图6(a)及(b)是表示第1实施方式的第1变形例的存储装置的存储单元的剖视图，(a)表示高电阻状态，(b)表示低电阻状态。
图7(a)及(b)是表示第1实施方式的第2变形例的存储装置的存储单元的剖视图，(a)表示高电阻状态，(b)表示低电阻状态。
图8是表示第2实施方式的存储装置的立体图。
图9(a)是表示第2实施方式的存储装置的剖视图，(b)是表示第2实施方式的存储装置的存储单元的剖视图。
图10(a)～(c)是表示第2实施方式的存储装置的制造方法的剖视图。
图11(a)及(b)是表示第2实施方式的存储装置的制造方法的剖视图。
图12(a)及(b)是表示第2实施方式的效果的图，(a)表示第2实施方式的存储装置，(b)表示比较例的存储装置。
图13是表示第2实施方式的变形例的存储装置的剖视图。
图14(a)～(c)是表示第2实施方式的变形例的存储装置的制造方法的剖视图。
图15(a)及(b)是表示第2实施方式的变形例的存储装置的制造方法的剖视图。
具体实施方式
(第1实施方式)
首先，对第1实施方式进行说明。
图1是表示本实施方式的存储装置的立体图。
图2(a)及(b)是表示本实施方式的存储装置的剖视图。
图3(a)及(b)是表示本实施方式的存储装置的存储单元的剖视图，(a)表示高电阻状态，(b)表示低电阻状态。
图4(a)及(b)是表示取时间为横轴、取电压为纵轴的本实施方式的存储装置的驱动信号的曲线图，(a)表示设置动作，(b)表示重设动作。
另外，为方便图示，在图1、图2(a)及(b)中，简化描绘各部分。此外，图2(b)表示包含局部位线31的YZ平面，且为了图示栅极电极25及局部字线32而省略近前侧的层间绝缘膜39。栅极电极25及局部字线32可看见侧面，但为了容易地观察图而附上影线。
本实施方式的存储装置为PCRAM(Phase Change Random Access Memory，相变化存储器)。
如图1、图2(a)及(b)所示，在本实施方式的存储装置1中设置有硅衬底10。
以下，为方便说明，在本说明书中采用XYZ正交座标系统。将相对于硅衬底10的上表面平行且相互正交的2个方向设为“X方向”及“Y方向”，将相对于硅衬底10的上表面垂直的方向设为“Z方向”。
在硅衬底10上设置有沿X方向延伸的多条全域位线11。多条全域位线11沿Y方向周期性地排列。全域位线11例如是硅衬底10的上层部分通过元件分离绝缘体(未图示)划分而形成，或在硅衬底10上设置绝缘膜(未图示)并通过多晶硅而形成在绝缘膜上。在全域位线11上设置有配线选择部20，并在该配线选择部20上设置有存储部30。
在配线选择部20设置有多条半导体构件21。多条半导体构件21沿X方向及Y方向以矩阵状排列，且各半导体构件21沿Z方向延伸。而且，沿X方向排列成1行的多条半导体构件21共通连接在1条全域位线11。在各半导体构件21中，自下侧，即自全域位线11侧沿Z方向依序排列有n+型部分22、p-型部分23、n+型部分24。另外，n型与p型的关系也可颠倒。
在X方向上的半导体构件21间设置有沿Y方向延伸的栅极电极25。在Z方向上，栅极电极25彼此位于相同的位置。此外，自X方向观察时，栅极电极25与n+型部分22的上部、整个p-型部分23及n+型部分24的下部重叠。在半导体构件21与栅极电极25之间设置有包含例如氧化硅的栅极绝缘膜27。通过包含n+型部分22、p-型部分23及n+型部分24的半导体构件21、栅极绝缘膜27、以及栅极电极25构成n通道型的TFT(Thin Film Transistor，薄膜晶体管)29。
在存储部30设置有多条局部位线31。多条局部位线31沿X方向及Y方向以矩阵状排列，且各局部位线31沿Z方向延伸。局部位线31例如是通过钨(W)等金属材料形成。另外，局部位线31也可通过多晶硅形成。而且，各局部位线31的下端连接在各半导体构件21的上端。因此，各局部位线31的下端是经由各半导体构件21而连接在全域位线11。
在于X方向上相邻的局部位线31之间设置有局部字线32。局部字线32沿Y方向延伸，在X方向上配置有2行，且在Z方向上排列有多级。即，在某XZ剖面中，1条局部位线31与2行局部字线32沿X方向交替地排列。在全域位线11、半导体构件21、栅极电极25、局部位线31及局部字线32之间设置有包含例如氧化硅膜的层间绝缘膜39。在配置在于X方向上相邻的局部位线31之间的2条局部字线32之间也配置有层间绝缘膜39的一部分。
如图3(a)及(b)所示，在局部字线32中设置有包含例如钨的主体部32a，在主体部32a的上表面上、下表面上及与局部位线31对向的侧面上设置有包含例如氮化钛(TiN)的障壁金属层32b。通过主体部32a及障壁金属层32b构成局部字线32。另外，也可不设置障壁金属层32b。
而且，在局部字线32的上表面上、下表面上及与局部位线31对向的侧面上、即障壁金属层32b的表面上设置有包含锗的锗(Ge)层34。另一方面，在各局部位线31的与局部字线32对向的侧面上设置有包含例如氧化钨的绝缘性的氧化钨层31b。Ge层34是经由氧化钨层31b而与局部位线31接触。此外，在局部位线31与层间绝缘膜39之间设置有包含锑-碲合金的锑-碲(Sb2Te3)层35。Sb2Te3层35例如为超晶格层。
在Ge层34与Sb2Te3层35之间设置有锗局部存在的Sb2Te3区域36s或锗分散分布的Sb2Te3区域36t(以下，也总称为“GeSbTe层36”)。换言之，GeSbTe层36可采用锗局部存在的Sb2Te3区域36s占支配地位的第1状态与锗分散分布的Sb2Te3区域36t占支配地位的第2状态。另外，所谓“局部存在”是指在GeSbTe层36中存在锗浓度为99at％以上的区域。如果此种区域介存在电流路径，则GeSbTe层36的电阻值相对增高。另一方面，所谓“分散分布”是指在GeSbTe层36中不存在锗浓度成为99at％以上的区域。由此，由于在整个电流路径上锗浓度未达99at％，故而GeSbTe层36的电阻值相对降低。而且，在各局部位线31与各局部字线32的最接近部分形成有将GeSbTe层36作为电阻变化层的存储单元33。
锗(Ge)的电阻率高于锑-碲(Sb2Te3)的电阻率。因此，如图3(a)所示，在GeSbTe层36为锗局部存在的Sb2Te3区域36s的情况下，局部位线31与局部字线32之间的电阻值相对较高，存储单元33处在高电阻状态。另一方面，如图3(b)所示，在GeSbTe层36为锗分散分布的Sb2Te3区域36t的情况下，存储单元33成为低电阻状态。
如图4(a)所示，在使存储单元33自高电阻状态转变至低电阻状态的动作、即设置动作中，对存储单元33施加将局部位线31设为正极且将局部字线32设为负极的设置电压例如10ns(纳米秒)而使电压上升至规定值为止，并在施加例如50ns(纳米秒)后用例如400ns使电压下降至零为止。施加电压时的脉冲宽度(电压输入时间)典型而言为50ns以上。当然，脉冲宽度根据GeSbTe层36的膜厚或材料、组成，也可未达50ns。脉冲宽度只要可升压至充分的电压即可，在较短的脉冲宽度的情况下，存在担心因配线延迟等而无法上升至特定的电压而设定为较长的情况。此外，脉冲上升时间例如为10ns以下，也可为10ns以上而为任意。通过该动作，Ge层34在低电压(低电位势)的局部字线32侧凝聚。其后，如果在充分长的下降时间施加电压成为0V，则GeSbTe层36从容地冷却(缓冷)，凝聚的锗热扩散，由此形成锗分散分布的Sb2Te3区域36t，从而存储单元33成为低电阻状态。
另一方面，在使存储单元33自低电阻状态转变至高电阻状态的动作、即重设动作中，对存储单元33施加将局部位线31设为正极且将局部字线32设为负极的重设电压例如10ns而使电压上升至规定值为止，并在施加例如50ns后用例如10ns使电压下降至零。通过该动作，Ge层34在低电压(低电位势)的局部字线32侧凝聚。其后，如果在较短的下降时间外加电压成为0V，则GeSbTe层36在较短的时间冷却(急冷)，从而形成凝聚的锗局部存在的Sb2Te3区域36s。其结果，存储单元33恢复至高电阻状态。
继而，对本实施方式的存储装置的制造方法进行说明。
图5(a)～(c)是表示本实施方式的存储装置的制造方法的剖视图。
首先，如图1、图2(a)及(b)所示，通过通常的方法而在硅衬底10上形成多条全域位线11，并在该等全域位线11上形成配线选择部20。
继而，如图5(a)所示，在配线选择部20上使层间绝缘膜39与牺牲膜41交替地积层而形成积层体42。例如，层间绝缘膜39是通过氧化硅形成，牺牲膜41是通过氮化硅形成。其次，对积层体42实施例如RIE(Reactive Ion Etching，反应性离子蚀刻)等各向异性蚀刻，由此形成沿YZ平面扩展的狭缝43。
然后，如图5(b)所示，在狭缝43的侧面上使锑与碲沉积而形成Sb2Te3层35。另外，也可使锑-碲化合物沉积。继而，以埋入狭缝43内的方式在Sb2Te3层35上形成钨膜31a。
继而，如图5(c)所示，通过实施例如RIE，而在积层体42的自狭缝43隔开的部分形成沿YZ平面扩展的狭缝44。接下来，经由狭缝44实施各向同性蚀刻，由此一面使层间绝缘膜39残留，一面去除牺牲膜41。例如，在通过氮化硅形成牺牲膜41的情况下，进行使用热磷酸作为蚀刻液的湿式蚀刻。由此，在于Z方向上相邻的层间绝缘膜39间形成与狭缝44连通的凹部45。使凹部45贯通Sb2Te3层35并进入至钨膜31a内。然后，进行湿式处理、例如向纯水的浸渍。由此，钨膜31a的在凹部45的内表面露出的部分被氧化而形成氧化钨层31b。
继而，如图3(a)所示，经由狭缝44而在凹部45的内表面上使锗沉积，由此形成Ge层34。Ge层34与氧化钨层31a、Sb2Te3层35及层间绝缘膜39接触。继而，使氮化钛沉积而在Ge层34的表面上形成氮化钛层。继而，以埋入凹部45内的方式使钨沉积而形成钨膜。继而，通过蚀刻而去除沉积在狭缝44内的钨膜及氮化钛层。由此，残留在凹部45内的氮化钛层成为障壁金属层32b，残留在凹部45内的钨膜成为主体部32a。如此，在于Z方向上相邻的层间绝缘膜39间形成包含障壁金属层32b及主体部32a的局部字线32。
继而，如图2(a)及(b)所示，将层间绝缘膜39埋入在狭缝44内。然后，将形成在各狭缝43内的钨膜31a及Sb2Te3层35沿Y方向分断。由此，钨膜31a被分割成多条局部位线31，并且Sb2Te3层35被每条局部位线31分割。继而，使层间绝缘膜39埋入在局部位线31间。
继而，进行成形处理。即，对局部位线31与局部字线32之间施加将局部位线31设为正极且将局部字线32设为负极的成形电压。由此，Ge层34中所含的锗原子在Sb2Te3层35内局部扩散而形成GeSbTe层36。另外，成形处理也可通过热处理而实施。如此，制造本实施方式的存储装置1。
继而，对本实施方式的效果进行说明。
如图3(a)及(b)所示，在本实施方式的存储单元33中，仅形成在局部字线32与Sb2Te3层35之间的GeSbTe层36的电阻变化。而且，GeSbTe层36是在于X方向、Y方向及Z方向上相邻的存储单元33间被分断。由此，可抑制相邻的存储单元33间的干扰，从而可抑制误动作。如果存储单元33间的干扰被抑制，则存储装置1的微细化变得容易。
此外，在存储单元33为低电阻状态的情况下，自局部位线31流向局部字线32的电流的大部分是经由包含锗分散分布的Sb2Te3区域36t或锗局部存在的Sb2Te3区域36s的GeSbTe层36而流动。因此，在设置动作时及重设动作时被加热的区域限定于GeSbTe层36及其周边，而对相邻的存储单元的GeSbTe层36进行加热的程度较少。由此，也可抑制存储单元33间的干扰。
进而，如图5(c)所示，在本实施方式中，在通过蚀刻形成凹部45时，使凹部45的前端进入至钨膜31a内。此时的进入长度具有某种程度的容许范围。因此，无需严格控制用以形成凹部45的蚀刻的停止位置。因此，容易制造本实施方式的存储装置。
如此，根据本实施方式，可容易地制造即便进行微细化而存储单元间的干扰也较少且动作稳定的存储装置。
另外，Ge层34的材料也可使用属于第14族(第IV族)的除锗以外的元素代替锗(Ge)，例如，也可使用硅(Si)或碳(C)。此外，既可使用属于第15族(第V族)的除锑以外的元素与第16族(硫属元素)的化合物层代替Sb2Te3层35，也可使用过渡金属的硫属化物化合物层代替Sb2Te3层35，例如，也可使用铋-碲(BiTe)层。
(第1实施方式的第1变形例)
其次，对第1实施方式的第1变形例进行说明。
图6(a)及(b)是表示本变形例的存储装置的存储单元的剖视图，(a)表示高电阻状态，(b)表示低电阻状态。
如图6(a)所示，在本变形例的存储装置1a中，凹部45未贯通Sb2Te3层35，且在局部位线31与局部字线32之间的区域的大致整体设置有GeSbTe层36。因此，GeSbTe层36的形状为沿YZ平面扩展的板状，GeSbTe层36以面状与局部位线31的侧面31s及局部字线32的侧面32s的各者接触。
由此，如图6(b)所示，在存储单元33为低电阻状态时，GeSbTe层36以覆盖局部字线32的侧面32s的大致整体的方式形成为平面状。其结果，在低电阻状态时流动的电流变大，低电阻状态时流动的电流量相对于高电阻状态时流动的电流量的比(ON/OFF(接通/断开)比)升高。由此，读出动作更稳定。
此外，在本变形例中，由于作为电阻变化层的GeSbTe层36是在相邻的存储单元33间被分断，故而存储单元33间的干扰也较少。此外，由于设置动作时及重设动作时的发热区域被限定于GeSbTe层36及其周边，故而对相邻的存储单元33波及的热影响较少。
本变形例中的除所述以外的构成、动作、制造方法及效果与所述第1实施方式相同。
(第1实施方式的第2变形例)
其次，对第1实施方式的第2变形例进行说明。
图7(a)及(b)是表示本变形例的存储装置的存储单元的剖视图，(a)表示高电阻状态，(b)表示低电阻状态。
如图7(a)所示，在本变形例的存储装置1b中，与所述第1变形例的存储装置1a相比，Ge层34与Sb2Te3层35的位置颠倒。即，在局部位线31的侧面31s上形成有Ge层34，且在局部字线32的上表面上、下表面上及侧面32s上形成有Sb2Te3层35。
如图7(b)所示，通过该构成，在低电阻时也在局部字线32的侧面32s上的大致整体形成有GeSbTe层36。
本变形例中的除所述以外的构成、动作、制造方法及效果与所述第1变形例相同。
(第2实施方式)
其次，对第2实施方式进行说明。
图8是表示本实施方式的存储装置的立体图。
图9(a)是表示本实施方式的存储装置的剖视图，(b)是表示本实施方式的存储装置的存储单元的剖视图。
如图8及图9(a)所示，本实施方式的存储装置2的存储部30的构成与所述第1实施方式的存储装置1(参照图1)不同。即，在存储装置2中，在于X方向上相邻的2条局部位线31间沿Z方向配置有1行沿Y方向延伸的局部字线32。因此，在某XZ剖面中，局部位线31与局部字线32沿X方向交替地排列。
而且，在局部位线31的面向X方向两侧的侧面31s上的整个表面设置有作为电阻变化层的GeSbTe层36。GeSbTe层36为超晶格层。另外，也可设置Ge层与Sb2Te3层的积层膜代替单层的GeSbTe层36。各GeSbTe层36将Z方向设为厚度方向，将Y方向设为宽度方向而沿Z方向延伸。由此，在局部位线31与局部字线32之间介存有GeSbTe层36。
如图9(b)所示，在局部字线32设置有包含例如钨(W)的主体部32a，且在主体部32a的上表面上设置有包含例如氮化钛(TiN)的障壁金属层32b。障壁金属层32b未设置在主体部32a的下表面上及与局部位线31对向的侧面上。主体部32a的Z方向的厚度厚于障壁金属层32b的Z方向的厚度，且主体部32a的电阻率低于障壁金属层32b的电阻率。
此外，在主体部32a与GeSbTe层36之间设置有包含例如氧化硅(SiO2)的绝缘构件51。但是，绝缘构件51并未设置在障壁金属层32b与GeSbTe层36之间。因此，障壁金属层32b也配置在绝缘构件51上，且其侧面与GeSbTe层36接触。由此，自局部位线31经由GeSbTe层36而流动至局部字线32的电流通过障壁金属层32b的配置在绝缘构件51上的部分。
继而，对本实施方式的存储装置的制造方法进行说明。
图10(a)～(c)、图11(a)及(b)是表示本实施方式的存储装置的制造方法的剖视图。
首先，如图8所示，通过通常的方法而在硅衬底10上形成多条全域位线11，并在该等全域位线11上形成配线选择部20。
然后，如图10(a)所示，在配线选择部20上依序反复形成包含例如氧化硅的层间绝缘膜39、包含例如钨的钨膜52、包含例如氮化钛的氮化钛膜53。由此，形成积层体55。另外，钨膜52与氮化钛膜53的积层顺序也可颠倒。继而，在积层体55形成沿YZ平面扩展的狭缝56。由此，钨膜52及氮化钛膜53通过狭缝56而被分断，从而分别成为局部字线32的主体部32a及障壁金属层32b。
继而，如图10(b)所示，经由狭缝56实施各向同性蚀刻。该蚀刻的条件设为相对于氧化硅及氮化钛而优先蚀刻钨的条件。由此，狭缝56的侧面上的主体部32a的露出区域后退，而形成沿Y方向延伸的凹部57。
继而，如图10(c)所示，通过例如ALD(Atomic Layer Deposition，原子层沉积)法而在狭缝56的内表面上形成氧化硅膜58。氧化硅膜58也埋入在凹部57内。
继而，如图11(a)所示，经由狭缝56对氧化硅膜58进行回蚀，由此去除氧化硅膜58的沉积在凹部57的外部的部分。由此，氧化硅膜58的残留在凹部57内的部分成为绝缘构件51。
继而，如图11(b)所示，在狭缝56的内表面上形成GeSbTe层36。GeSbTe层36与层间绝缘膜39、绝缘构件51及障壁金属层32b接触，但通过绝缘构件51而自主体部32a隔开。
继而，如图9(a)及(b)所示，以埋入狭缝56内的方式使钨沉积。其次，通过例如光微影法将钨及GeSbTe层36沿Y方向分断。由此，狭缝56内的钨被加工成多条局部位线31。继而，使层间绝缘膜39埋入在狭缝56内的局部位线31间及GeSbTe层36间。如此，制造本实施方式的存储装置2。
继而，对本实施方式的效果进行说明。
图12(a)及(b)是表示本实施方式的效果的图，(a)表示本实施方式的存储装置，(b)表示比较例的存储装置。
如图12(a)所示，在本实施方式的存储装置2中，由于在局部字线32的主体部32a与GeSbTe层36之间设置有绝缘构件51，故而在自局部位线31经由GeSbTe层36而到达局部字线32的电流路径上，绝缘构件51与层间绝缘膜39之间的部分被限定为障壁金属层32b。
如此，在GeSbTe层36的附近电流路径缩窄，由此GeSbTe层36的相变化部分36a在Z方向上的宽度也变窄，热影响部36b的Z方向上的宽度也变窄。其结果，在GeSbTe层36，在使属于某一存储单元33的相变化部分36a相变化时，可抑制伴随着该动作的热影响部36b到达属于相邻的存储单元33的部分36c，从而可防止干扰相邻的存储单元33的动作。其结果，可缩短存储单元33间的距离，从而可实现存储装置2的微细化。
相对于此，如图12(b)所示，在比较例的存储装置102中，由于未设置绝缘构件51，故而局部字线32的整个侧面与GeSbTe层36接触。由此，GeSbTe层36的相变化部分36a的Z方向上的宽度变宽，热影响部36b的Z方向上的宽度也变宽。其结果，伴随着某一存储单元33的相变化而产生的热影响部36b到达属于相邻的存储单元33的部分36c的可能性较高，相邻的存储单元33容易被干扰。例如，如果伴随某一存储单元33的动作的热残留，则存在如下情况：在欲使其相邻的存储单元33进行必须进行急冷的重设动作(参照图4(b))时，无法有效率地冷却而成为缓冷，从而进行设置动作(参照图4(a))。
为了避免此种干扰，需要使存储单元33间的距离充分地长，但如果如此，则会妨碍存储装置102的微细化。此外，为了降低热影响，也考虑到延长使存储单元33动作的时间间隔，但如果如此，则存储装置102的动作速度降低。进而，也考虑到不设置主体部32a及绝缘构件51，而仅由障壁金属层32b构成局部字线32，但如果如此，则局部字线32的配线电阻增加，而难以供给动作所需的电流。
(第2实施方式的变形例)
继而，对第2实施方式的变形例进行说明。
图13是表示本变形例的存储装置的剖视图。
本变形例的存储装置的整体构成与图1所示的构成相同。即，在于X方向上相邻的2条局部位线31间配置有沿X方向排列的2条局部字线32。
如图13所示，在本变形例的存储装置2a中，GeSbTe层36的部分36d外延至绝缘构件51上。由此，在绝缘构件51与其上的层间绝缘膜39之间，障壁金属层32b的侧面与GeSbTe层36的部分36d的前端面接触。
继而，对本变形例的存储装置2a的制造方法进行说明。
图14(a)～(c)、图15(a)及(b)是表示本变形例的存储装置的制造方法的剖视图。
首先，如图1所示，通过通常的方法而在硅衬底10上形成多条全域位线11，并在该等全域位线11上形成配线选择部20。
继而，如图14(a)所示，在配线选择部20上依序反复形成包含例如氧化硅的层间绝缘膜39、包含例如氮化硅的牺牲膜61、包含例如氮化钛的氮化钛膜53。由此，形成积层体62。继而，在积层体62形成沿YZ平面扩展的狭缝63。由此，氮化钛膜53通过狭缝63而被分断，从而成为局部字线32的障壁金属层32b。
继而，如图14(b)所示，使用例如一氧化氮(N2O)等氧化种并经由狭缝63实施氧化处理。由此，牺牲膜61的在狭缝63内露出的部分被氧化，而形成包含氧化硅的牺牲构件51。此外，障壁金属层32b的在狭缝63内露出的部分被氧化而形成氧化钛膜64。此时，由于氮化硅较氮化钛更容易被氧化，故而在X方向上，牺牲构件51较氧化钛膜64变厚。
继而，如图14(c)所示，经由狭缝63实施回蚀而去除氧化钛膜64。此时，牺牲构件51残留。由此，在狭缝63的侧面形成沿Y方向延伸的凹部65。
继而，如图15(a)所示，在狭缝63的内表面上形成GeSbTe层36。此时，GeSbTe层36的部分36d进入凹部65内而与障壁金属层32b接触。此外，GeSbTe层36中的除部分36d以外的部分与层间绝缘膜39及绝缘构件51接触。继而，在GeSbTe层36的侧面上使钨膜66沉积而使其埋入狭缝63内。
继而，通过例如光微影法而将钨膜66及GeSbTe层36沿Y方向分断。由此，钨膜被加工成多条局部位线31。继而，使层间绝缘膜39埋入狭缝63中的局部位线31间及GeSbTe层36间。
继而，如图15(b)所示，通过实施例如RIE，而在积层体62的自狭缝63隔开的部分形成沿YZ平面扩展的狭缝67。接下来，经由狭缝67实施各向同性蚀刻，由此去除牺牲膜61。由此，在狭缝67的侧面形成凹部68。在该蚀刻中，包含氧化硅的牺牲构件51未被去除，而在凹部68的深面露出。
继而，如图13所示，经由狭缝67而使钨埋入在凹部68内。继而，通过进行回蚀而去除沉积在凹部68的外部的钨。其结果，通过残留在凹部68内的钨而形成局部字线32的主体部32a。通过主体部32a及障壁金属层32b构成局部字线32。其次，使层间绝缘膜39埋入在狭缝67内。如此，制造本变形例的存储装置2a。
本变形例中的除所述以外的构成、制造方法、动作及效果与所述第2实施方式相同。
另外，在第2实施方式及其变形例中，表示使用GeSbTe层36作为电阻变化层的例，但并不限定于此，电阻变化层也可为除GeSbTe层以外的超晶格层，例如也可为包含硅(Si)或碳(C)等第14族元素、及铋-碲(BiTe)等第15族元素与第16族元素的化合物的层。此外，电阻变化层既可为除超晶格层以外的相变化层，也可为除相变化层以外的电阻变化层。
根据以上说明的实施方式，可实现存储单元间的干扰较少的存储装置。
以上，对本发明的如果干实施方式进行了说明，但该等实施方式是作为例而提出者，并无意图限定发明的范围。该等新颖的实施方式能够以其他各种形态实施，且可在不脱离发明的主旨的范围内进行各种省略、替换、变更。该等实施方式及其变化包含在发明的范围及主旨，并且包含在权利要求所记载的发明及其等效物的范围。此外，所述各实施方式可相互组合而实施。
[符号的说明]
1、1a、1b、2、2a 存储装置
10 硅衬底
11 全域位线
20 配线选择部
21 半导体构件
22 n+型部分
23 p-型部分
24 n+型部分
25 栅极电极
27 栅极绝缘膜
29 TFT
30 存储部
31 局部位线
31a 钨膜
31b 氧化钨层
31s 侧面
32 局部字线
32a 主体部
32b 障壁金属层
32s 侧面
33 存储单元
34 锗层(Ge层)
35 锑-碲层(Sb2Te3层)
36 GeSbTe层
36a 相变化部分
36b 热影响部
36c 部分
36d 部分
36s 锗局部存在的Sb2Te3层
36t 锗分散分布的Sb2Te3层
39 层间绝缘膜
41 牺牲膜
42 积层体
43 狭缝
44 狭缝
45 凹部
51 绝缘构件
52 钨膜
53 氮化钛膜
55 积层体
56 狭缝
57 凹部
58 氧化硅膜
61 牺牲膜
62 积层体
63 狭缝
64 氧化钛膜
65 凹部
66 钨膜
67 狭缝
68 凹部
102 存储装置
Claims (12)
1.一种存储装置，其特征在于具备：
第1配线，其沿第1方向延伸；
第2配线，其沿相对于所述第1方向交叉的第2方向延伸；
第1层，其设置在所述第1配线的表面上的至少一部分；
第2层，其设置在所述第2配线的表面上的至少一部分；及
第3层，其设置在所述第1配线与所述第2配线之间，且与所述第1层及所述第2层接触；且
所述第1层包含属于第14族的第1元素，所述第2层包含属于第15族的第2元素及属于第16族的第3元素，所述第3层包含所述第1元素、所述第2元素及所述第3元素。
2.根据权利要求1所述的存储装置，其特征在于还具备：绝缘层，其设置在所述第1层与所述第2配线之间；且
所述第1层的电阻率高于所述第2层的电阻率，所述第1层与所述绝缘层接触，所述绝缘层与所述第2配线接触。
3.根据权利要求1所述的存储装置，其特征在于所述第3层与所述第1配线及所述第2配线接触。
4.根据权利要求1至3中任一项所述的存储装置，其特征在于所述第1层包含选自由锗、硅及碳所组成的群中的1种元素，且
所述第2层包含锑-碲合金或铋-碲合金。
5.根据权利要求1至3中任一项所述的存储装置，其特征在于还具备：
衬底，其上表面与相对于所述第1方向及所述第2方向的两者交叉的第3方向、以及所述第1方向平行；及
多条第3配线，设置在所述衬底上，且沿所述第3方向延伸，并沿所述第1方向排列；且
所述第2配线的下端连接在所述第3配线，
所述第2配线沿所述第3方向及所述第1方向以矩阵状排列，
在于所述第3方向上相邻的2条所述第2配线之间配置有于所述第3方向上相邻的2条所述第1配线。
6.根据权利要求1至3中任一项所述的存储装置，其特征在于所述第3层可采用在包含所述第2元素及所述第3元素的合金层中局部存在所述第1元素的第1状态、及在所述合金层中分散分布有所述第1元素的第2状态。
7.一种存储装置，其特征在于具备：
第1配线，其沿第1方向延伸；
第2配线，其沿相对于所述第1方向交叉的第2方向延伸；及
电阻变化层，其形成在所述第1配线的与所述第2配线对向的侧面上，包含锗、锑及碲；且
所述第2配线具有：
第1导电层，其不与所述电阻变化层接触；及
第2导电层，其积层在所述第1导电层，且与所述电阻变化层接触；
还具备设置在所述第1配线与所述第1导电层之间的绝缘构件。
8.根据权利要求7所述的存储装置，其特征在于所述第1方向上的第1导电层的厚度，厚于所述第1方向上的所述第2导电层的厚度。
9.根据权利要求7所述的存储装置，其特征在于所述第1导电层的电阻率低于所述第2导电层的电阻率。
10.根据权利要求7所述的存储装置，其特征在于所述电阻变化层为相变化层。
11.根据权利要求7所述的存储装置，其特征在于还具备：
衬底，其上表面与相对于所述第1方向及所述第2方向的两者交叉的第3方向、以及所述第2方向平行；及
多条第3配线，设置在所述衬底上，且沿所述第3方向延伸，并沿所述第2方向排列；且
所述第1配线的下端连接在所述第3配线，
所述第1配线沿所述第3方向及所述第2方向以矩阵状排列，
在所述第3方向上，所述第1配线与所述第2配线交替地排列。
12.根据权利要求7所述的存储装置，其特征在于还具备：
衬底，其上表面与相对于所述第1方向及所述第2方向的两者交叉的第3方向、以及所述第2方向平行；及
多条第3配线，设置在所述衬底上，且沿所述第3方向延伸，并沿所述第2方向排列；且
所述第1配线的下端连接在所述第3配线，
所述第1配线沿所述第3方向及所述第2方向以矩阵状排列，
在于所述第3方向上相邻的2条所述第1配线之间配置有于所述第3方向上相邻的2条所述第2配线。
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