JP2016072538A - 記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】抵抗変化層上端と上層配線層を接続可能な記憶装置及びその製造方法を提供する。
【解決手段】基板１５０と、第一のセルトランジスタＣＴと、第二のセルトランジスタＣＴと、基板１５０に形成された第一拡散領域ＡＡと、第二拡散領域ＡＡと、第三拡散領域ＡＡと、第一のビアコンタクトＶ０と、第一のビアコンタクトＶ０を含み、第一の方向に複数のビアコンタクトが所定の間隔で設けられた第一ビアコンタクト群と、第二のビアコンタクトＶ０と、第二のビアコンタクトＶ０を含み、第一の方向に複数の他のビアコンタクトＶ０が所定の間隔で設けられた第二ビアコンタクト群と、第一のビアコンタクトＶ０及び第二のビアコンタクトＶ０に電気的に接続する、抵抗変化素子ＲＷと、抵抗変化素子ＲＷの上端部と電気的に接続し、抵抗変化素子ＲＷの上方を交差するように形成された第一配線層Ｍ１と、を有する。
【選択図】図４

Description

本実施形態は、記憶装置及びその製造方法に関する。
抵抗変化型メモリとして、超格子型相変化メモリ、相変化メモリやイオンメモリ等、多様なメモリが提案・開発されている。それぞれのメモリ動作の原理は超格子の相変化、結晶状態の変化やイオン電導によるフィラメント形成を用いるもの等、異なる。しかし、何れのメモリも電圧又は電流の印加によりそのメモリ素子の抵抗が高抵抗状態と低抵抗状態を遷移するという点で共通である。これらのメモリデバイスにおいては、製造コストの低減も要求される。
米国特許出願公開２０１２／０１２７７７８号明細書 米国特許出願公開２０１２／０２８６３３９号明細書 米国特許出願公開２０１３／００２１８３４号明細書 米国特許出願公開２０１２／０２４３２９６号明細書
本実施形態の課題は、抵抗変化層上端と上層配線層を接続可能な記憶装置及びその製造方法を提供することである。
本実施形態に係る記憶装置は、基板と、第一のセルトランジスタと、第二のセルトランジスタと、前記基板に形成され、前記第一のセルトランジスタのソースまたはドレインとして機能する第一拡散領域と、前記基板に形成され、前記第一のセルトランジスタのソースまたはドレインおよび前記第二のセルトランジスタのソースまたはドレインとして機能する第二拡散領域と、前記基板に形成され、前記第二のセルトランジスタのソースまたはドレインとして機能する第三拡散領域と、前記第一のセルトランジスタの前記第一拡散層領域に電気的に接続する第一のビアコンタクトと、前記第一のビアコンタクトを含み、第一の方向に複数のビアコンタクトが所定の間隔で設けられた第一ビアコンタクト群と、前記第二のセルトランジスタの前記第三拡散層領域に電気的に接続する第二のビアコンタクトと、前記第二のビアコンタクトを含み、前記第一ビアコンタクト群に対して前記第一の方向と直交する第二の方向へ間隔を隔てて設けられ、前記第一の方向に複数の他のビアコンタクトが所定の間隔で設けられた第二ビアコンタクト群と、前記第一のビアコンタクト及び前記第二のビアコンタクトに電気的に接続する、抵抗状態の変化によってデータを記憶し、電流によってデータを書換え可能な抵抗変化素子と、前記抵抗変化素子の上端部と電気的に接続し、前記抵抗変化素子の上方を交差するように形成された第一配線層と、を有する。
第１の実施形態に従った抵抗変化型メモリの構成を示すブロック図。 第１の実施形態によるメモリセルＭＣの構造と動作を説明するための図。 第１の実施形態による抵抗変化型メモリの模式的な平面レイアウト図。 （ａ）図３のＡ−Ａ線に沿った断面を示す模式的な断面図、（ｂ）図３のＢ−Ｂ線に沿った断面を示す模式的な断面図。 第１の実施形態の製造工程を示す模式的な断面図（その１）。 第１の実施形態の製造工程を示す模式的な断面図（その２）。 第１の実施形態の製造工程を示す模式的な断面図（その３）。 第１の実施形態の製造工程を示す模式的な断面図（その４）。 第１の実施形態の製造工程を示す模式的な断面図（その５）。 第１の実施形態の製造工程を示す模式的な断面図（その６）。 第１の実施形態の製造工程を示す模式的な断面図（その７）。 第１の実施形態の製造工程を示す模式的な断面図（その８）。 第１の実施形態の製造工程を示す模式的な断面図（その９）。 （ａ）第一の実施形態の製造工程における抵抗変化膜の平面レイアウトを示す模式的な平面レイアウト図（その１）、（ｂ）第一の実施形態の製造工程における抵抗変化膜の平面レイアウトを示す模式的な平面レイアウト図（その２）。 第１の実施形態の製造工程における抵抗変化膜の加工方法を示す模式的な断面図（その１）。 第１の実施形態の製造工程における抵抗変化膜の加工方法を示す模式的な断面図（その２）。 第１の実施形態の製造工程における抵抗変化膜の加工方法を示す模式的な断面図（その３）。 第１の実施形態の製造工程における抵抗変化膜の加工方法を示す模式的な断面図（その４）。 第１の実施形態の製造工程を示す模式的な断面図（その１０）。 第１の実施形態の製造工程を示す模式的な断面図（その１１）。 第１の実施形態の製造工程を示す模式的な断面図（その１２）。 第２の実施形態による抵抗変化型メモリの模式的な平面レイアウト図。 第３の実施形態による抵抗変化型メモリの模式的な平面レイアウト図。 第４の実施形態の製造工程における抵抗変化膜の加工方法を示す模式的な断面図（その１）。 第４の実施形態の製造工程における抵抗変化膜の加工方法を示す模式的な断面図（その２）。 第４の実施形態の製造工程における抵抗変化膜の加工方法を示す模式的な断面図（その３）。 第４の実施形態の製造工程における抵抗変化膜の加工方法を示す模式的な断面図（その４）。 第４の実施形態の製造工程における抵抗変化膜の加工方法を示す模式的な断面図（その１）。 第４の実施形態の製造工程における抵抗変化膜の加工方法を示す模式的な断面図（その２）。 第５の実施形態によるメモリセルＭＣの動作を示す説明図。 第５の実施形態の製造工程を示す模式的な断面図。 第５の実施形態の製造工程を示す模式的な断面図。 第５の実施形態の製造工程を示す模式的な断面図。 第６の実施形態によるメモリセルＭＣの動作を示す説明図。
以下、本発明の実施形態について図面を参照しながら説明する。
なお、以下の説明においては、便宜的に基板側を下側と表現して記載する。また、本明細書上、交差は２つの線が互いに横切る意味で用いる。
（第１の実施形態）
図１は、第一の実施形態に従った抵抗変化型メモリの構成を示すブロック図である。メモリセルアレイ１０内には、複数のメモリセルＭＣがマトリクス状に配置されている。各メモリセルＭＣは、図２に示されるように抵抗変化素子ＲＷ及びセルトランジスタＣＴを含む。抵抗変化素子ＲＷは、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な素子である。セルトランジスタＣＴは、抵抗変化素子ＲＷに対応して設けられている。セルトランジスタＣＴを導通状態とした際、対応する抵抗変化素子ＲＷに電流が流れる。
メモリセルアレイ１０内には、複数のワード線ＷＬがロウ方向（第二の方向）に、複数のビット線ＢＬがカラム方向（第一の方向）にそれぞれ互いに交差するように配線されている。隣接する２つのビット線ＢＬは対をなしている。メモリセルＭＣは、ワード線ＷＬとビット線対（第一ビット線ＢＬ１及び第二ビット線ＢＬ２の対）との交点に対応して設けられている。各メモリセルＭＣの抵抗変化素子ＲＷとセルトランジスタＣＴとは、直列に接続されている。抵抗変化素子ＲＷはビット線対（例えば、ＢＬ１とＢＬ２）の一方のビット線と接続され、セルトランジスタＣＴはビット線対の他方のビット線と接続されている。また、セルトランジスタＣＴのゲート電極はワード線ＷＬに接続されている。
メモリセルアレイ１０のビット線方向の両側には、センスアンプ１５及びライトドライバ１７が配置されている。センスアンプ１５は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルＭＣに格納されたデータを読み出す。ライトドライバ１７は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書込む。
メモリセルアレイ１０のワード線方向の両側には、ロウデコーダ２０及びワード線ドライバ５５がそれぞれ配置されている。ワード線ドライバ５５は、ワード線ＷＬに接続されており、データ読み出しまたはデータ書込みの際に選択ワード線ＷＬに電圧を印加する。
センスアンプ１５またはライトドライバ１７と外部入出力端子Ｉ／Ｏとの間のデータ授受は、データバス２５及びＩ／Ｏバッファ３０を介して行われる。
コントローラ３５には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書込みイネーブル信号／ＷＥ、及び読出しイネーブル信号／ＲＥ等が入力される。コントローラ３５は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレス信号Ａｄｄ、コマンド信号Ｃｏｍを識別する。そして、コントローラ３５は、アドレス信号Ａｄｄを、アドレスレジスタ４０を介してロウデコーダ２０及びカラムデコーダ４５に転送する。また、コントローラ３５は、コマンド信号Ｃｏｍをデコードする。センスアンプ１５は、カラムデコーダ４５よってデコードされたカラムアドレスに従って、ビット線ＢＬに電圧を印加する。ワード線ドライバ５５は、ロウデコーダ２０によってデコードされたロウアドレスに従って、ワード線ＷＬに電圧を印加する。
コントローラ３５は、アドレス信号Ａｄｄ、コマンド信号Ｃｏｍに従って、データ読み出し、データ書込み及び消去の各シーケンス制御をおこなう。内部電圧発生回路５０は、各動作に必要な内部電圧（例えば、抵抗変化型メモリの外部から供給された電源電圧を昇圧した電圧）を生成する。この内部電圧発生回路５０も、コントローラ３５により制御され、昇圧動作を行い必要な電圧を生成する。
図２は、本実施形態におけるメモリセルＭＣの構造と動作を説明するための図である。本実施形態において、メモリセルＭＣの抵抗変化素子ＲＷは第一ビット線ＢＬ１側とセルトランジスタＣＴに接続され、セルトランジスタＣＴは抵抗変化素子ＲＷと第二ビット線ＢＬ２に接続される。
抵抗変化素子ＲＷの例として、図２では、超格子型相変化メモリ素子を示す。
超格子型相変化メモリ素子は、電気的エネルギーを印加することにより、超格子の結晶構造が変化し、低抵抗状態と高抵抗状態を取りうる。ここで、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義すれば、超格子型相変化メモリ素子に１ビットデータを記憶することができる。もちろん、低抵抗状態を“０”と定義し、高抵抗状態を“１”と定義しても構わない。
超格子型相変化メモリ素子は、例えば、図２に示す通り、例えば配向層１０５及び第一結晶層と第二結晶層を用いた超格子層１１０を含む。また、必要に応じ、超格子型相変化メモリ素子は、図示しない電極層を含む。
配向層１０５は、超格子層１１０の配向を良くすることで特性を高める。例えば、六方晶の結晶構造を有する材料を用い、具体的にはアンチモン及びテルルを主成分とするカルコゲン化合物や、ビスマス及びテルルを主成分とするカルコゲン化合物を用いる。
超格子層１１０は、第一結晶層と第二結晶層とが交互に繰り返し積層されている。
第一結晶層は電気的パルスを印加することによって、構成原子の位置が可逆的に遷移し、例えばゲルマニウム及びテルルを主成分とするカルコゲン化合物を用いる。
第二結晶層は、第一結晶層の原子遷移を補助する層であり、必ずしも第二結晶層の結晶構造が遷移する必要はないが、遷移しても構わない。第二結晶層には、例えば、アンチモンを主成分とするカルコゲン化合物や、ビスマス及びテルルを主成分とするカルコゲン化合物等を用いる。
超格子型相変化メモリ素子は、例えば電気的エネルギーを加えることで、書込み動作（データ“０”から“１”への遷移）及び消去動作（データ“１”から”０“への遷移）を行う。ここで、電気的エネルギーとは、電力の時間に関する積分を意味する。
超格子相変化メモリ素子では、書込み動作よりも消去動作のほうが、高い電気的エネルギーを必要とする。よって、消去時の印加電圧を書込み時の印加電圧より高くする方法や、消去時の電圧を印加する時間を書込み時の電圧を印加する時間よりも長くする方法が挙げられる。
また、超格子相変化メモリ素子では、電流が流れる一定の局所的な領域において、上記の遷移が起きれば良い。一定の局所的な領域に遷移が起き、低抵抗化すると、その領域で電流が流れる。つまり、他の部分には電圧がかからなくなり、遷移が抑制される。
図３は、第一の実施形態による抵抗変化型メモリの平面レイアウト図である。図４（ａ）は、図３のＡ−Ａ線に沿った断面図である。図４（ｂ）は、図３のＢ−Ｂ線に沿った断面図である。
図４（ａ）を用いて、本実施形態の断面図を説明する。図４（ａ）に示すように、半導体基板１５０にアクティブエリアＡＡおよび素子分離領域ＳＴＩ(Shallow Trench Isolation)を形成する。アクティブエリアＡＡには、セルトランジスタＣＴが形成される。セルトランジスタＣＴは、半導体基板１５０に埋め込まれたゲート電極ＧＣ及びゲート絶縁膜１８０を含み、ゲート電極ＧＣの両側にＮ＋型のソース領域Ｓ及びドレイン領域Ｄを備える。なお、ソース領域Ｓ及びドレイン領域Ｄを区別しないとき、拡散層領域と呼ぶ。また、ゲート電極ＧＣは、素子分離領域ＳＴＩ中にも形成される。この素子分離領域ＳＴＩ中のゲート電極はトランジスタとしてのゲート電極としては機能しない。
同一のアクティブエリアＡＡには２つのセルトランジスタＣＴが形成されており、当該２つのセルトランジスタＣＴは、ソース領域Ｓを共有する。このソース領域Ｓを共有する２つのセルトランジスタＣＴの組が繰り返しパターンとして、ロウ方向、カラム方向にわたって、チップ内に配列される。
セルトランジスタＣＴのソース領域Ｓは、ビット線コンタクトＣＢを介して第一配線層Ｍ１に電気的に接続される。第一配線層Ｍ１は、第二ビット線ＢＬ２を形成する。
同一のアクティブエリアＡＡに形成された２つのセルトランジスタＣＴのドレイン領域Ｄは、ビアコンタクトＶ０を介して同一の抵抗変化素子ＲＷの下端である配向層１０５に電気的に接続される。
抵抗変化素子ＲＷの上端側にある超格子層１１０は、第二配線層Ｍ２に接続されている。第二配線層Ｍ２は、第一ビット線ＢＬ１を形成する。
言い換えれば、単一の抵抗変化素子ＲＷは、その下側は２つのビアコンタクトＶ０に接続され、その上側は１つの第二配線層Ｍ２に接続される。
抵抗変化素子ＲＷは、ビアコンタクトＶ０と第二配線層Ｍ２の１つの組み合わせにつき、１ビットのデータを記憶する。したがって、一つの抵抗変化素子ＲＷは２つのビアコンタクトＶ０及び１つの第二配線層Ｍ２に接続するため、２ビットのデータを記憶する。なお、前述したように、抵抗変化素子ＲＷは局所的な領域で遷移が起きて、データを記憶する。すなわち、この２ビット相互の干渉は抑制される。
図３を用いて、本実施形態の平面レイアウトを説明する。以下説明において、第一配線層Ｍ１及び第二配線層Ｍ２の延伸方向をカラム方向（第一の方向）とする。また、第一の方向と略直行する、ゲート電極ＧＣの延伸方向をロウ方向（第二の方向）とする。
まず、アクティブエリアＡＡは、半導体基板１５０に、カラム方向及びロウ方向の何れに対しても角度を持って形成される。また、アクティブエリアＡＡには、２つのゲート電極ＧＣが形成される。例えば、アクティブエリアＡＡは、ロウ方向に対して約（９０−ａｔａｎ（１／３））の角度で形成される。即ち、アクティブエリアＡＡは、ロウ方向に対して約７１．５６５度の角度で傾斜する。あるいは、アクティブエリアＡＡは、カラム方向に対して約１８．４５３度の角度で傾斜する。
また、アクティブエリアＡＡとゲート電極ＧＣは、ロウ方向におけるアクティブエリアＡＡのピッチとゲート電極ＧＣ（ワード線ＷＬ）のピッチが２：３となるよう形成される。ここで、ピッチとは周期的に繰り返されるパターンにおける最小の繰り返し長さである。
ゲート電極ＧＣとアクティブエリアＡＡの交点には、セルトランジスタＣＴが形成される。１つのアクティブエリアＡＡに対して２つのセルトランジスタＣＴが形成される。当該２つのセルトランジスタＣＴは１つのソース領域Ｓと２つのドレイン領域Ｄを有する。
アクティブエリアＡＡは、ビット線コンタクトＣＢを介して、第一配線層Ｍ１と電気的に接続する。第一配線層Ｍ１は略カラム方向に延伸する。
１つのアクティブエリアＡＡには、２つのビアコンタクトＶ０が接続する。当該２つのビアコンタクトＶ０は、共通する抵抗変化素子ＲＷに接続する。
ビアコンタクトＶ０は、格子状に形成される。カラム方向に略一直線上に所定間隔で形成される複数のビアコンタクトＶ０を第一ビアコンタクト群ＳＶ１と呼ぶ。また、第一ビアコンタクト群ＳＶ１とロウ方向に隣接し、カラム方向に略一直線上に所定間隔で形成される複数のビアコンタクトＶ０を第二ビアコンタクト群ＳＶ２と呼ぶ。
一つのアクティブエリアＡＡに接続するビアコンタクトＶ０が第一ビアコンタクト群ＳＶ１に属している場合、当該アクティブエリアＡＡに接続する他方のビアコンタクトＶ０は、第二ビアコンタクト群ＳＶ２に属する。これは、先述の通りアクティブエリアＡＡがカラム方向及びロウ方向の何れに対しても角度をもって形成されているためである。
各抵抗変化素子ＲＷは、前述のとおり２つのビアコンタクトＶ０上に設けられる。また、抵抗変化素子ＲＷはその上側において、第二配線層Ｍ２と電気的に接続される。
第二配線層Ｍ２は、抵抗変化素子ＲＷの略中央部分の上方を交差して（横切って）設けられる。また、第二配線層Ｍ２は、カラム方向に延伸して形成される。
前述のとおり、ビアコンタクトＶ０と第二配線層Ｍ２の１つの組み合わせにつき、１ビットデータを記憶する。一つの抵抗変化素子ＲＷは２つのビアコンタクトＶ０及び１つの第二配線層Ｍ２に接続するため、２ビットデータを記憶する。
ここで、ビアコンタクトＶ０は、カラム方向及びロウ方向にほぼ等間隔（等ピッチ）で配置される。これは、次の理由による。
図３に示すように、ロウ方向におけるビアコンタクトＶ０のピッチは、ロウ方向におけるアクティブエリアのピッチの３／２倍で配置される。また、カラム方向におけるビアコンタクトＶ０のピッチは、ゲート電極ＧＣ（ワード線ＷＬ）のピッチで配置される。
前述のとおり、アクティブエリアＡＡとゲート電極ＧＣは、ロウ方向におけるアクティブエリアＡＡのピッチがゲート電極ＧＣのピッチの比率の２／３倍となるように形成される。
したがって、ロウ方向におけるビアコンタクトＶ０のピッチは、ゲート電極ＧＣのピッチと等しくなる。すなわち、ロウ方向におけるビアコンタクトＶ０のピッチと、カラム方向におけるビアコンタクトのピッチは、等しくなる。
次に、第一ビット線ＢＬ１及び第二ビット線ＢＬ２のピッチと、ゲート電極ＧＣのピッチとの比率がおよそ等しくなるように配置される。これは次の理由による。
図３に示すように、また、第一ビット線ＢＬ１又は第二ビット線ＢＬ２のピッチは、ロウ方向におけるアクティブエリアＡＡのピッチの約３／２倍で配置される。
また、前述のとおり、アクティブエリアＡＡとゲート電極ＧＣは、ロウ方向におけるアクティブエリアＡＡのピッチがゲート電極ＧＣのピッチの比率の２／３倍となるように形成される。
したがって、第一ビット線ＢＬ１及び第二ビット線ＢＬ２のピッチとゲート電極ＧＣのピッチの比率はおよそ等しくなる。
さらに、特に第二ビット線ＢＬ２は、ビアコンタクトＶ０と干渉することなく配置する必要がある。これは、アクティブエリアＡＡが、ゲート電極ＧＣに対して約（９０−ａｔａｎ（１／３））の角度で交差する方向に延伸して形成されることで実現される。これは次の理由による。
上述の説明によれば、ビアコンタクトＶ０と、第二ビット線ＢＬ２は、ロウ方向において、何れもゲート電極ＧＣのピッチに配置される。両者の干渉を減らすためには、ロウ方向に、ビアコンタクトＶ０と第二ビット線ＢＬ２をゲート電極ＧＣのピッチの半分に交互に配置するのが望ましい。
そして、上記のとおり交互に配置すること、及び隣接メモリセルＭＣの誤動作を防ぐためには、一つのアクティブエリアＡＡは、図３に示すようにその略両端でビアコンタクトＶ０に接続し、略中央部でビット線コンタクトＣＢを介して第二ビット線ＢＬ２と接続することになる。
そして、アクティブエリアＡＡ間の幅をおよそ等しく形成するためには、図３に示すように、アクティブエリアＡＡの傾きを形成する必要がある。すなわち、アクティブエリアＡＡは、カラム方向にゲート電極の２倍のピッチを進む間に、ロウ方向にアクティブエリアＡＡのピッチ、つまりゲート電極の２／３倍のピッチ進む必要がある。これは、アクティブエリアＡＡが、ゲート電極ＧＣに対して約（９０−ａｔａｎ（１／３））の角度で交差する方向に延伸して形成されることで実現される。
なお、具体的には、アクティブエリアＡＡは、ロウ方向に対して約７１．５６５度の角度で傾斜する。あるいは、アクティブエリアＡＡは、カラム方向に対して約１８．４５３度の角度で傾斜する。
以上に説明したとおり、ロウ方向におけるアクティブエリアＡＡのピッチとゲート電極ＧＣピッチの比率の２／３倍となるように形成し、アクティブエリアＡＡをロウ方向から約（９０―ａｔａｎ（１／３））の角度で傾斜させることで、ビアコンタクトＶ０はカラム方向及びロウ方向にほぼ等間隔で配置できる。
なお、本実施形態による抵抗変化素子ＲＷのメモリセルＭＣのサイズは、６Ｆ２（３Ｆ×２Ｆ）と非常に小さい。ここで、Ｆは、リソグラフィー技術及びエッチング技術を用いた最小加工寸法である。
選択メモリセルＭＣへのデータ書込み又は読出し動作は次のように行う。なお、選択メモリセルＭＣに含まれるセルトランジスタＣＴのゲート電極ＧＣに接続するワード線ＷＬを選択ワード線ＷＬと呼ぶ。また、選択メモリセルに接続するビット線対ＢＬ１、ＢＬ２を選択ビット線対と呼ぶ。
まず、選択ビット線対ＢＬ１、ＢＬ２に電圧差を与える。そして、選択ワード線ＷＬに電圧を印加する。選択ワード線ＷＬへの電圧の印加により、選択メモリセルＭＣに係るセルトランジスタＣＴが駆動する。セルトランジスタＣＴが駆動することにより、選択ビット線対ＢＬ１、ＢＬ２間の電圧差がセルトランジスタＣＴを介して選択メモリセルＭＣに係る抵抗変化素子ＲＷに印加される。これにより、電圧差に応じた電流が抵抗変化素子ＲＷを流れ、抵抗変化素子ＲＷの書込み又は読出しを行うことができる。
以下に、第１の実施形態の製造方法を図５乃至図２１を用いて説明する。
なお、以下の製造方法の説明において、特に断りなく参照図面に図面が１つしかない場合は、図３のＡ−Ａ線に沿った断面図相当を示す（図１５乃至１８を除く）。また、参照図面に（ａ）（ｂ）の２つが存在する場合は、それぞれ図３のＡ−Ａ線に沿った断面図及び図３のＢ−Ｂ線に沿った断面図相当を示す（図１４を除く）。
まず、図５に示すように、半導体基板１５０上にエッチングにより、素子分離領域ＳＴＩ形成用のトレンチ１５５を形成する。
次に、図６に示すように、トレンチ１５５を埋め込むように素子分離絶縁膜１６０を埋め込む。ＲＩＥ（Reactive Ion Etching）法やＣＭＰ(Chemical Mechanical Polishing)法により素子分離絶縁膜１６０を平坦化する。平坦化により、素子分離領域ＳＴＩが形成される。素子分離絶縁膜１６０は、例えばシリコン酸化膜である。素子分離領域ＳＴＩ以外の領域をアクティブエリアＡＡと呼ぶ。
次に、図７に示すように、素子分離絶縁膜１６０上に、第一層間絶縁膜１６５を形成し、エッチング加工により、ゲート電極形成用のトレンチ１７０を形成する。
続いて、図８に示すように、ゲート電極ＧＣ及び埋込み型のセルトランジスタＣＴを形成する。トレンチ１７０を形成後に、ゲート絶縁膜１８０及びゲート電極層１９０を成膜する。その後、エッチバックにより所定の高さまで、ゲート絶縁膜１８０及びゲート電極層１９０を除去する。続いて、ＣＭＰストッパ膜１９５を成膜し、平坦化を行う。そして、例えばリンや砒素等をインプランテーション注入することにより、Ｎ＋型のソース領域Ｓ及びドレイン領域Ｄを形成する。その後、第二層間絶縁膜１９６を成膜する。
ゲート絶縁膜１８０は、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等を用い、熱酸化法等により成膜する。ゲート電極層１９０は、例えば、多結晶シリコン、タングステン、銅、金属シリサイド等を用いる。ＣＭＰストッパ膜１９５は、例えばシリコン窒化膜を用いる。第二層間絶縁膜１９６は、例えば、シリコン酸化膜を用いる。
続いて、図９に示すように、ビット線コンタクトＣＢを形成する。第二層間絶縁膜１９６上に、リソグラフィー法により所望のマスクパターンを形成する。そのマスクパターンをマスクとし、第二層間絶縁膜１９６、ゲート絶縁膜１８０、第一層間絶縁膜１６５及び素子分離絶縁膜１６０をＲＩＥ法によりエッチング加工し、ソース領域Ｓに到達するビット線コンタクトホールを形成する。ビット線コンタクト材料２００を成膜した後、ビット線コンタクトホール以外の部分の材料をＣＭＰ法により除去する。これにより、ビット線コンタクトＣＢが形成される。
ビット線コンタクト材料２００は、例えば、バリアメタル層と金属層を含む。バリアメタル層は、チタン、窒化チタン、タングステン等の導電材料を用いる。
続いて、図１０の（a）及び（ｂ）に示すように、第一配線層Ｍ１を形成する。第一配線層材料２１０及び、ハードマスク２２０を成膜する。リソグラフィー法により、ハードマスク２２０上に所望のマスクパターンを形成する。そのマスクパターンをマスクとし、ハードマスク２２０及び、第一配線層材料２１０をＲＩＥ法によりエッチング加工する。
第一配線層材料２１０は、例えばバリアメタル層と金属層を含む。バリアメタル層は、例えばチタン、タンタル、ニオブ、窒化チタン、窒化タンタル、窒化ニオブ又はこれらの積層を用いる。金属層は、タングステン、銅、アルミ等を用いる。ハードマスク２２０は、例えば、シリコン酸化膜、シリコン窒化膜、多結晶シリコン、カーボン又はこれらの積層を用い、プラズマＣＶＤ法等により成膜する。
次に、図１１の（ａ）及び（ｂ）に示すように、第一配線層Ｍ１及びハードマスク２２０及び下地を被覆するように、第三層間絶縁膜２４０を成膜する。成膜後は、必要に応じて、ＣＭＰ法により平坦化を行う。第三層間絶縁膜２４０は、例えば、シリコン酸化膜を用いる。
続いて、図１２の（ａ）及び（ｂ）に示すように、ビアコンタクトＶ０を形成する。第三層間絶縁膜２４０上に、リソグラフィー法により所望のパターンを形成する。そのパターンをマスクとし、ＲＩＥ法によりドレイン領域Ｄに到達するように、ビアコンタクトホールを加工する。ビアコンタクト材料２５０を成膜し、ＣＭＰ法により、ビアコンタクトホール以外の部分のビアコンタクト材料２５０を除去する。
ビアコンタクト材料２５０は、チタン、窒化チタン、タングステン等の導電材料を用いる。
続いて、図１３に示すように、配向層１０５及び超格子層１１０を形成する。また、必要に応じて電極層を形成しても良い。
配向層１０５は、例えば、アンチモン及びテルルを主成分とするカルコゲン化合物や、ビスマス及びテルルを主成分とするカルコゲン化合部を用いる。
超格子層１１０は、第一結晶層と第二結晶層とが交互に繰り返し積層される。第一結晶層は、例えばゲルマニウム及びテルルを主成分とするカルコゲン化合物を用いる。第二結晶層は、例えば、アンチモンを主成分とするカルコゲン化合物や、ビスマス及びテルルを主成分とするカルコゲン化合物等を用いる。上部電極層は、例えばタングステンなどの金属層を用いる。
図１４〜図１８を用いて、配向層１０５及び超格子層１１０の加工について説明する。配向層１０５及び超格子層１１０は２段階に分けて加工を行う。即ち、第一段階として、アクティブエリアＡＡパターンの長軸側に平行方向にライン上に分離する加工を行う。その後に、第二段階として、ライン状のＡＡパターンを分離する加工を行う。
図１４（ａ）に、第一段階の加工後の配向層１０５及び超格子層１１０の平面レイアウトを示し、図１４（ｂ）に、第二段階の加工後の配向層１０５及び超格子層１１０の平面レイアウトを示す。
以下、具体的に上記の配向層１０５及び超格子層１１０の加工における側壁転写加工について説明する。なお、図１５乃至図１８は，図１４（ａ）のＣ−Ｃ線に沿った断面図であって第三層間絶縁膜２４０の上部より上方を模式的に示している。但し、第三層間絶縁膜２４０中の構造については図示を省略する。
図１５に示すように、超格子層１１０上に犠牲芯材２７０を形成する。さらに、犠牲芯材２７０上にリソグラフィー法等により、マスクパターン２８０を形成する。犠牲芯材２７０には、例えばシリコン酸化膜、シリコン窒化膜やシリコン膜を用いる。
次に、マスクパターン２８０をマスク材として、犠牲芯材２７０をＲＩＥ法により図示しないエッチング加工を行う。その後、マスクパターン２８０をアッシャー法等により除去する。なお、エッチング加工後に、フッ酸水溶液やアンモニアとフッ酸の混合水溶液等により、犠牲芯材２７０をエッチングし、寸法を細くしても構わない。
続いて、図１６に示すように、加工した犠牲芯材２７０を覆うように、ハードマスク材２９０を形成する。ハードマスク材２９０は、犠牲芯材２７０と異なる材料であって、例えばシリコン酸化膜、シリコン窒化膜やシリコン膜を用いる。成膜方法は、例えば、ＡＬＤ(Atomic Layer Deposition)法、低圧ＣＶＤ法等を用いる。
続いて、図１７に示すように、犠牲芯材２７０が露出するまで、ＲＩＥ法によるエッチバックにより、ハードマスク材２９０をエッチング加工する。その後、リン酸やコリン水溶液（トリメチル-2-ヒドロキシエチルアンモニウムハイドロオキサイド水溶液）やフッ酸等を含む薬液等により、犠牲芯材２７０をエッチング除去する。エッチング除去により、所望のスペース幅を有したハードマスク材２９０による側壁マスクパターンが形成される。
続いて、図１８に示すように、ハードマスク材２９０による側壁マスクパターンをマスクとして、配向層１０５及び超格子層１１０をＲＩＥ法によりエッチング加工する。エッチング加工後にハードマスク材２９０が残っている場合は、例えば、リン酸やコリン水溶液（トリメチル-2-ヒドロキシエチルアンモニウムハイドロオキサイド水溶液）やフッ酸等の薬液により、ハードマスク材２９０を除去する。なお、配向層１０５及び超格子層１１０のレイアウトは、図１４（ａ）に示した通りである。
なお、図１７及び図１８に示した通り、配向層１０５及び超格子層１１０のスペース部において、第三層間絶縁膜２４０の掘込み量の深さが一つ置きの周期を持つ場合がある。これは、例えば、図１７に示すハードマスク材２９０加工時の超格子層１１０の掘り込みがそのまま転写されるためである。
本実施形態のより具体的な一例としては、犠牲芯材２７０にシリコン窒化膜を用い、ハードマスク材２９０にシリコン膜を用いる。犠牲芯材２７０の除去はリン酸、ハードマスク材の除去はコリン水溶液を用いる。
続いて、図１４（ａ）のライン＆スペースパターンから図１４（ｂ）のパターンを形成するため以下の加工を行う。
リソグラフィー法により、図示しないマスクパターンを形成する。このマスクパターンをマスクとして、配向層１０５及び超格子層１１０をＲＩＥ法によりエッチング加工する。エッチング加工により、図１４（ｂ）に示した抵抗変化層のレイアウトが形成される。このように、配向層１０５及び超格子層１１０が分離され、抵抗変化素子ＲＷが形成される。この状態の図３のＡ−Ａ線に沿った断面図及び図３のＢ−Ｂ線に沿った断面図相当を図１９（ａ）及び（ｂ）に示す。
続いて、図２０に示すように、第四層間絶縁膜２６０を成膜し、必要に応じて、ＣＭＰ法により平坦化する。第四層間絶縁膜２６０は、例えば、シリコン酸化膜を用いる。
続いて、図２１の（ａ）及び（ｂ）に示すように、第二配線層Ｍ２を形成する。第四層間絶縁膜２６０上にリソグラフィー法により所望のマスクパターンを形成する。このマスクパターンをマスク材として、抵抗変化素子ＲＷに到達するように、第四層間絶縁膜２６０をＲＩＥ法によりエッチング加工する。エッチング加工により、第二配線トレンチが形成される。この第二配線トレンチに第二配線層材料３１０を成膜し、ＣＭＰ法により第二配線トレンチ以外の部分の第二配線層材料３１０を除去する。これにより、第二配線層Ｍ２が形成される。
第二配線層材料３１０は、例えばバリアメタル層と金属層を用いる。バリアメタル層は、例えばチタン、タンタル、ニオブ、窒化チタン、窒化タンタル、窒化ニオブ又はこれらの積層を用いる。金属層は、タングステン、銅、アルミ等を用いる。実施例の具体例としては、バリアメタルにチタンと窒化チタンの積層を用い、金属層にタングステンを用いる。
続いて、一般的な製造方法を用いて、各種配線層や回路素子を形成する。このようにして、本実施形態の抵抗変化型メモリが製造される。
以上に説明した実施例によれば、抵抗変化素子ＲＷ上と第二配線層Ｍ２は、抵抗変化素子ＲＷ上に抵抗変化素子ＲＷと別の新たな独立の金属層を形成することなく、抵抗変化素子ＲＷ上側と第二配線層Ｍ２は電気的に接続できる。この独立の金属層が省略可能なことにより、金属層の成膜工程、リソグラフィー工程、及びエッチング加工工程等の削減ができる。工程の削減は、歩留り向上やコスト削減を可能とし、安価なメモリを供給することが可能となる。
また、配向層１０５及び超格子層１１０のエッチング加工を２段階に分けて行うことは、微細化の点で有利である。第一段階のリソグラフィー法によるマスクパターン形成は、同一方向に同一周期でパターン形成を行う。すなわち、リソグラフィー法による露光条件の最適化が容易である。したがって、より微細なマスクパターン形成が可能となる。
また、第二段階のエッチング加工は、エッチング加工領域が限られているため、リソグラフィー法によるマスクパターン形成及びＲＩＥ法によるエッチング加工が容易である。
さらに、ビアコンタクトＶ０は、第一の方向及び第二の方向に等間隔（等ピッチ）で配置されているため、リソグラフィー法によるマスクパターンの形成、及びＲＩＥ法によるエッチング加工が容易である。
なお、上記の説明においては、１つのアクティブエリアＡＡに係るセルトランジスタＣＴは共通のソース領域Ｓと異なるドレイン領域Ｄを有するとして説明を行ったが、共通のドレイン領域Ｄと異なるソース領域Ｓを有するとしても構わない。
また、第一配線層Ｍ１を第二ビット線ＢＬ２、第二配線層Ｍ２を第一ビット線ＢＬ１としたが、逆に、第一配線層Ｍ１を第一ビット線ＢＬ１、第二配線層Ｍ２を第二ビット線ＢＬ２としても構わない。
さらに、超格子層１１０上に犠牲芯材２７０を形成する際、超格子層１１０及び犠牲芯材２７０の間にシリコン酸化膜等の絶縁膜などを成膜してもよく、この場合は配向層１０５及び超格子層１１０のエッチング加工時に、当該絶縁膜を配向層１０５及び超格子層１１０と一体としてエッチング加工をすればよい。この場合は、ＲＩＥ法によるエッチング加工時に超格子層１１０がプラズマにさらされず、抵抗変化素子ＲＷの信頼性を向上できる。
（第２の実施形態）
図２２は、本発明の第２の実施の形態に係る平面レイアウトを表したものである。本実施形態は、第１の実施形態より隣に位置するビアコンタクトＶ０同士の間隔を第二の方向に約２５％増やした構造である。
このように、隣接ビアコンタクトＶ０間の間隔を大きくしたとしても、第１の実施形態と同様に、抵抗変化素子ＲＷ上側部に抵抗変化素子ＲＷと別の独立の金属層を形成すること無く、第二配線層Ｍ２と接続が可能である。
また、本実施形態によれば、第１の実施形態よりアクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔が約１６％増える。アクティブエリアＡＡ間の間隔を増やすことは、アクティブエリアＡＡ上に形成されたセルトランジスタＣＴのチャネル幅を増やすことになる。そして、セルトランジスタＣＴを流れる電流は、およそチャネル幅におおよそ比例する。したがって、第１の実施形態と同じ電圧をセルトランジスタＣＴに印加した場合、セルトランジスタＣＴを流れる電流は約１６％増えることになる。すなわち、抵抗変化素子ＲＷに約１６％多く電流を流すことができ、抵抗変化素子ＲＷの読書き動作の高速化が可能である。抵抗変化素子ＲＷの動作の高速化により、高速動作可能なメモリを得ることができる。
（第３の実施形態）
図２３は、本発明の第３の実施の形態に係る平面レイアウトを表したものである。本実施形態は、第１の実施形態より、隣接ビアコンタクトＶ０間の間隔を第一の方向に約７５％増やした構造である。本実施形態においても、抵抗変化素子ＲＷの上側に抵抗変化素子ＲＷと別の独立の金属層を形成すること無く、第二配線層Ｍ２と接続が可能である。
第１の実施形態、第２の実施形態及び第３の実施形態に示したように、第一の方向及び第二の方向のパターン及びスペースを任意に拡大縮小したとしても第１の実施形態と同様に、抵抗変化素子ＲＷの上側に抵抗変化素子ＲＷと別の金属層を形成すること無く、第二配線層Ｍ２と接続が可能である。
（第４の実施形態）
図２４乃至図２９に本発明の第４の実施の形態を示す。
本実施の形態は、第１の実施形態の図１５乃至図１８における配向層１０５及び超格子層１１０のエッチング加工方法を、以下に記述するエッチング加工とするものである。したがって、エッチング加工部分以外は同様の方法によればよいため、説明を省略する。
図２４乃至図２９は，図１４（ａ）のＣ−Ｃ線に沿った本実施の形態の断面図であって第三層間絶縁膜２４０の上部より上方を模式的に示している。但し、第三層間絶縁膜２４０中の構造については図示を省略する。
まず、図２４に示すように、超格子層１１０上に第一芯材３２０を形成する。さらに、第一芯材３２０上にリソグラフィー法によりマスクパターン３３０を形成する。第一芯材３２０には、例えばシリコン酸化膜、シリコン窒化膜やシリコン膜を用いる。
次に、マスクパターン３３０をマスク材として、第一芯材３２０をＲＩＥ法により図示しないエッチング加工を行う。その後、マスクパターン３３０をアッシャー法等により除去する。さらに、必要に応じて、フッ酸水溶液やアンモニアとフッ酸の混合水溶液等により、第一芯材３２０をエッチングにより細らせても構わない。
続いて、図２５に示すように、第一芯材３２０を覆うように、第二芯材３４０を形成する。ここで、第二芯材３４０は、第一芯材３２０と異なる材料であって、例えばシリコン酸化膜、シリコン窒化膜又はシリコン膜を用い、低圧ＣＶＤ法やＡＬＤ法等により成膜する。
その後、第一芯材３２０が露出するまで、第二芯材３４０に対しＲＩＥ法による図示しないエッチバック加工を行う。
続いて、図２６に示すように、ハードマスク材３５０を成膜する。ハードマスク材３５０は、第二芯材３４０と異なる材料であるが、第一芯材とは必ずしも異ならなくても良く、例えば、シリコン酸化膜、シリコン窒化膜やシリコン膜を用い、低圧ＣＶＤ法やＡＬＤ法等により成膜する。
続いて、図２７に示すように、第二芯材３４０が露出するまで、ハードマスク材３５０に対しエッチバック加工を行う。
続いて、図２８に示すように、さらに、リン酸、コリン水溶液やフッ酸等を含む薬液により、第二芯材３４０をエッチング除去する。これにより、第一芯材３２０及びハードマスク材３５０による芯材マスク及び側壁マスクが形成される。
具体的な一例としては、第一芯材３２０にシリコン窒化膜、第二芯材３４０にシリコン膜、ハードマスク材３５０にシリコン窒化膜を用いる。第二芯材の除去は、例えばコリン水溶液を用いる。また、別の一例としては、第一芯材３２０にシリコン酸化膜、第二芯材３４０にシリコン窒化膜、ハードマスク材３５０にシリコン酸化膜を用いる。第二芯材の除去は、例えばリン酸を用いる。
続いて、図２９に示すように、第一芯材３２０及びハードマスク材３５０をマスク材として、配向層１０５及び超格子層１１０をＲＩＥ法によりエッチング加工する。さらに、必要に応じて、リン酸、コリン水溶液やフッ酸などの薬液により、第一芯材３２０及びハードマスク材３５０を除去する。
なお、図２９に示した通り、配向層１０５及び超格子層１１０のスペース部において、第三層間絶縁膜２４０の掘込み量の深さが二つ置きの周期を持つ場合がある。これは、例えば、図２７に示すハードマスク材３５０加工時の超格子層１１０の掘り込みがそのまま転写するためである。
以降の製造方法は、第一の実施例と同様のため、説明を省略する。
本実施形態は、第一の実施例よりも、最初のマスクパターン３３０形成時のパターン間隔が大きいため、より容易に製造ができるメリットがある。
（第５の実施形態）
図３０は、本発明の第５の実施の形態に係る記憶装置の抵抗変化素子ＲＷの構成を表したものである。この記憶装置は、第１の実施形態と異なり、抵抗変化素子ＲＷとして相変化メモリ素子を用いる。
相変化メモリ素子は、相変化層４１０及び下部電極層４０５を有する。また、図３０に示すように上部電極層４１５を有しても良い。相変化層４１０は、例えば、ゲルマニウム、アンチモン、テルルを有するＧＳＴ等を用いる。ＧＳＴは、電流を流しジュール熱を発生させることで、アモルファス状態と結晶状態との間で構造を変化させることができる。例えば、ＧＳＴにおいては、アモルファス状態において高抵抗状態であり、結晶状態において低抵抗状態である。
したがって、低抵抗状態をデータ“０”、及び高抵抗状態を“１”と定義すれば、先に述べた超格子変化型相変化メモリ素子と同様にデータを記憶することが可能となる。もちろん、低抵抗状態を“１”と定義し、高抵抗状態を“０”と定義しても構わない。
相変化メモリ素子を低抵抗状態から高抵抗状態に遷移させるには、例えば、相変化層４１０に高電圧及び大電流を短時間流したのち、電流を急減させることで行う。すなわち、大電流により、相変化層を構成するＧＳＴをいったん溶融させる。その後、電流の急減による急冷により、ＧＳＴをアモルファス状態とすることができる。
一方、相変化メモリ素子を高抵抗状態から低抵抗状態に遷移させるには、例えば、相変化層４１０に高電圧及び大電流を短時間流したのち、電流を緩やかに減ずることで行う。すなわち、大電流による溶融ののち、結晶化温度に保持することにより、ＧＳＴを結晶状態とすることができる。
下部電極層４０５は、ジュール熱源として相変化層４１０を加熱するのに用いることができる。具体的な材料としては、窒化チタンが挙げられ、スパッタ法やＣＶＤ法により成膜する。上部電極層４１５は、例えばタングステンを用い、スパッタ法やＣＶＤ法により成膜する。
本実施形態の一例としては、図４の配向層１０５及び超格子層１１０に代えて、上述の下部電極層４０５、相変化層４１０及び上部電極層４１５を用いる。
これにより、相変化メモリ素子を抵抗変化素子ＲＷとして用いることができる。
また、変形例を図３１を用いて説明する。図３１は、図３のＡ−Ａ線に沿った断面図である。この変形例は、下部電極層４０５が、ビアコンタクトホール内のビアコンタクトＶ０上に形成されている点が異なる。
本変形例の製造方法は、例えば以下による。第１の実施形態と同様の方法により、ビアコンタクトＶ０を図１２（ａ）及び（ｂ）に示すように形成する。その後、ビアコンタクト材料２５０を、所定の高さまでＲＩＥ法によりエッチング加工する。その後、下部電極層４０５を成膜したのち、ＣＭＰ法によりビアコンタクトホール以外の部分を除去する。
続いて、相変化層４１０を及び上部電極層４１５を成膜し、以降は第一の実施形態と同様の製造方法を用いればよい。なお、ビアコンタクト材料２５０をエッチングし所定の高さまで除去する際は、ビアコンタクト材料の一部である金属層部分だけをエッチングし、バリアメタル層を残しても構わない。
本変形例の場合、下部電極層４０５と相変化層４１０の接触部分が小さい。したがって、相変化層４１０の加熱部分が小さいため、書込み電流又は電圧、消去電流又は電圧を低減することが可能であり、低電圧定電流で駆動するメモリデバイスを得ることができる。
また、別の変形例を図３２を用いて説明する。図３２は、図３のＡ−Ａ線に沿った断面図である。この変形例は、下部電極層４０５の形成方法が次のように異なる。
まず、図１２（ａ）及び（ｂ）に示す通りビアコンタクトＶ０を形成する。この後、シリコン酸化膜等の第五層間絶縁膜４２０を成膜する。第五層間絶縁膜４２０上にリソグラフィー法でビアコンタクトＶ０の上方に開口を有するマスクパターンを形成する。このマスクパターンをマスクとして、第五層間絶縁膜４２０をＲＩＥ法によりエッチング加工する。形成されたホールパターンに下部電極層４０５を成膜し、ＣＭＰ法によりホールパターン以外の下部電極層４０５を除去する。その後、相変化層４１０を及び上部電極層４１５を成膜し、以降は第一の実施形態と同様の製造方法を用いればよい。
この図３２の製造方法は、図３１の製造方法に比べて、ビアコンタクトＶ０内の金属層のＲＩＥ法によるエッチングは不要であるが、図３１の製造方法よりも処理工程数は増える。
さらに別の変形例として、図３３に示すように第二配線層Ｍ２の下層として、相変化メモリ素子の上部電極層４１５を形成しても構わない。
（第６の実施形態）
図３４は、本発明の第６の実施の形態に係る記憶装置の抵抗変化素子ＲＷの構成を表したものである。第１の実施形態と異なり、抵抗変化素子ＲＷとしてイオンメモリ素子を用いる。
イオンメモリ素子は、イオンソース電極層６００、イオン拡散層６１０、及び対抗電極層６２０を有する。
対抗電極層６２０は、導電性材料であれば良く、例えば多結晶シリコンや金属材料を用いる。金属材料を用いる場合は、イオン拡散層６１０には拡散しにくい金属元素を用いることが好ましい。
典型例として、イオン拡散層６１０にシリコンを用いる場合は、対抗電極層６２０は、例えば、窒化チタン、モリブデン、又はタンタル等を用いる。
イオン拡散層６１０は、第二電極の金属がイオン化し拡散可能であって高抵抗であれば良い。例えばｎ型不純物またはｐ型不純物を意図的に添加されていない非晶質シリコン、酸化シリコン、窒化シリコン、遷移金属酸化物等を用いる。
イオンソース電極層６００は、シリコンと反応しない元素が好ましく、例えば、銀、銅、アルミニウム、コバルト、ニッケル、チタン等を用いる。
イオンメモリ素子は、次の方法により低抵抗状態と高抵抗状態を遷移する。
イオンソース電極層６００と対抗電極層６２０との間に順方向の電圧を印加すると、イオン拡散層６１０にイオンソース電極層６００から金属原子（金属イオン）が伝導する。これにより、フィラメントがイオン拡散層に形成される。このフィラメントがイオンソース電極層６００と対抗電極層６２０間の伝導パスとなって、イオン拡散層６１０は低抵抗化する。
一方、イオンソース電極層６００と対抗電極層６２０との間に逆方向の比較的高い電圧を印加すると、フィラメント中の金属イオンが逆にイオンソース電極にイオン電導するため、フィラメントによる伝導パスが途切れる。これにより、イオン拡散層６１０は高抵抗状態となる。
したがって、低抵抗状態をデータ“０”、及び高抵抗状態を“１”と定義すれば、先に述べた超格子変化型相変化メモリ素子と同様にデータを記憶することが可能となる。もちろん、低抵抗状態を“１”と定義し、高抵抗状態を“０”と定義しても構わない。
本実施形態の一例としては、図４の配向層１０５及び超格子層１１０に代えて、上述のイオンソース電極層６００、イオン拡散層６１０、及び対抗電極層６２０を用いる。この場合には、イオンソース電極層６００及び対抗電極層６２０の何れを上部に配置しても構わない。
また、変形例としては、第５の実施例における図３１乃至図３３と同様に、イオンソース電極層６００又は対抗電極層６２０をビアコンタクトホール内のビアコンタクトＶ０上に形成しても構わないし、第二配線層Ｍ２の下層として形成しても構わない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、そのほかの様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とのその均等の範囲に含まれる。
ＲＷ…抵抗変化素子、
ＡＡ…アクティブエリア
ＧＣ…ゲート電極
ＣＢ…ビット線コンタクト
Ｖ０…ビアコンタクト
ＭＣ…メモリセル
Ｍ１…第一配線層（第三配線層）
Ｍ２…第二配線層
ＢＬ１…第一ビット線
ＢＬ２…第二ビット線
１０５…配向層
１１０…超格子層
１５０…半導体基板
１５５…トレンチ
１６０…素子分離絶縁膜
１６５…第一層間絶縁膜
１７０…トレンチ
１８０…ゲート絶縁膜
１９０…ゲート電極層
１９５…ＣＭＰストッパ膜
１９６…第二層間絶縁膜
２００…ビット線コンタクト材料
２１０…第一配線層材料
２２０…ハードマスク
２４０…第三層間絶縁膜
２５０…ビアコンタクト材料
２６０…第四層間絶縁膜
２７０…犠牲芯材
２８０…マスクパターン
２９０…ハードマスク材
３１０…第二配線層材料
３２０…第一芯材
３３０…マスクパターン
３４０…第二芯材
３５０…ハードマスク
４０５…下部電極層
４１０…相変化層
４１５…上部電極層
４２０…第五層間絶縁膜
６００…イオンソース電極
６１０…イオン拡散層
６２０…対抗電極

Claims (11)

  1. 基板と、
    第一のセルトランジスタと、
    第二のセルトランジスタと、
    前記基板に形成され、前記第一のセルトランジスタのソースまたはドレインとして機能する第一拡散領域と、
    前記基板に形成され、前記第一のセルトランジスタのソースまたはドレインおよび前記第二のセルトランジスタのソースまたはドレインとして機能する第二拡散領域と、
    前記基板に形成され、前記第二のセルトランジスタのソースまたはドレインとして機能する第三拡散領域と、
    前記第一のセルトランジスタの前記第一拡散層領域に電気的に接続する第一のビアコンタクトと、
    前記第一のビアコンタクトを含み、第一の方向に複数のビアコンタクトが所定の間隔で設けられた第一ビアコンタクト群と、
    前記第二のセルトランジスタの前記第三拡散層領域に電気的に接続する第二のビアコンタクトと、
    前記第二のビアコンタクトを含み、前記第一ビアコンタクト群に対して前記第一の方向と直交する第二の方向へ間隔を隔てて設けられ、前記第一の方向に複数の他のビアコンタクトが所定の間隔で設けられた第二ビアコンタクト群と、
    前記第一のビアコンタクト及び前記第二のビアコンタクトに電気的に接続する、抵抗状態の変化によってデータを記憶し、電流によってデータを書換え可能な抵抗変化素子と、
    前記抵抗変化素子の上端部と電気的に接続し、前記抵抗変化素子の上方を交差するように形成された第一配線層と、
    を有する記憶装置。
  2. 前記第二拡散層領域と電気的に接続して設けられた第三のビアコンタクトと、
    前記第三のビアコンタクトに電気的に接続して設けられた第二配線層と
    を備える請求項１記載の記憶装置。
  3. 前記第一配線層と前記第二配線層は、前記第一の方向に伸び、
    前記基板に形成され、前記第一のビアコンタクト、前記第二のビアコンタクト、及び前記第三のビアコンタクトに電気的に接続したアクティブエリアを有し、
    前記アクティブエリアの長軸の延伸方向と前記抵抗変化素子の長軸の延伸方向が並行となる
    請求項２記載の記憶装置。
  4. 前記抵抗変化素子は、ゲルマニウム、アンチモン、テルルを有することを特徴とする請求項１〜３いずれか一項記載の記憶装置。
  5. 第一の方向と、前記第一の方向に直交した第二の方向との両方に平行な面を持つ基板と、
    前記基板に前記第二の方向に延伸して形成された第一ワード線及び第二ワード線と、
    前記第二ワード線に対して前記第一ワード線と反対側に隣接し前記第二の方向に延伸する第三ワード線と、
    前記第三ワード線に対して前記第二ワード線と反対側に隣接し前記第二の方向に延伸する第四ワード線と、
    前記第四ワード線に対して前記第三ワード線と反対側に隣接し前記第二の方向に延伸する第五ワード線と、
    少なくとも前記第二ワード線と前記第三ワード線と交差し、前記第一の方向と前記第二の方向と交差する第三の方向に延伸する第一のアクティブエリアと、
    少なくとも前記第三ワード線と前記第四ワード線と交差し、前記第三の方向に延伸する第二のアクティブエリアと、
    前記第一のアクティブエリア上であって前記第一ワード線と前記第二ワード線の間に形成された第一のビアコンタクトと、
    前記第一のアクティブエリア上であって前記第三ワード線と前記第四ワード線の間に形成された第二のビアコンタクトと、
    前記第二のアクティブエリア上であって前記第二ワード線と前記第三ワード線の間に形成された第三のビアコンタクトと、
    前記第二のアクティブエリア上であって前記第四ワード線と前記第五ワード線の間に形成された第四のビアコンタクトと、
    前記第一のビアコンタクト及び前記第二のビアコンタクトに接続して設けられた第一の抵抗変化素子と、
    前記第三のビアコンタクト及び前記第四のビアコンタクトに接続して設けられた第二の抵抗変化素子と、
    前記第一の抵抗変化素子上で交差し、前記第一の方向に延伸した第一配線層と、
    前記第二の抵抗変化素子上で交差し、前記第一配線層と隣接し前記第一の方向に延伸した第二配線層と
    を有する記憶装置。
  6. 基板に、
    第一拡散領域、第二拡散領域および第三拡散領域を形成し、
    前記第一拡散層領域をソースまたはドレインの一方とし、前記第二拡散層領域をソースまたはドレインの他方とする第一のセルトランジスタを形成し、
    前記第二拡散層領域をソースまたはドレインの一方とし、前記第三拡散層領域をソースまたはドレインの他方とする第二のセルトランジスタを形成し、
    前記第一拡散層領域に電気的に接続する第一のビアコンタクトと、前記第三拡散層領域に電気的に接続する第二のビアコンタクトとを含むビアコンタクトを複数形成し、
    前記第一のビアコンタクト及び前記第二のビアコンタクトに電気的に接続する、抵抗状態の変化によってデータを記憶し、電流によってデータを書換え可能な抵抗変化素子を形成し、
    前記抵抗変化素子と電気的に接続し、前記抵抗変化素子の上方を交差するように第一配線層を形成する、
    記憶装置の製造方法であって、
    前記ビアコンタクトは、第一ビアコンタクト群と、前記第一ビアコンタクト群に対し第一の方向と直交する第二の方向に離間した第二ビアコンタクト群を含み、
    前記第一ビアコンタクト群には、前記第一の方向に所定の間隔で前記第一のビアコンタクトを含む一部の前記ビアコンタクトが配列されており、
    前記第二ビアコンタクト群には、前記第一の方向に所定の間隔で前記第二のビアコンタクトを含む他の一部の前記ビアコンタクトが配列されている、記憶装置の製造方法。
  7. 前記第一のセルトランジスタ及び前記第二のセルトランジスタを形成後、前記第一のビアコンタクトまたは前記第二のビアコンタクトを形成前に、
    前記第二拡散層領域と、電気的に接続する第三のビアコンタクトを形成し、
    前記第一のビアコンタクトまたは前記第二のビアコンタクトを形成前に、前記第三のビアコンタクトに電気的に接続して設けられた第二配線層を形成する、
    請求項６記載の記憶装置の製造方法。
  8. 前記第一のセルトランジスタまたは前記第二のセルトランジスタを形成前に、
    前記第一のビアコンタクト、前記第二のビアコンタクト、及び前記第三のビアコンタクトが電気的に接続し、長軸の延伸方向が前記抵抗変化素子の長軸の延伸方向と並行となるようにアクティブエリアを形成し、
    前記第一配線層及び前記第二配線層の形成は、前記第一配線層及び前記第二配線層の延伸方向は何れも前記第一の方向とする、
    請求項７記載の記憶装置の製造方法。
  9. 前記抵抗変化素子は、ゲルマニウム、アンチモン、テルルを有することを特徴とする請求項６〜８のいずれか一項記載の記憶装置の製造方法。
  10. 前記抵抗変化素子の形成は、
    前記抵抗変化素子の上方に第一芯材パターンを形成し、
    前記第一芯材パターンの側面に第二芯材側壁マスクを形成し、
    前記第一芯材パターンを除去し、
    前記第二芯材側壁マスクをマスク材とした加工をする、
    請求項６〜９いずれか一項記載の記憶装置の製造方法。
  11. 前記抵抗変化素子の形成は、
    前記抵抗変化素子層の上方に第一芯材パターンを形成し、
    前記第一芯材パターンの側面に第二芯材側壁マスクを形成し、
    前記第二芯材側壁マスクの側面に第三芯材側壁マスクを形成し、
    前記第二芯材側壁マスクを除去し、
    前記第一芯材パターン及び前記第三芯材側壁マスクをマスク材とした加工する、
    請求項６〜９いずれか一項記載の記憶装置の製造方法。
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