JP5348108B2 - 記憶素子 - Google Patents
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Description
本発明は、２つの電極に極性の異なる電位を印加することにより、可逆的に記録膜の抵抗値が変化する、抵抗変化素子を用いてメモリセルを構成した記憶素子に係わる。
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えばＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってくる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。
そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用して、メモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照）。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用して、メモリデバイスを構成することが可能である（例えば特許文献１、非特許文献１参照）。
具体的には、イオン導電体はカルコゲナイドと金属との固溶体より成る、ガラス材料又は半導体材料であり、さらに具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＡｇ，Ｃｕ，Ｚｎが固溶された材料（例えば、ＡｓＳＡｇ，ＧｅＳｅＡｇ，ＧｅＳＡｇ，ＡｓＳＣｕ，ＧｅＳｅＣｕ，ＧｅＳＣｕ等のように、Ａｇ，Ｃｕ，Ｚｎを含むカルコゲナイドガラスが好適とされている。）からなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ，Ｚｎを含んでいる（上記特許文献１参照）。なお、他方の電極は、イオン導体を含む材料に実質的に溶解しない、タングステン、ニッケル、モリブデン、白金、メタルシリサイド等により形成されている。
そして、例えば、記憶素子とダイオード或いはＭＯＳトランジスタのような選択素子とを接続してメモリセルを形成し、このメモリセルをアレイ状に配置してメモリデバイスを構成することができる。
この構成の記憶素子では、２つの電極に閾値電圧以上のバイアス電圧を印加することにより、イオン導体内にある導電性イオン（Ａｇ，Ｃｕ，Ｚｎ等のイオン）が負電極方向に移動して、負電極に達することにより電着が生じる。さらに、この電着が、例えば樹枝状（デンドライト）に成長し、正電極に達することにより電流パスが形成されるため、イオン導体の抵抗値が高抵抗から低抵抗に変化する。これにより、記憶素子に情報の記録を行うことができる。
また、２つの電極に、上述のバイアス電圧と逆極性の電圧を印加することにより、樹枝状の電流パスを形成していた導電性イオンが、イオン導体中に溶解することによって、電流パスが消滅し、抵抗値が初期の高抵抗の状態に戻る。これにより、記録した情報の消去動作を行っている。
また、２つの電極に、上述のバイアス電圧と逆極性の電圧を印加することにより、樹枝状の電流パスを形成していた導電性イオンが、イオン導体中に溶解することによって、電流パスが消滅し、抵抗値が初期の高抵抗の状態に戻る。これにより、記録した情報の消去動作を行っている。
また、上述の構成に対して、さらに電極とイオン導体の間に、イオン導体と電極との間をイオンが移動することを制限するバリア層を挿入した構成の記憶素子も提案されている。このバリア層には、内部を電子が伝導することは可能であるが、イオンの移動を制限する材料、例えば、窒化チタン、チタンタングステン、ニッケル酸化物等を用いることが好適であるとされている。そして、所望の動作電圧で、電子がバリア層内を通過するように、バリア層を充分に薄くする（３ｎｍ以下）必要がある。
このようにバリア層が形成されている構成の記憶素子では、閾値電圧以上の記録電圧の印加により、バリア層内を電子が伝導し、その後電着が進み、バリア層の表面と他方の電極間に電流パスが形成されることにより、抵抗等の電気特性の変化が生じる。
このようにバリア層が形成されている構成の記憶素子では、閾値電圧以上の記録電圧の印加により、バリア層内を電子が伝導し、その後電着が進み、バリア層の表面と他方の電極間に電流パスが形成されることにより、抵抗等の電気特性の変化が生じる。
そして、提案されているセル構造は、バリア層の有無に関わらず、一方の電極（下部電極）上に形成された絶縁層の一部にビアホールを形成し、そのビアホール内にイオン導体・バリア層・他方の電極（上部電極）を形成した構造となっている。
このような構造とすることによって、記憶素子を比較的小型（例えば、１０ｎｍのオーダー）にすることが可能であり、一方の電極上に形成された絶縁層により、記憶素子を他の電気的構成要素から絶縁することが可能である。
このような構造とすることによって、記憶素子を比較的小型（例えば、１０ｎｍのオーダー）にすることが可能であり、一方の電極上に形成された絶縁層により、記憶素子を他の電気的構成要素から絶縁することが可能である。
このように、ビアホール内に記憶素子が形成された構成を製造するには、例えば、下部電極上に絶縁層を堆積させ、さらにパターニング及びエッチングプロセスにより絶縁層に下部電極に達するビアホールを形成し、その後イオン導体から上部電極までの各層をビアホール内に選択的或いは非選択的に堆積させる。
なお、各層を非選択的に堆積させる場合には、各層を堆積させた後に、ＣＭＰ（化学的機械的研磨）及び／又はエッチング技法を用いて、絶縁層上に形成されたイオン導体及び電極膜材料を除去してもよいことが記載されている。
なお、各層を非選択的に堆積させる場合には、各層を堆積させた後に、ＣＭＰ（化学的機械的研磨）及び／又はエッチング技法を用いて、絶縁層上に形成されたイオン導体及び電極膜材料を除去してもよいことが記載されている。
さらに、記録膜材料として、ＰＣＭＯ（ＰｒＣａＭｎＯ）を用いた抵抗変化型不揮発メモリも報告がなされている（非特許文献２参照）。
そして、このＰＣＭＯを用いた抵抗変化型不揮発メモリの場合も、提案されているセル構造は、絶縁膜によりパターン形成されたビアホール内にＰＣＭＯ膜が形成されている。
そして、このＰＣＭＯを用いた抵抗変化型不揮発メモリの場合も、提案されているセル構造は、絶縁膜によりパターン形成されたビアホール内にＰＣＭＯ膜が形成されている。
ところで、ＤＲＡＭ等の半導体メモリデバイスを製造する際の、各メモリセルを形成する加工工程では、一般的に、エッチング加工方法の１つであるＲＩＥ(反応性イオンエッチング)法が用いられている。
ＲＩＥ法等の加工技術を用いることにより、容易に、メモリセルの間を電気的及び物理的に分離することができる。
そして、全ての隣接するメモリセル間、或いは同一選択ラインに接続されたメモリセルと、隣接する非選択ラインに接続されたメモリセルとの間を、電気的及び物理的に分離することにより、電気的な相互干渉の低減及び不純物元素の不要な原子拡散等を未然に防止することができる。
特に、ＲＩＥ法は、理想的には、構成膜元素をエッチングガスとの反応によって気相状態として、これをエッチング除去するものであることから、エッチングした構成膜元素の再付着等による製造歩留まりの低下の心配がないため、多用されている。
ＲＩＥ法等の加工技術を用いることにより、容易に、メモリセルの間を電気的及び物理的に分離することができる。
そして、全ての隣接するメモリセル間、或いは同一選択ラインに接続されたメモリセルと、隣接する非選択ラインに接続されたメモリセルとの間を、電気的及び物理的に分離することにより、電気的な相互干渉の低減及び不純物元素の不要な原子拡散等を未然に防止することができる。
特に、ＲＩＥ法は、理想的には、構成膜元素をエッチングガスとの反応によって気相状態として、これをエッチング除去するものであることから、エッチングした構成膜元素の再付着等による製造歩留まりの低下の心配がないため、多用されている。
日経エレクトロニクス ２００３年１月２０日号（第１０４頁）
Technical Digest,International Electron Devices Meeting(IEDM),2002,p.193
しかしながら、記憶素子を構成する各層をビアホール内に形成する場合に、ビアホール内に選択的に堆積させるには、下地電極の配向を利用した選択エピタキシャル成長、或いはメッキによる膜成長等の方法が必要となり、通常の膜堆積法（蒸着、スパッタ、ＣＶＤ法等）を用いることができない。
そのため、このビアホール内に選択的に堆積させる方法では、イオン導体及び上部電極を形成することが非常に困難である。
そのため、このビアホール内に選択的に堆積させる方法では、イオン導体及び上部電極を形成することが非常に困難である。
さらに、前述した新しいタイプの記憶素子では、いずれも従来の半導体製造プロセスでは未経験の材料によって、記憶素子を構成している。
そして、このような新規の材料に対して、ＲＩＥ法による加工を行おうとすると、構成元素によっては気相化することが困難であったり、気相化が可能であっても、反応ガスの選択やエッチング条件の最適化等の検討を必要としたりする。
特に、微細加工技術が進んで、リソグラフィによる加工精度が１００ｎｍ以下、さらには５０ｎｍ以下となった場合には、長さで数ｎｍ程度以下という、非常に高い加工精度のエッチング技術が必要とされるため、従来のエッチング技術では困難である。
そして、このような新規の材料に対して、ＲＩＥ法による加工を行おうとすると、構成元素によっては気相化することが困難であったり、気相化が可能であっても、反応ガスの選択やエッチング条件の最適化等の検討を必要としたりする。
特に、微細加工技術が進んで、リソグラフィによる加工精度が１００ｎｍ以下、さらには５０ｎｍ以下となった場合には、長さで数ｎｍ程度以下という、非常に高い加工精度のエッチング技術が必要とされるため、従来のエッチング技術では困難である。
また、このような新規の材料を使用した場合には、通常の膜堆積法を用いて、非選択的な成長により記憶素子を構成する各層を形成しようとすると、ビアホール内の膜の不均一性（例えば膜厚の不均一性）等の堆積状態に関わる問題を生じたり、成膜後のＣＭＰ（化学的機械的研磨）法或いはエッチング技法による膜の除去工程における条件の最適化の検討を必要としたりする。
従って、前述した新しいタイプの記憶素子は、製造歩留まりを向上させるために、非常に長い開発期間が必要になる、という問題がある。
ところで、半導体製造プロセス等において、微細な形状の加工を行う方法として、深紫外光、極紫外光、電子線等を光源として用いたリソグラフィ技術が用いられている。
このリソグラフィ技術によれば、１００ｎｍ以下の非常に微細な形状を加工することが可能である。
このリソグラフィ技術は、焦点深度を充分深くすることが困難であるため、加工分解能或いは精度が、被露光面高さのウェハ面内分布に依存する。
そして、被露光面が例えばシリコン基板等の半導体基板の表面である場合には、基板の表面が精度の高い研磨が施されており、被露光面高さが充分な均一性を有している。このため、例えばＭＯＳトランジスタのゲートのパターニング加工を、非常に高い分解能で、精度良く行うことが可能である。
このリソグラフィ技術によれば、１００ｎｍ以下の非常に微細な形状を加工することが可能である。
このリソグラフィ技術は、焦点深度を充分深くすることが困難であるため、加工分解能或いは精度が、被露光面高さのウェハ面内分布に依存する。
そして、被露光面が例えばシリコン基板等の半導体基板の表面である場合には、基板の表面が精度の高い研磨が施されており、被露光面高さが充分な均一性を有している。このため、例えばＭＯＳトランジスタのゲートのパターニング加工を、非常に高い分解能で、精度良く行うことが可能である。
これに対し、シリコン基板に成膜やエッチング加工等の複数の工程を行った後には、膜厚のムラ、エッチングや研磨等の加工量のムラ、或いは、部位により構成材料が異なる場合の材料による加工量の差等に起因して、初期の基板表面程度の被露光面の高さ分布を得ることが困難である。
このため、例えば、配線工程におけるリソグラフィの分解能は、ＭＯＳトランジスタのゲートの加工工程の分解能よりも劣る。
このため、例えば、配線工程におけるリソグラフィの分解能は、ＭＯＳトランジスタのゲートの加工工程の分解能よりも劣る。
従って、選択素子例えばＭＯＳトランジスタと抵抗変化素子とを用いてメモリセルを構成した新しいタイプの記憶素子は、ＭＯＳトランジスタ素子のみによりメモリセルを構成できるフラッシュメモリ等と比較して、同一波長の露光光源を用いても、同等のリソグラフィの分解能を得ることが困難である。
その結果、メモリセルがアレイ状に配置されたメモリデバイスを、高密度に製造することが困難になる。
その結果、メモリセルがアレイ状に配置されたメモリデバイスを、高密度に製造することが困難になる。
上述した問題の解決のために、本発明においては、容易にかつ高密度に製造することが可能となる構成の記憶素子を提供するものである。
本発明の記憶素子は、２つの電極の間に記録層を有して成り、これら２つの電極に極性の異なる電位を印加することにより、可逆的に記録層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成され、記録層が、Ａｇ，Ｃｕ，Ｚｎから選ばれた１種以上の元素及びＴｅを含むイオン源層と、絶縁体である高抵抗層との積層構造であり、隣接する複数のメモリセルにおいて、高抵抗層と、イオン源層と、イオン源層側の電極とが、それぞれ同一層により共通に形成されており、高抵抗層は、イオン源層よりも抵抗値が高く、イオン源層側の電極に正の電圧を、高抵抗層側の電極に負の電圧をそれぞれ印加したときに、イオン源層中のＡｇ，Ｃｕ，Ｚｎのうちの少なくとも１つの陽イオンが高抵抗層中に拡散し電流パスを形成することで、高抵抗層の抵抗値が低く保持される構成であるものである。
上述の本発明の記憶素子の構成によれば、２つの電極の間に記録層を有して成り、これら２つの電極に極性の異なる電位を印加することにより、可逆的に記録層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成され、記録層が、Ａｇ，Ｃｕ，Ｚｎから選ばれた１種以上の元素及びＴｅを含むイオン源層と、絶縁体である高抵抗層との積層構造であるので、この抵抗変化素子の抵抗値を、高抵抗と低抵抗の間で可逆的に変化させることができ、抵抗変化素子の抵抗状態を、情報としてメモリセルに記憶させることができる。
また、隣接する複数のメモリセルにおいて、高抵抗層と、イオン源層と、イオン源層側の電極とが、それぞれ同一層により共通に形成されていることにより、記憶素子を製造する際に、共通に形成されている層については、メモリセル毎の局所的な記録膜の堆積或いはパターニング加工が不要となるため、パターニングの精度が緩和され、容易にパターニングを行うことが可能になる。
また、隣接する複数のメモリセルにおいて、高抵抗層と、イオン源層と、イオン源層側の電極とが、それぞれ同一層により共通に形成されていることにより、記憶素子を製造する際に、共通に形成されている層については、メモリセル毎の局所的な記録膜の堆積或いはパターニング加工が不要となるため、パターニングの精度が緩和され、容易にパターニングを行うことが可能になる。
上述の本発明によれば、記憶素子を製造する際に、共通に形成されている層については、パターニングの精度が緩和され、容易にパターニングを行うことが可能になるため、製造歩留まりを大幅に向上することができる。
従って、メモリセルのサイズを微細化しても、記憶素子を容易に歩留まり良く製造することができるため、メモリセルの密度を高めることが可能になる。これにより、記憶素子の記憶容量の増大や、メモリの小型化を図ることが可能になる。
従って、メモリセルのサイズを微細化しても、記憶素子を容易に歩留まり良く製造することができるため、メモリセルの密度を高めることが可能になる。これにより、記憶素子の記憶容量の増大や、メモリの小型化を図ることが可能になる。
また、従来の半導体プロセスで未経験の新規の材料（元素や組成）を、電極や記録層に使用した場合でも、記憶素子を容易に歩留まり良く製造することが可能になることから、加工技術の開発に要する期間を大幅に短縮することが可能である。
さらに、新規の材料を記録層等に使用した場合でも、安価な旧世代のリソグラフィ装置や製造工程で対応することが可能になるため、記憶素子の製造コストを大幅に削減することが可能となる。
そして、メモリセルの密度や記憶素子の製造歩留まりを決める要因が、抵抗変化素子の構成とは関係のない、従来の半導体量産技術で使用されている、材料・リソグラフィプロセス・エッチングプロセス・研摩プロセスにより決まることになるため、従来技術を容易に流用することができる。
さらに、新規の材料を記録層等に使用した場合でも、安価な旧世代のリソグラフィ装置や製造工程で対応することが可能になるため、記憶素子の製造コストを大幅に削減することが可能となる。
そして、メモリセルの密度や記憶素子の製造歩留まりを決める要因が、抵抗変化素子の構成とは関係のない、従来の半導体量産技術で使用されている、材料・リソグラフィプロセス・エッチングプロセス・研摩プロセスにより決まることになるため、従来技術を容易に流用することができる。
本発明の一実施の形態として、記憶素子の概略構成図（断面図）を図１に示す。
この記憶素子は、メモリセルを構成する抵抗変化素子１０が多数アレイ状に配置されて構成されている。
この記憶素子は、メモリセルを構成する抵抗変化素子１０が多数アレイ状に配置されて構成されている。
抵抗変化素子１０は、下部電極１と上部電極４との間に、高抵抗膜２とイオン源層３とが挟まれて成る。これら高抵抗膜２及びイオン源層３により記憶層が構成され、後述するように、各メモリセルの抵抗変化素子１０に情報を記録することができる。
イオン源層３には、Ａｇ，Ｃｕ，Ｚｎから選ばれた１種以上の元素（金属元素）と、Ｓ，Ｓｅ，Ｔｅから選ばれた１種以上の元素（カルコゲナイド元素）とを含有する。
そして、金属元素が後述するようにイオン化することにより、抵抗変化素子１０の抵抗値が変化する。即ち、この金属元素（Ａｇ，Ｃｕ，Ｚｎ）はイオン源となるものである。
そして、金属元素が後述するようにイオン化することにより、抵抗変化素子１０の抵抗値が変化する。即ち、この金属元素（Ａｇ，Ｃｕ，Ｚｎ）はイオン源となるものである。
高抵抗膜２は、イオン源層３よりも抵抗率の高い材料、例えば、絶縁体或いは半導体を用いて構成される。
具体的には、例えば、酸化珪素、窒化珪素、希土類酸化膜、希土類窒化膜、アモルファスシリコン、アモルファスゲルマニウム、さらには、アモルファスカルコゲナイド等の材料を用いることが可能である。
具体的には、例えば、酸化珪素、窒化珪素、希土類酸化膜、希土類窒化膜、アモルファスシリコン、アモルファスゲルマニウム、さらには、アモルファスカルコゲナイド等の材料を用いることが可能である。
上述のイオン源層３として、具体的には、例えばＣｕＴｅＧｅＧｄ膜を用いることができる。このＣｕＴｅＧｅＧｄ膜は、組成により抵抗率が異なるが、Ｃｕ，Ｔｅ，Ｇｄは金属元素であるため抵抗を低くすることは、少なくともカルコゲナイドとしてＳ或いはＳｅを用いた場合に比して容易である。
アモルファスカルコゲナイド薄膜の中では、ＧｅＴｅは非常に抵抗率が低く、１×１０４Ωｃｍ程度である。これに対して、例えば、ＧｅＳｅは１×１０１３Ωｃｍ程度であり、ＧｅＳＴｅは１×１０１１Ωｃｍ程度である（「機能材料」１９９０年５月号ｐ７６参照）。
このように、ＧｅＴｅを母材とする材料、或いはＴｅを含有する材料に、Ｃｕ，Ｇｄ等の金属を含有させることにより、抵抗を低くすることができる。そして、厚さ２０ｎｍ、セル面積０．４μｍ２のＣｕＴｅＧｅＧｄ膜の抵抗値は、１００Ω程度以下とすることが可能である。
これに対して、高抵抗膜２に用いられるガドリニウム酸化膜の抵抗値は高く、比較的薄い膜厚でも容易に１００ｋΩ以上、さらには１ＭΩとすることが可能である。
アモルファスカルコゲナイド薄膜の中では、ＧｅＴｅは非常に抵抗率が低く、１×１０４Ωｃｍ程度である。これに対して、例えば、ＧｅＳｅは１×１０１３Ωｃｍ程度であり、ＧｅＳＴｅは１×１０１１Ωｃｍ程度である（「機能材料」１９９０年５月号ｐ７６参照）。
このように、ＧｅＴｅを母材とする材料、或いはＴｅを含有する材料に、Ｃｕ，Ｇｄ等の金属を含有させることにより、抵抗を低くすることができる。そして、厚さ２０ｎｍ、セル面積０．４μｍ２のＣｕＴｅＧｅＧｄ膜の抵抗値は、１００Ω程度以下とすることが可能である。
これに対して、高抵抗膜２に用いられるガドリニウム酸化膜の抵抗値は高く、比較的薄い膜厚でも容易に１００ｋΩ以上、さらには１ＭΩとすることが可能である。
また、図１の構成において、それぞれの抵抗変化素子１０は、半導体基板１１に形成されたＭＯＳトランジスタＴｒの上方に形成されている。
このＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とから成る。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。
また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線ＷＬを兼ねている。
そして、ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、抵抗変化素子１０の下部電極１とが、プラグ層１５・金属配線層１６・プラグ層１７を介して、電気的に接続されている。
ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線ＢＬ（図２参照）に接続される。
このＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とから成る。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。
また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線ＷＬを兼ねている。
そして、ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、抵抗変化素子１０の下部電極１とが、プラグ層１５・金属配線層１６・プラグ層１７を介して、電気的に接続されている。
ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線ＢＬ（図２参照）に接続される。
本実施の形態においては、特に、メモリセルアレイの部分（メモリ部）全体にわたって、各メモリセルを構成する抵抗変化素子１０が、高抵抗膜２・イオン源層３・上部電極４の各層を共有している。言い換えれば、各抵抗変化素子１０が、それぞれ同一層の高抵抗膜２・イオン源層３・上部電極４により構成されている。
そして、共通に形成された上部電極４は、後述するプレート電極ＰＬとなるものである。
一方、下部電極１は、メモリセル毎に個別に形成されており、各メモリセルが電気的に分離されている。このメモリセル毎に個別に形成された下部電極１によって、各下部電極１に対応した位置に、各メモリセルの抵抗変化素子１０が規定される。
また、下部電極１は、各々対応する選択用のＭＯＳトランジスタＴｒに接続されている。
一方、下部電極１は、メモリセル毎に個別に形成されており、各メモリセルが電気的に分離されている。このメモリセル毎に個別に形成された下部電極１によって、各下部電極１に対応した位置に、各メモリセルの抵抗変化素子１０が規定される。
また、下部電極１は、各々対応する選択用のＭＯＳトランジスタＴｒに接続されている。
また、本実施の形態の記憶素子の模式的平面図を図２に示し、等価回路図を図３に示す。
図２においては、ＭＯＳトランジスタＴｒのアクティブ領域１８を鎖線で示している。また、図中２１は、抵抗変化素子１０の下部電極１に通じるコンタクト部を示し、２２は、ビット線ＢＬに通じるコンタクト部を示している。
図２においては、ＭＯＳトランジスタＴｒのアクティブ領域１８を鎖線で示している。また、図中２１は、抵抗変化素子１０の下部電極１に通じるコンタクト部を示し、２２は、ビット線ＢＬに通じるコンタクト部を示している。
図２に示すように、プレート電極ＰＬがメモリセルアレイの部分（メモリ部）全体にわたって形成されている。このプレート電極ＰＬは、図３の等価回路図では、太線で示されている。
また、図３に示すように、抵抗変化素子１０の一端が選択用のＭＯＳトランジスタＴｒのソース／ドレインの一方に接続され、ＭＯＳトランジスタＴｒのソース／ドレインの他方がビット線ＢＬ（ＢＬ０，ＢＬ１，・・・，ＢＬｍ）に接続され、ＭＯＳトランジスタＴｒのゲートがワード線ＷＬ（ＷＬ０，ＷＬ１，・・・，ＷＬｎ）に接続されている。
そして、抵抗変化素子１０の他端が、メモリセルアレイ全体にわたり共通に形成されたプレート電極ＰＬに接続されている。このプレート電極ＰＬを通じて、各抵抗変化素子１０に同一の電位が印加される。
そして、抵抗変化素子１０の他端が、メモリセルアレイ全体にわたり共通に形成されたプレート電極ＰＬに接続されている。このプレート電極ＰＬを通じて、各抵抗変化素子１０に同一の電位が印加される。
続いて、図１〜図３を参照して、本実施の形態の記憶素子の動作を説明する。
ワード線ＷＬにより選択用のＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１に電圧が印加される。
ワード線ＷＬにより選択用のＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１に電圧が印加される。
ここで、下部電極１に印加された電圧の極性が、上部電極４（プレート電極ＰＬ）の電位に比して負電位である場合には、イオン源層３に含有されるイオン源となる金属元素（例えばＣｕ）がイオンとして下部電極１方向に移動する。このイオンが高抵抗膜２に注入される、或いは高抵抗膜２の表面に析出することによって、高抵抗膜２の界面状態が変化して、抵抗変化素子１０の抵抗値が低抵抗状態へと遷移する。これにより、選択されたメモリセルの抵抗変化素子１０に情報を記録することができる。
また、下部電極１に、上部電極４（プレート電極ＰＬ）の電位に比して正電位である場電圧を印加することにより、高抵抗膜２内或いは高抵抗膜２の表面に移動したイオンが、上部電極４（プレート電極ＰＬ）方向に移動するため、抵抗変化素子１０の抵抗値が再び高抵抗状態へと遷移する。これにより、選択されたメモリセルの抵抗変化素子１０に対して、記録された情報を消去することができる。
ここで、抵抗変化素子１０の抵抗値の変化は、主として高抵抗膜２の抵抗値が変化することにより生じるものである。
そして、高抵抗膜２の膜厚を、例えば数ｎｍ程度と非常に薄くすることにより、隣接するメモリセル間の干渉を抑制することが可能となる。
そして、高抵抗膜２の膜厚を、例えば数ｎｍ程度と非常に薄くすることにより、隣接するメモリセル間の干渉を抑制することが可能となる。
なお、高抵抗膜２は、少なくとも、高抵抗状態と低抵抗状態とで、読み出し信号が充分確保できる程度に、抵抗値の差があることが必要である。例えば、３０％以上の差があることが必要である。
また、記録された情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択して、選択したメモリセルに対して、所定の電圧或いは電流を印加し、抵抗変化素子１０の抵抗状態により異なる電流或いは電圧を、ビット線ＢＬ或いはプレート電極ＰＬの先に接続されたセンスアンプを介して検出する。
このとき、選択したメモリセルに対して印加する電圧或いは電流は、抵抗変化素子１０の抵抗値の状態が遷移する電圧或いは電流の閾値よりも小さくする。
このとき、選択したメモリセルに対して印加する電圧或いは電流は、抵抗変化素子１０の抵抗値の状態が遷移する電圧或いは電流の閾値よりも小さくする。
続いて、本実施の形態の記憶素子の製造方法を説明する。
本実施の形態の記憶素子は、例えば次のようにして、製造することができる。
本実施の形態の記憶素子は、例えば次のようにして、製造することができる。
まず、半導体基板１１にＭＯＳトランジスタＴｒを形成する。
その後、表面を覆って絶縁層を形成する。
次に、この絶縁層にビアホールを形成する。
続いて、ＣＶＤ法或いはメッキ等の方法により、ビアホールの内部を、例えばＷ，ＷＮ，ＴｉＷ等の電極材で充填する。
次に、表面をＣＭＰ法等により平坦化する。
そして、これらの工程を繰り返すことにより、プラグ層１５・金属配線層１６・プラグ層１７・下部電極１を形成することができ、下部電極１をメモリセル毎にパターニングすることができる。
その後、表面を覆って絶縁層を形成する。
次に、この絶縁層にビアホールを形成する。
続いて、ＣＶＤ法或いはメッキ等の方法により、ビアホールの内部を、例えばＷ，ＷＮ，ＴｉＷ等の電極材で充填する。
次に、表面をＣＭＰ法等により平坦化する。
そして、これらの工程を繰り返すことにより、プラグ層１５・金属配線層１６・プラグ層１７・下部電極１を形成することができ、下部電極１をメモリセル毎にパターニングすることができる。
続いて、メモリセル毎に分離して形成された下部電極１上に、高抵抗膜２となる絶縁体膜或いは半導体膜を全面的に堆積させる。
なお、このとき、下部電極１の表面は、理想的には、周囲の絶縁層と同一の高さに形成されて、平坦化されていることが望ましい。
例えば、高抵抗膜２として、厚さ４ｎｍのガドリニウム酸化膜を堆積させる。このガドリニウム酸化膜は、金属ガドリニウム膜を堆積させた後に、熱酸化或いは、酸素含有プラズマ雰囲気中でのプラズマ酸化等を行うことにより形成することができる。
或いは、例えば、高抵抗膜２として、希土類酸化膜、希土類窒化膜、窒化珪素膜、酸化珪素膜を堆積させる。これらの膜は、所謂反応性スパッタリングやＣＶＤ法等により形成することができる。
なお、このとき、下部電極１の表面は、理想的には、周囲の絶縁層と同一の高さに形成されて、平坦化されていることが望ましい。
例えば、高抵抗膜２として、厚さ４ｎｍのガドリニウム酸化膜を堆積させる。このガドリニウム酸化膜は、金属ガドリニウム膜を堆積させた後に、熱酸化或いは、酸素含有プラズマ雰囲気中でのプラズマ酸化等を行うことにより形成することができる。
或いは、例えば、高抵抗膜２として、希土類酸化膜、希土類窒化膜、窒化珪素膜、酸化珪素膜を堆積させる。これらの膜は、所謂反応性スパッタリングやＣＶＤ法等により形成することができる。
次に、高抵抗膜２上に、イオン源層３を全面的に順次堆積する。例えば、イオン源層３として、厚さ２０ｎｍのＣｕＴｅＧｅＧｄ膜を堆積させる。このＣｕＴｅＧｅＧｄは抵抗が低い材料であるため、そのまま上部電極４として用いることも可能であるが、上部電極４にはさらに抵抗の低い材料を用いることが望ましい。
さらに、イオン源層３上に、上部電極４を全面的に順次堆積する。例えば、上部電極４として、イオン源層３の材料よりも抵抗の低い金属材料、シリサイド、ＴａＮ，Ｗｎ等の低抵抗窒化物を堆積させる。
その後、全面的に形成された高抵抗膜２・イオン源層３・上部電極４を、メモリセルアレイの部分（メモリ部）全体にわたって残るようにパターニングする。
このとき、メモリセルアレイの部分（メモリ部）全体にわたるパターンに加工するため、最先端の極微細加工技術を用いる必要がない。
このとき、メモリセルアレイの部分（メモリ部）全体にわたるパターンに加工するため、最先端の極微細加工技術を用いる必要がない。
ところで、本実施の形態のように、抵抗変化素子を構成する層を、隣接するメモリセルで共通に形成する場合には、隣接するメモリセルが互いに独立して正しく動作するように、それぞれの抵抗変化素子を形成することが必要である。
特に、メモリセルが微細化され、隣接するメモリセルの電極間距離が非常に小さくなると、隣接するメモリセル間の干渉によりメモリの誤動作が生じる場合がある。
特に、メモリセルが微細化され、隣接するメモリセルの電極間距離が非常に小さくなると、隣接するメモリセル間の干渉によりメモリの誤動作が生じる場合がある。
例えば、図８に示すように、メモリセル毎に形成された下部電極４１と、複数のメモリセルに共通に形成された、記録層（記録により抵抗が変化する部分）４２及び上部電極４３とを有する構成を考える。
そして、図８中左側の１つのメモリセルにおいて、下部電極４１から、記録層４２内において垂直に延びる電流パス（デンドライトやイオン拡散等により形成される）３１が上部電極４３まで形成されて、このメモリセルの記録層４２の抵抗値が低抵抗状態になっている状態を想定する。
ここで、記録層４２の膜厚ｈが隣接するメモリセルの下部電極４１間距離ｓと同等、或いはそれ以上の場合（ｈ＞ｓ）には、右側に隣接するメモリセルの下部電極４１から見ると、共通の上部電極４３よりも、左隣のメモリセルに形成された電流パス３１の方が距離的に近くなる。このため、このメモリセルに対して情報の記憶動作を行ったときに、図８に示すように下部電極４１から隣接するメモリセルの電流パス３１へ繋がる電流パス３２が形成されることになる。
そして、図８中左側の１つのメモリセルにおいて、下部電極４１から、記録層４２内において垂直に延びる電流パス（デンドライトやイオン拡散等により形成される）３１が上部電極４３まで形成されて、このメモリセルの記録層４２の抵抗値が低抵抗状態になっている状態を想定する。
ここで、記録層４２の膜厚ｈが隣接するメモリセルの下部電極４１間距離ｓと同等、或いはそれ以上の場合（ｈ＞ｓ）には、右側に隣接するメモリセルの下部電極４１から見ると、共通の上部電極４３よりも、左隣のメモリセルに形成された電流パス３１の方が距離的に近くなる。このため、このメモリセルに対して情報の記憶動作を行ったときに、図８に示すように下部電極４１から隣接するメモリセルの電流パス３１へ繋がる電流パス３２が形成されることになる。
このような状態となっても、直後の読み出しには支障はないが、後に情報の消去を行うと問題が生じる。
即ち、図８に示す状態の左側のメモリセルに対して情報の消去を行うと、左側のメモリセルの電流パス３１が消滅する。このとき、右隣のメモリセルに形成された電流パス３２は残るが、この電流パス３２は共通の上部電極４３に接続されていないため、右隣のメモリセルにおいても、結果的に情報が消去された状態へと推移してしまい、所謂誤消去が起こってしまう。
また、図８の電流パス３２が形成された状態は、上部の共通電極４３に達する電流パスが形成された状態とは異なるため、消去動作だけでなく記録動作に関しても問題を生じるものであり、記録動作条件（例えば動作電圧等）に影響が現れ、記録動作が不安定なものとなる。
これらの問題を回避するためには、記録層（抵抗が変化する部分）４２の膜厚が充分薄いことが重要である。
即ち、図８に示す状態の左側のメモリセルに対して情報の消去を行うと、左側のメモリセルの電流パス３１が消滅する。このとき、右隣のメモリセルに形成された電流パス３２は残るが、この電流パス３２は共通の上部電極４３に接続されていないため、右隣のメモリセルにおいても、結果的に情報が消去された状態へと推移してしまい、所謂誤消去が起こってしまう。
また、図８の電流パス３２が形成された状態は、上部の共通電極４３に達する電流パスが形成された状態とは異なるため、消去動作だけでなく記録動作に関しても問題を生じるものであり、記録動作条件（例えば動作電圧等）に影響が現れ、記録動作が不安定なものとなる。
これらの問題を回避するためには、記録層（抵抗が変化する部分）４２の膜厚が充分薄いことが重要である。
因みに、前記特許文献１に記載された抵抗変化素子は、抵抗が変化する部分（イオン導体層）の膜厚が３５ｎｍである。
このため、例えば、隣接するメモリセルの下部電極間距離が５０ｎｍ以下、特に３２ｎｍ以下となった場合には、前記のｈ＞ｓという状況になり、特許文献１に記載された抵抗変化素子を用いて、本発明の記憶素子を構成することが困難になる。
このため、例えば、隣接するメモリセルの下部電極間距離が５０ｎｍ以下、特に３２ｎｍ以下となった場合には、前記のｈ＞ｓという状況になり、特許文献１に記載された抵抗変化素子を用いて、本発明の記憶素子を構成することが困難になる。
従って、図１〜図３に示した実施の形態において、高抵抗膜２の膜厚をＨ１とし、隣接するメモリセルの下部電極１間の距離をＳ１としたとき、Ｈ１＜Ｓ１、望ましくは２Ｈ１＜Ｓ１、さらに望ましくは、４Ｈ１＜Ｓ１とする。
これらの条件は、例えば、記録電圧Ｖｗと電流パスが形成される閾値電圧Ｖｔｈとの間に、Ｖｗ＞２Ｖｔｈ或いはＶｗ＞４Ｖｔｈとなった場合にも、隣接セルに影響が及ばない範囲で電流パスが形成される条件である。
また、イオン源層３の抵抗値Ｒ１は、消去状態となった抵抗変化素子１０の抵抗値Ｒｅよりも低い（Ｒ１＜Ｒｅ）ことが望ましく、より望ましくは４Ｒ１＜Ｒｅとする。
これらの条件は、例えば、記録電圧Ｖｗと電流パスが形成される閾値電圧Ｖｔｈとの間に、Ｖｗ＞２Ｖｔｈ或いはＶｗ＞４Ｖｔｈとなった場合にも、隣接セルに影響が及ばない範囲で電流パスが形成される条件である。
また、イオン源層３の抵抗値Ｒ１は、消去状態となった抵抗変化素子１０の抵抗値Ｒｅよりも低い（Ｒ１＜Ｒｅ）ことが望ましく、より望ましくは４Ｒ１＜Ｒｅとする。
上述の本実施の形態の記憶素子の構成によれば、メモリセルアレイの部分全体にわたり、抵抗変化素子１０の高抵抗膜２・イオン源層３・上部電極４が共通に形成されていることにより、記憶素子を製造する際のこれら高抵抗膜２・イオン源層３・上部電極４の各層をパターニングする工程において、メモリセルアレイの部分全体にわたり残るように加工すればよいため、最先端の極微細加工技術を用いる必要がない。
これにより、各層２，３，４の下地面を半導体基板の表面のような非常に平坦性の高い面とする必要がなく、従来の製造技術により容易に各層２，３，４を加工してパターニングすることができることから、記憶素子を容易に歩留まり良く製造することができる。
従って、メモリセルのサイズを微細化しても、記憶素子を容易に歩留まり良く製造することができため、メモリセルの密度を高めることが可能になる。これにより、記憶素子の記憶容量の増大や、メモリの小型化を図ることが可能になる。
また、従来の半導体プロセスで未経験の新規の材料を使用した場合でも、記憶素子を容易に歩留まり良く製造することが可能になることから、加工技術の開発に要する期間を大幅に短縮することが可能である。
さらに、新規の材料を使用した場合でも、安価な旧世代のリソグラフィ装置や製造工程で対応することが可能になるため、記憶素子の製造コストを大幅に削減することが可能となる。
さらに、新規の材料を使用した場合でも、安価な旧世代のリソグラフィ装置や製造工程で対応することが可能になるため、記憶素子の製造コストを大幅に削減することが可能となる。
そして、メモリセルの密度や記憶素子の製造歩留まりを決める要因が、抵抗変化素子１０の構成とは関係なく、従来の半導体量産技術で使用されている材料・リソグラフィプロセス・エッチングプロセス・研摩プロセスにより決まることになるため、従来技術を容易に流用することができる。
さらに、本実施の形態の記憶素子によれば、アドレス配線となるワード線ＷＬ（ゲート１４）やビット線ＢＬ（金属配線層１６）よりも上方に抵抗変化素子１０があるため、配線層の間に絶縁層を形成するために必要となる、高温（例えば３５０℃程度）の製造工程を、抵抗変化素子１０の各層２，３，４を堆積した後には行う必要がない。
従って、抵抗変化素子１０に、高温下で膜構造の変化等を生じる材料をも使用することが可能となる。
従って、抵抗変化素子１０に、高温下で膜構造の変化等を生じる材料をも使用することが可能となる。
次に、本発明の他の実施の形態として、記憶素子の概略構成図（模式的平面図）を図４に示す。
本実施の形態では、図４に示すように、ビット線ＢＬに平行な方向に隣接するメモリセルにおいて、プレート電極ＰＬが共通に形成されている構成である。
なお、本実施の形態の記憶素子において、メモリセルの図中左右方向の断面図は、先の実施の形態と同様に、図１に示した構成となっている。
即ち、ビット線ＢＬに平行な方向に隣接するメモリセルの各抵抗変化素子１０において、高抵抗膜２・イオン源層３・上部電極４が共通に形成されているものである。
本実施の形態では、図４に示すように、ビット線ＢＬに平行な方向に隣接するメモリセルにおいて、プレート電極ＰＬが共通に形成されている構成である。
なお、本実施の形態の記憶素子において、メモリセルの図中左右方向の断面図は、先の実施の形態と同様に、図１に示した構成となっている。
即ち、ビット線ＢＬに平行な方向に隣接するメモリセルの各抵抗変化素子１０において、高抵抗膜２・イオン源層３・上部電極４が共通に形成されているものである。
本実施の形態の構成によれば、ビット線ＢＬに平行な方向に隣接するメモリセルの高抵抗膜２・イオン源層３・上部電極４が共通に形成されていることにより、これらの各層２，３，４がメモリセル毎にパターニングされている構成と比較して、ビット線ＢＬに平行な方向のパターニング精度が緩くなる。
これにより、記憶素子を容易に歩留まり良く製造することが可能になる。
これにより、記憶素子を容易に歩留まり良く製造することが可能になる。
一般的に、半導体メモリ等のメモリセルのピッチは、行方向と列方向で異なっており、抵抗変化素子を用いた記憶素子においても、メモリセルのピッチが行方向と列方向で異なる場合が考えられる。
このような場合、加工精度も行方向と列方向で異なるため、特に加工精度が厳しい方向において、各層を共通に形成することにより、パターニング精度を緩和して容易に歩留まり良く製造することを可能にする効果が大きい。
そして、加工精度が緩い方向については、従来技術で対応可能な加工精度であれば、各層を共通に形成しなくても（個別にパターニングしても）、問題を生じない。
このような場合、加工精度も行方向と列方向で異なるため、特に加工精度が厳しい方向において、各層を共通に形成することにより、パターニング精度を緩和して容易に歩留まり良く製造することを可能にする効果が大きい。
そして、加工精度が緩い方向については、従来技術で対応可能な加工精度であれば、各層を共通に形成しなくても（個別にパターニングしても）、問題を生じない。
従って、本実施の形態の構成は、特に、ビット線ＢＬに平行な方向のメモリセルのピッチが、ビット線ＢＬに垂直な方向のメモリセルのピッチよりも小さい場合に、好適である。
次に、本発明のさらに他の実施の形態として、記憶素子の概略構成図（模式的平面図）を図５に示す。
本実施の形態では、図５に示すように、隣接する縦横２個ずつ、合計４個のメモリセルにおいて、プレート電極ＰＬが共通に形成されている構成である。
そして、メモリセルの図中左右方向の断面図を図６に示す。
即ち、本実施の形態は、縦横に隣接する４個のメモリセルの各抵抗変化素子１０において、高抵抗膜２・イオン源層３・上部電極４が共通に形成された構成である。
本実施の形態では、図５に示すように、隣接する縦横２個ずつ、合計４個のメモリセルにおいて、プレート電極ＰＬが共通に形成されている構成である。
そして、メモリセルの図中左右方向の断面図を図６に示す。
即ち、本実施の形態は、縦横に隣接する４個のメモリセルの各抵抗変化素子１０において、高抵抗膜２・イオン源層３・上部電極４が共通に形成された構成である。
また、図６に示すように、プレート電極ＰＬである上部電極４の上に、図中左右方向に延びる配線５が形成されている。これにより、配線５を通じて、それぞれのプレート電極ＰＬに同一の電位を与えることができる。
本実施の形態の構成によれば、縦横に隣接する４個のメモリセルの高抵抗膜２・イオン源層３・上部電極４が共通に形成されていることにより、これらの各層２，３，４がメモリセル毎にパターニングされている構成と比較して、縦方向及び横方向の両方のパターニング精度が緩くなる。
これにより、記憶素子を容易に歩留まり良く製造することが可能になる。
これにより、記憶素子を容易に歩留まり良く製造することが可能になる。
なお、図７に断面図を示すように、図６に示す構成を変形して、高抵抗膜２のみを、より広い範囲（例えばメモリセルアレイ全体）でパターニングした構成も可能である。
また、本発明において、下部電極を隣接するメモリセルで共通に形成して、上部電極をメモリセル毎に分離して形成した構成としてもよい。
抵抗変化素子の記録層を挟む２つの電極のうち、少なくとも一方をメモリセル毎に分離して形成すればよい。
抵抗変化素子の記録層を挟む２つの電極のうち、少なくとも一方をメモリセル毎に分離して形成すればよい。
なお、本発明において、隣接するメモリセルの層を共通に形成する範囲は、上述の各実施の形態に示した構成に限らず、その他の構成とすることも可能である。
また、本発明において、隣接するメモリセルで共通に形成される層は、上述の各実施の形態に示した構成に限定されるものではなく、例えば、高抵抗膜のみを共通に形成した構成、高抵抗膜及びイオン源層を共通に形成し上部電極は独立して形成した構成等、様々な構成が可能である。
さらに、高抵抗膜及びイオン源層の積層構造の代わりに、これら２層の機能を兼ねる１つの記録層を構成してもよい。
さらにまた、抵抗変化素子を構成する各層の積層順序を、上述の各実施の形態とは逆にすることも可能である。
さらに、高抵抗膜及びイオン源層の積層構造の代わりに、これら２層の機能を兼ねる１つの記録層を構成してもよい。
さらにまた、抵抗変化素子を構成する各層の積層順序を、上述の各実施の形態とは逆にすることも可能である。
縦方向及び横方向のうち少なくとも一方向に隣接する複数のメモリセルにおいて、抵抗変化素子の記録層を構成する少なくとも一部の層が共通に形成されていれば、メモリセル毎に個別に形成されている構成よりも、加工精度を緩くして、容易に歩留まり良く製造することが可能になる。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
１ 下部電極、２ 高抵抗膜、３ イオン源層、４ 上部電極、１０ 抵抗変化素子、Ｔｒ ＭＯＳトランジスタ、ＢＬ ビット線、ＷＬ ワード線、ＰＬ プレート電極
Claims (5)
- ２つの電極の間に記録層を有して成り、前記２つの電極に極性の異なる電位を印加することにより、可逆的に前記記録層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成され、
前記記録層が、Ａｇ，Ｃｕ，Ｚｎから選ばれた１種以上の元素及びＴｅを含むイオン源層と、絶縁体である高抵抗層との積層構造であり、
隣接する複数の前記メモリセルにおいて、前記高抵抗層と、前記イオン源層と、前記イオン源層側の電極とが、それぞれ同一層により共通に形成されており、
前記高抵抗層は、前記イオン源層よりも抵抗値が高く、前記イオン源層側の電極に正の電圧を、前記高抵抗層側の電極に負の電圧をそれぞれ印加したときに、前記イオン源層中のＡｇ，Ｃｕ，Ｚｎのうちの少なくとも１つの陽イオンが前記高抵抗層中に拡散し電流パスを形成することで、前記高抵抗層の抵抗値が低く保持される構成である
記憶素子。 - 前記高抵抗層は、前記イオン源層及び前記イオン源層側の電極よりも、広い範囲で共通に形成されている請求項１に記載の記憶素子。
- 前記イオン源層がＣｕＴｅを含む請求項１に記載の記憶素子。
- 前記抵抗変化素子にソース／ドレインの一方が接続されたトランジスタと、前記トランジスタのゲートに接続されたワード線と、前記トランジスタのソース／ドレインの他方に接続されたビット線と、前記抵抗変化素子に接続された前記イオン源層側の電極とを有し、前記イオン源層側の電極が前記ビット線に平行な方向に隣接する２つのメモリセル毎に共通に形成されている請求項１〜請求項３のいずれか１項に記載の記憶素子。
- 前記ビット線の延びる方向に設けられ、複数の前記イオン源層側の電極に共有に接続されている配線をさらに有する請求項４に記載の記憶素子。
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