JP7137615B2 - クロスポイントメモリアレイ内の自己整列されたメモリデッキ - Google Patents
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Description
特許に対する本出願は、2017年7月26日に出願の“self-ALIGNED MEMORY DECKS IN CROSS-POINT MEMORY ARRAYS”という名称のPirovano等による米国特許出願番号15/660,829の優先権を主張する2018年7月20日に出願の“self-ALIGNED MEMORY DECKS IN CROSS-POINT MEMORY ARRAYS”という名称のPirovano等によるPCT出願番号PCT/US2018/043150の優先権を主張し、該出願の各々は、本願の譲受人に与えられ、該出願の各々は、参照によりその全体が本明細書に明白にこれにより組み込まれる。
Claims (30)
- 第1のアクセス線層と、前記第1のアクセス線層上の第1の自己選択メモリスタックとを基板上に形成することと、
前記基板上に第1の方向に伸長する行の第1のセットを形成するために、前記第1のアクセス線層及び前記第1の自己選択メモリスタックを第1のエッチング動作中にエッチングすることであって、行の前記第1のセットの各行は、前記第1のアクセス線層及び前記第1の自己選択メモリスタックの残存部分を含むことと、
行の前記第1のセット上に第2のアクセス線層及び第2の自己選択メモリスタックを形成することと、
行の前記第1のセット上に第2の方向に伸長する列の第1のセットを形成するために、前記第2の自己選択メモリスタックを貫通して前記第2のアクセス線層を前記第2のエッチング動作中にエッチングすることであって、列の前記第1のセットの各列は、前記第2のアクセス線層及び前記第2の自己選択メモリスタックの残存部分を含み、前記第1の自己選択メモリスタック及び前記第2の自己選択メモリスタックは、カルコゲナイドガラスの第1の層の下の、カルコゲナイドガラスの前記第1の層に接触する障壁材料の第1の層と、カルコゲナイドガラスの前記第1の層の上の、カルコゲナイドガラスの前記第1の層に接触する障壁材料の第2の層とを含むことと、
メモリセルの第1のセットを形成するために、第2のエッチング動作中に、列の前記第1のセットの隣接する列の下及び間の前記第1の自己選択メモリスタックの一部を貫通してエッチングすることと、
前記第2のエッチング動作中にカルコゲナイドガラスの前記第1の層に接触する障壁材料の前記第1の層に達したことを検出することであって、前記第1のアクセス線層の前記残存部分は、前記第2のエッチング動作中にカルコゲナイドガラスの前記第1の層に接触する障壁材料の前記第1の層に達したことを検出することに少なくとも部分的に基づいて、前記第2のエッチング動作中にエッチングされないことと、
前記第2のエッチング動作中にカルコゲナイドガラスの前記第1の層に接触する障壁材料の前記第1の層に達したことを検出することに少なくとも部分的に基づいて、前記第1のアクセス線層の前記残存部分に達する前に前記第2のエッチング動作を停止することと
を含む、電子デバイスを製造する方法。 - 列の前記第1のセット上に第3のアクセス線層を形成することと、
列の前記第1のセット上に前記第1の方向に伸長する行の第2のセットを形成するために、前記第3のアクセス線層を第3のエッチング動作中にエッチングすることであって、行の前記第2のセットの各行は前記第3のアクセス線層を含むことと、
メモリセルの第2のセットを形成するために、行の前記第2のセットの隣接する行間に配置された列の前記第1のセットの第1の部分を前記第3のエッチング動作中にエッチングすることであって、列の前記第1のセットの前記第1の部分は列の前記第1のセットに含まれる前記第2の自己選択メモリスタックの一部を含むことと
を更に含む、請求項1に記載の方法。 - 行の前記第2のセット上に第4のアクセス線層を形成することと、
行の前記第2のセット上に前記第2の方向に伸長する列の第2のセットを形成するために、前記第4のアクセス線層を第4のエッチング動作中にエッチングすることであって、列の前記第2のセットの各列は前記第4のアクセス線層を含むことと、
メモリセルの第3のセットを形成するために、列の前記第2のセットの隣接する列間に配置された行の前記第2のセットに含まれる第3の自己選択メモリスタックの一部を前記第4のエッチング動作中にエッチングすることと
を更に含む、請求項2に記載の方法。 - 列の前記第1のセットの各列の幅は、列の前記第1のセットの各列の下に配置された各個別のメモリ素子の幅と同じ幅である、請求項1に記載の方法。
- 各列の前記幅は、各行の幅と同じ幅である、請求項4に記載の方法。
- 各列の前記幅は、各行の幅とは異なる幅である、請求項4に記載の方法。
- 前記第2のアクセス線層は、列の前記第1のセットの各列の下に配置されたメモリセルの前記第1のセットのメモリセルの列に対する上部のアクセス線を形成し、前記第2の自己選択メモリスタックを使用して形成されたメモリセルの第2のセットの第2の列に対する下部のアクセス線を形成する、請求項1に記載の方法。
- 第2のアクセス線は単一の堆積プロセス中に形成され、前記第2のエッチング動作の一部としての単一のエッチングプロセス中にエッチングされる、請求項7に記載の方法。
- 前記第1の自己選択メモリスタックは、選択及び蓄積の両方のためのカルコゲナイドガラスの前記第1の層を含み、前記第2の自己選択メモリスタックは、選択及び蓄積の両方のためのカルコゲナイドガラスの第2の層を含む、請求項1に記載の方法。
- 前記第1のエッチング動作は、前記第1の自己選択メモリスタックの側壁を露出し、前記第2のエッチング動作は、前記第2の自己選択メモリスタックの側壁を露出し、前記方法は、
前記第1の自己選択メモリスタックの前記側壁と接触する第1の密封層であって、カルコゲナイドガラスの前記第1の層の化学的組成を維持するように構成された前記第1の密封層を形成することと、
前記第2の自己選択メモリスタックの前記側壁と接触する第2の密封層であって、カルコゲナイドガラスの前記第2の層の化学的組成を維持するように構成された前記第2の密封層を形成することと
を更に含む、請求項9に記載の方法。 - 前記第1の密封層を形成した後に、行の前記第1のセットの行間に誘電体材料を堆積することと、
前記第2の密封層を形成した後に、列の前記第1のセットの列間に前記誘電体材料を堆積することと
を更に含む、請求項10に記載の方法。 - 前記第1の密封層及び前記第2の密封層を第1の温度で形成することと、
前記誘電体材料を前記第1の温度よりも高い第2の温度で堆積することと
を更に含む、請求項11に記載の方法。 - 第1の自己選択メモリ素子を各々含むメモリセルの第1のアレイであって、メモリセルの前記第1のアレイは第1の方向に伸長する第1の複数の列と第2の方向に伸長する第1の複数の行とを有し、メモリセルの前記第1のアレイの第1のメモリセルは第1のアクセス線及び第2のアクセス線に結合され、前記第1の自己選択メモリ素子は選択及び蓄積の両方のためのカルコゲナイドガラスの第1の層を含む、メモリセルの前記第1のアレイと、
第2の自己選択メモリ素子を各々含むメモリセルの第2のアレイであって、前記第2の自己選択メモリ素子は選択及び蓄積の両方のためのカルコゲナイドガラスの第2の層を含み、メモリセルの前記第2のアレイは前記第1の方向に伸長する第2の複数の列と前記第2の方向に伸長する第2の複数の行とを含み、前記第1の自己選択メモリ素子及び前記第2の自己選択メモリ素子は、カルコゲナイドガラスの前記第1の層の下の、カルコゲナイドガラスの前記第1の層に接触する障壁材料の第1の層と、カルコゲナイドガラスの前記第1の層の上の、カルコゲナイドガラスの前記第1の層に接触する障壁材料の第2の層とを含み、前記第2のアレイは前記第1のアレイの上に横たわり、メモリセルの前記第2のアレイの第2のメモリセルは前記第2のアクセス線及び第3のアクセス線に結合される、メモリセルの前記第2のアレイと
を含み、
前記第1のアクセス線は第1のエッチング動作中に形成され、前記第2のアクセス線とメモリセルの前記第1のアレイとは第2のエッチング動作中に形成され、前記第2のエッチング動作は、前記第2のエッチング動作中にカルコゲナイドガラスの前記第1の層に接触する障壁材料の前記第1の層が検出されることに少なくとも部分的に基づいて、第1のアクセス線層の残存部分に達する前に停止される、メモリデバイス。 - 前記第1の複数の行の各行の各メモリセルの下部と結合された前記第1のアクセス線を含む第1の複数のアクセス線と、
前記第1の複数の列の各列の各メモリセルの上部と結合され、前記第2の複数の列の各列の各メモリセルの下部と結合された前記第2のアクセス線を含む第2の複数のアクセス線と、
前記第2の複数の行の各行の各メモリセルの上部と結合された前記第3のアクセス線を含む第3の複数のアクセス線と
を更に含む、請求項13に記載のメモリデバイス。 - 前記第1の複数の列、前記第2の複数のアクセス線、及び前記第2の複数の列は自己整列される、請求項14に記載のメモリデバイス。
- 前記第1の複数の列、前記第2の複数のアクセス線、及び前記第2の複数の列は、同じパターニングの位置合わせと同じ幅とを有する、請求項14に記載のメモリデバイス。
- 前記第2の複数のアクセス線は、層内の境界が存在しない金属材料を含む、請求項14に記載のメモリデバイス。
- 前記第1の自己選択メモリ素子の側壁と接触する第1の密封層であって、カルコゲナイドガラスの前記第1の層の化学的組成を維持するように構成された前記第1の密封層と、
前記第2の自己選択メモリ素子の側壁と接触する第2の密封層であって、カルコゲナイドガラスの前記第2の層の化学的組成を維持するように構成された前記第2の密封層と
を更に含む、請求項13に記載のメモリデバイス。 - 前記第1の密封層に隣接して堆積した誘電体材料と、
前記第2の密封層に隣接して堆積した前記誘電体材料と
を更に含む、請求項18に記載のメモリデバイス。 - 第1の方向に伸長する第1のアクセス線、第2の方向に伸長する第2のアクセス線、及び前記第1の方向に伸長する第3のアクセス線を有する3次元クロスポイントアーキテクチャ内に配列された複数のピラーを含み、各ピラーは、
前記第1のアクセス線及び前記第2のアクセス線に結合された第1のメモリ蓄積素子であって、前記第1のアクセス線は第1のエッチング動作中に形成され、前記第1のメモリ蓄積素子は選択及び蓄積の両方のためのカルコゲナイドガラスの第1の層を含む、前記第1のメモリ蓄積素子と、
前記第2のアクセス線及び前記第3のアクセス線に結合された第2のメモリ蓄積素子であって、前記第2のメモリ蓄積素子は選択及び蓄積の両方のためのカルコゲナイドガラスの第2の層を含み、前記第2のアクセス線と前記第1のメモリ蓄積素子とは第2のエッチング動作中に形成され、前記第2のエッチング動作は、前記第2のエッチング動作中にカルコゲナイドガラスの前記第1の層に接触する障壁材料の第1の層が検出されることに少なくとも部分的に基づいて、第1のアクセス線層の残存部分に達する前に停止される、前記第2のメモリ蓄積素子と
を含む、メモリデバイス。 - 前記第2のメモリ蓄積素子は、前記第1の方向に実質的に直交する前記第2の方向の第2の幅であって、前記第1の方向の個別のピラーの幅とは異なる前記第2の幅を有する、請求項20に記載のメモリデバイス。
- 前記第1のメモリ蓄積素子及び前記第2のメモリ蓄積素子の各々は、自己選択メモリ蓄積素子を含む、請求項20に記載のメモリデバイス。
- 前記第1のメモリ蓄積素子は、3次元クロスポイントメモリアーキテクチャの第1のデッキを含み、前記第2のメモリ蓄積素子は、前記3次元クロスポイントメモリアーキテクチャの第2のデッキを含む、請求項20に記載のメモリデバイス。
- 前記第2のアクセス線は、層内の境界が存在しない金属材料を含む、請求項20に記載のメモリデバイス。
- 3次元クロスポイントメモリの積み重ねられた複数のデッキであってN個のデッキを含む積み重ねられた前記複数のデッキを制御するための制御回路を基板上に形成することと、
N+1個のマスキング動作及びN+1個のエッチング動作を使用して、積み重ねられた前記複数のデッキの少なくとも一部を、前記制御回路の少なくとも一部の上方に形成することであって、前記複数のデッキのうちのN番目のデッキと前記複数のデッキの内のN-1番目のデッキとは同じアクセス線に結合され、選択及び蓄積のためのカルコゲナイドガラスの第1の層を含む第1のメモリ蓄積素子と選択及び蓄積のためのカルコゲナイドガラスの第2の層を含む第2のメモリ蓄積素子とを少なくとも含み、前記アクセス線と、前記N-1番目のデッキと、前記N番目のデッキの一部とが同じエッチング動作中に形成され、前記同じエッチング動作は、第2のエッチング動作中にカルコゲナイドガラスの前記第1の層に接触する障壁材料の第1の層に達したことを検出することに少なくとも部分的に基づいて、第2のアクセス線の残存部分に達する前に停止される、ことと
を含む、電子デバイスを製造する方法。 - 積み重ねられた前記複数のデッキを形成することは、
第1の電極層及び第1の自己選択メモリスタックを各々含む積み重ねられた前記複数のデッキの第1のデッキの第1の複数の行を形成することと、
前記第1の複数の行上の第2の電極層と、前記第2の電極層上の第2の自己選択メモリスタックとを形成することと、
前記第2の自己選択メモリスタック上に第1の複数の列をパターニングすることと、
前記第2の自己選択メモリスタック、前記第2の電極層、及び前記第1の複数の列の隣接する列間に配置された前記第1の自己選択メモリスタックの一部を単一のエッチング動作中にエッチングすることと
を含む、請求項25に記載の方法。 - 第1のアクセス線と第2のアクセス線との間に結合された第1の自己選択メモリ蓄積素子を含む第1のメモリセルであって、前記第1の自己選択メモリ蓄積素子は選択及び蓄積の両方のためのカルコゲナイドガラスの第1の層を含み、前記第1のアクセス線は第1のエッチング動作中に形成される、前記第1のメモリセルと、
第2の自己選択メモリ蓄積素子を含む第2のメモリセルであって、前記第2の自己選択メモリ蓄積素子は選択及び蓄積の両方のためのカルコゲナイドガラスの第2の層を含み、前記第2のメモリセルは前記第2のアクセス線と第3のアクセス線との間に結合され、前記第2のアクセス線及び前記第1のメモリセルは第2のエッチング動作中に形成され、前記第2のエッチング動作は、前記第2のエッチング動作中にカルコゲナイドガラスの前記第1の層に接触する障壁材料の第1の層が検出されたことに少なくとも部分的に基づいて、第1のアクセス線層の残存部分に達する前に停止される、前記第2のメモリセルと、
前記第1のメモリセル及び前記第2のメモリセルと電子通信するコントローラと
を含み、
前記第2の自己選択メモリ蓄積素子は前記第1の自己選択メモリ蓄積素子の上に横たわり、
前記第2のアクセス線は、層内の境界が存在しない金属材料を含む、
電子メモリ装置。 - 前記第1の自己選択メモリ蓄積素子、前記第2の自己選択メモリ蓄積素子、及び前記第2のアクセス線は、第1の方向に同じ幅を有する、請求項27に記載の電子メモリ装置。
- 前記第2の自己選択メモリ蓄積素子は、第1の方向に実質的に直交する第2の方向に、前記第1の方向の第1の幅とは異なる第2の幅を有する、請求項27に記載の電子メモリ装置。
- 前記第1の自己選択メモリ蓄積素子、前記第2の自己選択メモリ蓄積素子、及び前記第2のアクセス線は、第1の方向に自己整列される、請求項27に記載の電子メモリ装置。
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