JP2013004541A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】実施形態は、第1の配線と、その上に積層されたメモリセルと、その上に第1の配線と交差するように形成された第2の配線とを有するセルアレイ層を備え、メモリセルが極性の異なる電気信号が印加されることにより電気的書き換えが可能な可変抵抗素子及び可変抵抗素子に双方向の電流を流す電流制御素子を直列に接続してなる。電流制御素子は、i型半導体とその両側に接する第1及び第2導電型半導体とを有する。第2導電型半導体中の第2の不純物の拡散長は第1導電型半導体中の第1の不純物の拡散長より長く、第1導電型半導体とi型半導体との接合部に、第2導電型半導体とi型半導体との接合部よりも多くのインパクトイオンを発生させるインパクトイオン化促進部が形成される。
【選択図】図4
Description
[全体構成]
図1は、本発明の第1の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この半導体記憶装置は、後述する可変抵抗素子と電流制御素子を具備するメモリセルMCをマトリクス状に配置したメモリセルアレイ1を備える。
図2は、メモリセルアレイ1の一部の斜視図である。メモリセルアレイ1は、クロスポイント型のメモリセルアレイで、複数本のワード線WLが平行に配設され、これと交差して複数本のビット線BLが平行に配設される。ワード線WLとビット線BLとの各交差部に両配線に挟まれるように後述のメモリセルMCが配置される。このようなメモリセルアレイ1が、隣接するワード線WL及びビット線BLを共有して多層に形成される。なお、ワード線WL及びビット線BLは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン(W)、チタン(Ti)、窒化タングステン(WN)、窒化チタン(TiN)、タングステンシリサイド(WSi)、ニッケルシリサイド(NiSi)、コバルトシリサイド(CoSi)等を用いることができる。
図3は、メモリセルMC1及びMC2の、ビット線BL方向(図2のzx平面)及びワード線WL方向(図2のzy平面)の断面図である。メモリセルアレイMAは複数のメモリセルMCを有しており、メモリセルMCは、ワード線WLまたはビット線BL上に形成された電極EL1、テーパ形状の電流制御素子DI、電流制御素子DI上に形成された電極EL2、電極EL2上に形成された可変抵抗素子VR、可変抵抗素子VR上に形成された電極EL3、及びトップ電極TEを備えて構成されている。
可変抵抗素子VRとしては、電圧印加によって、電流、熱、化学エネルギ等を介して抵抗値を変化させることができるもので、例えば二酸化チタン(TiO2)、酸化ニッケル(NiO)、金属酸化膜(MeOx)、酸化ハフニウム(HfO)、カーボン等により形成されている。可変抵抗素子VRの上下には、バリアメタル及び接着層として機能する電極EL2、EL3が配置される。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
本実施形態において、電流制御素子DIはp型半導体、i型半導体、n型半導体を積層したPINダイオード又はNIPダイオードを採用しており、奇数層のメモリセルアレイにおいては、下からn型半導体、i型半導体、p型半導体の順に配置されたNIPダイオード、偶数層のメモリセルアレイにおいては、下からp型半導体、i型半導体、n型半導体の順に配置されたPINダイオードが採用されている。電流制御素子DIは、下端に接続されるビット線BLまたはワード線WLの延びる方向の幅が、上端から下端に向けて徐々に増加するテーパ状になっている。そして、幅の太い部分である、奇数層におけるn型半導体とi型半導体の界面、及び偶数層におけるp型半導体とi型半導体の界面が、後述するインパクトイオン化促進部IAとなる。
図4は、本実施形態に係る電流制御素子DIの電流−電圧特性を表すグラフである。横軸は電流制御素子DIに対する印加電圧Vを、縦軸は電流制御素子DIに流れる電流Iの絶対値を表している。
図7は、本実施形態に係る半導体記憶装置のメモリセルアレイの一部をより詳細に表した断面図である。本実施形態に係るメモリセルアレイMAは、ビット線103(BL1)の埋め込まれた層間絶縁体101上に、複数層のメモリセルアレイMAがビット線BL及びワード線WLを介して積層されて構成しており、1段目にはメモリセルMC1、2段目にはメモリセルMC2、3段目にはメモリセルMC3が形成されている。メモリセルMC1は、電極104(EL1)、半導体105〜107(DI)、電極108(EL2)、可変抵抗素子VR(109)、電極110(EL3)、及びトップ電極111(TE)を積層して構成されている。メモリセルMC1において、半導体105〜107から構成される1層目の電流制御素子DIはビット線BL方向の断面がテーパ形状であり、ビット線103上に所定間隔で形成されている。尚、隣接するメモリセルMC1の、n型半導体層105とi型半導体層106の界面部分が接触していなければ、n型半導体層105同士は、接触していても、ビット線103は共通電極のため動作上問題はない。メモリセルMC同士の間隔等を考慮すると、テーパ角は78°程度まで下げることが可能である。尚、メモリセルMC2は、メモリセルMC1に対して90°回転し、メモリセルMC3は、メモリセルMC2に対して90°回転している。また、メモリセルMC1,MC3の電流制御素子DIは、下からNIP構造でプロファイルA(構成c)、メモリセルMC2の電流制御素子DIは、下からPIN構造でプロファイルB(構成a)にて形成されている。それ以外については、メモリセルMC2及びMC3もメモリセルMC1とほぼ同様に構成されている。
次に、図8〜図23を参照し、本実施形態に係る半導体記憶装置の製造方法について説明する。
次に、図24を参照して、本発明の第2の実施形態について説明する。本実施形態に係る半導体記憶装置は、第1の実施形態に係る半導体記憶装置とほぼ同様の構成であるが、以下の点において異なる。即ち、本実施形態においては全ての電流制御素子DIのp層及びn層の不純物濃度を、共にプロファイルA又はプロファイルBとなるように構成する。又、全ての電流制御素子DIのp層及びn層の不純物濃度を共にプロファイルAにする場合にはNIP構造の電流制御素子DI、プロファイルBにする場合にはPIN構造の電流制御素子DIのみテーパ型に形成する。
次に、図25を参照して、本発明の第3の実施形態について説明する。本実施形態に係る半導体記憶装置は、第2の実施形態に係る半導体記憶装置とほぼ同様の構成であるが、テーパ形状でない電流制御素子DIを有するメモリセルMCを、テーパ形状の電流制御素子DIを有するメモリセルMCと比較して太く形成する点において異なっている。図25には、四角柱状に形成されたメモリセルMC0を太く形成した例を示している。
次に、図26を参照して、本発明の第4の実施形態について説明する。本実施形態に係る半導体記憶装置は、第3の実施形態に係る半導体記憶装置とほぼ同様の構成であるが、以下の点において異なっている。即ち、四角柱状の電流制御素子DIを有するメモリセルMCにおいて、ダイオードDI、可変抵抗素子VR、及びトップ電極TEは太く形成され、電極EL2及び電極EL1は細く形成される。この様な構成は、RIEやウェットエッチング等を組み合わせることによって実現可能である。図26には、四角柱状に形成されたメモリセルMC0のダイオードDI、可変抵抗素子VR、及びトップ電極TEを太く形成し、電極EL2及び電極EL1を細く形成した例を示している。
次に、図27を参照して、本発明の第5の実施形態について説明する。本実施形態に係る半導体記憶装置は、第1の実施形態に係る半導体記憶装置とほぼ同様の構成であるが、電流制御素子DI中のp層及びn層の不純物濃度を、共にプロファイルBとなるように構成している点、ダイオードDIを、層間絶縁層101表面に対して垂直に形成する点、及び、ダイオードDIのp層とi層の間にSiGe層が形成されている点において異なっている。尚、本実施形態においてはp層及びn層の不純物濃度を、共にプロファイルBとなるように構成しているが、プロファイルAとなるように構成しても良い。この場合、SiGeは、ダイオードDIのn層とi層の間に形成される。
Claims (5)
- 第1の配線と、この第1の配線の上に積層されたメモリセルと、このメモリセルの上に前記第1の配線と交差するように形成された第2の配線とを有するセルアレイ層を備え、前記メモリセルが極性の異なる電気信号が印加されることにより電気的書き換えが可能な可変抵抗素子及び前記可変抵抗素子に双方向の電流を流す電流制御素子を直列に接続してなる半導体記憶装置において、
前記電流制御素子は、
第1の不純物をドープされた第1導電型半導体と、
前記第1導電型半導体と接するi型半導体と、
第2の不純物をドープされ、前記第1導電型半導体と対向するように前記i型半導体に接する第2導電型半導体と
を有し、
前記第2導電型半導体中の前記第2の不純物の拡散長は前記第1導電型半導体中の前記第1の不純物の拡散長より長く、
前記第1導電型半導体と前記i型半導体との接合部に、前記第2導電型半導体と前記i型半導体との接合部よりも多くのインパクトイオンを発生させるインパクトイオン化促進部が形成され、
前記インパクトイオン化促進部は、前記第2導電型半導体と前記i型半導体との接合面積よりも接合面積が大きい前記第1導電型半導体と前記i型半導体との接合部である
ことを特徴とする半導体記憶装置。 - 前記メモリセルは、前記第1の配線に沿って前記第1の配線上に複数配列され、
前記電流制御素子は、前記第1導電型半導体側を前記第1の配線側として配置され、前記第2導電型半導体から前記第1導電型半導体にかけて、前記第1の配線の延びる方向の幅が幅広になるテーパ状に形成されている
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記セルアレイ層は前記第1の配線と前記第2の配線に直交する方向に積層されて複数層設けられ、
奇数番目の前記セルアレイ層においては、前記第1導電型半導体がp型半導体及びn型半導体の一方、前記第2導電型半導体がp型半導体及びn型半導体の他方であり、偶数番目の前記セルアレイ層においては、前記第1導電型半導体が前記奇数番目の前記セルアレイ層の第2導電型半導体と同一導電型、前記第2導電型半導体が前記奇数番目の前記セルアレイ層の第1導電型半導体と同一導電型である
ことを特徴とする請求項1又は2記載の半導体記憶装置。 - 前記インパクトイオン促進部は、奇数層目の前記セルアレイ層又は偶数層目の前記セルアレイ層に設けられている
ことを特徴とする請求項1〜3のいずれか1項記載の半導体記憶装置。 - 第1の配線と、この第1の配線の上に積層されたメモリセルと、このメモリセルの上に前記第1の配線と交差するように形成された第2の配線とを有するセルアレイ層を備え、前記メモリセルが極性の異なる電気信号が印加されることにより電気的書き換えが可能な可変抵抗素子及び前記可変抵抗素子に双方向の電流を流す電流制御素子を直列に接続してなる半導体記憶装置において、
前記電流制御素子は、
第1の不純物をドープされた第1導電型半導体と、
前記第1導電型半導体と接するi型半導体と、
第2の不純物をドープされ、前記第1導電型半導体と対向するように前記i型半導体に接する第2導電型半導体と
を有し、
前記第2導電型半導体中の前記第2の不純物の拡散長は前記第1導電型半導体中の前記第1の不純物の拡散長より長く、
前記第1導電型半導体と前記i型半導体との接合部に、前記第2導電型半導体と前記i型半導体との接合部よりも多くのインパクトイオンを発生させるインパクトイオン化促進部が形成され、
前記インパクトイオン化促進部は、前記第1導電型半導体と前記i型半導体との間に、前記第1導電型半導体、前記第2導電型半導体、及び前記i型半導体よりもバンドギャップが狭い材料からなる層を有する
ことを特徴とする半導体記憶装置。
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