JP2013225668A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】劣化を生じにくい不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第1の配線と、この第1の配線の上に積層されたメモリセルと、このメモリセルの上に第1の配線と直交するように形成された第2の配線とを有するセルアレイ層を備えた半導体記憶装置であって、メモリセルは、電流整流素子及び可変抵抗素子を有し、電流整流素子の側壁において、酸素よりも窒素の原子組成比が高い部分が存在することを特徴とする。
【選択図】図4
【解決手段】不揮発性半導体記憶装置は、第1の配線と、この第1の配線の上に積層されたメモリセルと、このメモリセルの上に第1の配線と直交するように形成された第2の配線とを有するセルアレイ層を備えた半導体記憶装置であって、メモリセルは、電流整流素子及び可変抵抗素子を有し、電流整流素子の側壁において、酸素よりも窒素の原子組成比が高い部分が存在することを特徴とする。
【選択図】図4
Description
本明細書記載の技術は、不揮発性半導体記憶装置及びその製造方法に関する。
従来、電気的に書き換え可能な不揮発性メモリとしては、フローティングゲート構造を有するメモリセルをNAND接続又はNOR接続してセルアレイを構成したフラッシュメモリが周知である。また、不揮発性で且つ高速なランダムアクセスが可能なメモリとして、強誘電体メモリも知られている。
一方、メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶/アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるMRAM素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電RAM等のメモリ素子、電気パルス印加によって抵抗変化を起こすReRAM素子等が知られている。
このような抵抗変化型メモリでは、選択されたメモリセルに対するデータ書き込み及び読み出し時の非選択メモリセルに対する回り込み電流を制御するため、可変抵抗素子と直列にダイオード等の電流制御素子が接続される。可変抵抗素子と電流制御素子は、第1の配線と第2の配線との間にエッチングプロセスによって柱状に形成される、いわゆるクロスポイント型の半導体記憶装置を構成する。
本発明は、劣化を生じにくい不揮発性半導体記憶装置を提供することを目的とする。
実施形態に係る不揮発性半導体記憶装置は、第1の配線と、この第1の配線の上に積層されたメモリセルと、このメモリセルの上に第1の配線と直交するように形成された第2の配線とを有するセルアレイ層を備えた半導体記憶装置であって、メモリセルは、電流整流素子及び可変抵抗素子を有し、電流整流素子の側壁において、酸素よりも窒素の原子組成比が高い部分が存在することを特徴とする。
以下、添付の図面を参照して実施の形態について説明する。
[第1の実施形態]
[全体構成]
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。この不揮発性半導体記憶装置は、後述する可変抵抗素子と電流整流素子を具備するメモリセルMCをマトリクス状に配置したメモリセルアレイ1を備える。
[全体構成]
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。この不揮発性半導体記憶装置は、後述する可変抵抗素子と電流整流素子を具備するメモリセルMCをマトリクス状に配置したメモリセルアレイ1を備える。
メモリセルアレイ1のビット線BLには、メモリセルアレイ1のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを可能にするカラム制御回路2が電気的に接続されている。また、メモリセルアレイ1のワード線WLには、メモリセルアレイ1のワード線WLを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを可能にするロウ制御回路3が電気的に接続されている。
[メモリセルアレイ]
次に、第1の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ1の構成について説明する。
次に、第1の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイ1の構成について説明する。
図2は、メモリセルアレイ1の一部の斜視図、図3は、同メモリセルの断面図で、同図(a)はビット線BLの延びる方向から見た断面図、同図(b)はワード線WLの延びる方向から見た断面図、図4は、メモリセル1つ分の拡大断面図であり、同図(a)はビット線BLの延びる方向から見た拡大断面図、同図(b)はワード線WLの延びる方向から見た拡大断面図である。
図2に示す様に、メモリセルアレイ1は、クロスポイント型のメモリセルアレイで、複数本のワード線WLが平行に配設され、これと交差して複数本のビット線BLが平行に配設される。ワード線WLとビット線BLとの各交差部に両配線に挟まれるように後述のメモリセルMCが配置され、メモリセルMC間には層間絶縁層IL(図3)が埋め込まれている。図3に示す様に、同じワード線WL及びビット線BLを共有する複数のメモリセルMCはメモリセルアレイ層MAを構成しており、メモリセルアレイ1は複数のメモリセルアレイ層MAが積層されて構成されている。なお、ワード線WL及びビット線BLは、熱に強く、且つ抵抗値の低い材料が望ましく、例えばタングステン(W)、チタン(Ti)、窒化タングステン(WN)、窒化チタン(TiN)、タングステンシリサイド(WSi)、ニッケルシリサイド(NiSi)、コバルトシリサイド(CoSi)等を用いることが可能であり、本実施形態においてはタングステン(W)を採用している。
[メモリセルMC]
メモリセルMCは、図4に示すように、ワード線WLと、層間絶縁層101にバリア層102を介して埋め込まれたビット線BLとの間に直列接続された可変抵抗素子109と電流整流素子DIとを備えており、ビット線BL1と電流整流素子DIとは第1の電極104を介して、電流整流素子DIと可変抵抗素子109とは第2の電極108を介して、可変抵抗素子109とワード線WLとはそれぞれ第3の電極110及びトップ電極111を介して、それぞれ電気的に接続されている。更に、ビット線BL1の上面のうち、第1の電極104と接していない部分及び、第1の電極104、電流整流素子DI、第2の電極108、可変抵抗素子109、第3の電極110、トップ電極111及びワード線WLの側壁には、側壁窒化層BLd、104d、DId、108d−111d、WLdが形成されており、これら側壁窒化層104d−111dを更にバリア層114が覆っている。更に、ビット線BL方向及びワード線WL方向に隣接するメモリセルMC間には層間絶縁層IL(図3)が埋め込まれている。
メモリセルMCは、図4に示すように、ワード線WLと、層間絶縁層101にバリア層102を介して埋め込まれたビット線BLとの間に直列接続された可変抵抗素子109と電流整流素子DIとを備えており、ビット線BL1と電流整流素子DIとは第1の電極104を介して、電流整流素子DIと可変抵抗素子109とは第2の電極108を介して、可変抵抗素子109とワード線WLとはそれぞれ第3の電極110及びトップ電極111を介して、それぞれ電気的に接続されている。更に、ビット線BL1の上面のうち、第1の電極104と接していない部分及び、第1の電極104、電流整流素子DI、第2の電極108、可変抵抗素子109、第3の電極110、トップ電極111及びワード線WLの側壁には、側壁窒化層BLd、104d、DId、108d−111d、WLdが形成されており、これら側壁窒化層104d−111dを更にバリア層114が覆っている。更に、ビット線BL方向及びワード線WL方向に隣接するメモリセルMC間には層間絶縁層IL(図3)が埋め込まれている。
本実施形態においては、ビット線BLがワード線WLの上部に位置する場合と、ビット線BLがワード線WLの下部に位置する場合とで、ビット線BL及びワード線WLの交差部に位置するメモリセルMC中の電流整流素子DIの電流整流方向が異なり、例えば、選択されたメモリセルMCにおいては、常にビット線BLからワード線WLに向かって電流が流れるように、電流整流素子DIが電流整流特性を有するようにしている。
[電流整流素子DI]
本実施形態において、電流整流素子DIは、p型半導体層105、i型半導体層106、n型半導体層107からなるPINダイオードから形成されている。p型半導体層105−n型半導体層107は、ポリシリコンで形成されている。p型半導体層105−n型半導体層107の側壁には自然酸化膜が形成されておらず、そのかわりに上述した側壁窒化層DIdが2−5nm程度形成されている。本実施形態においては、側壁窒化層DIdはプラズマを用いた窒化プロセス(以下、「プラズマ窒化」と呼ぶ)により生成されており、側壁窒化層DId中の不純物濃度は低く抑えられている。尚、メモリセルMCに用いられる電流整流素子DIは、電圧・電流特性において所定の電流整流特性を有する素子であれば、材質、構造等は、特に限定されない。即ち、ダイオードとして、PN接合ダイオード、ショットキーダイオード、パンチスルーダイオード等を用いることもできる。また、選択されたメモリセルMCの抵抗変化層に所望の電圧、電流が供給できるような電流整流特性を得られるように、電流整流素子DIに用いられる材料として、シリコン(Si)以外に、シリコンゲルマニウム(SiGe)、ゲルマニウム(Ge)等の半導体、半導体と金属の混晶、酸化物等の絶縁体を用いることも可能である。
本実施形態において、電流整流素子DIは、p型半導体層105、i型半導体層106、n型半導体層107からなるPINダイオードから形成されている。p型半導体層105−n型半導体層107は、ポリシリコンで形成されている。p型半導体層105−n型半導体層107の側壁には自然酸化膜が形成されておらず、そのかわりに上述した側壁窒化層DIdが2−5nm程度形成されている。本実施形態においては、側壁窒化層DIdはプラズマを用いた窒化プロセス(以下、「プラズマ窒化」と呼ぶ)により生成されており、側壁窒化層DId中の不純物濃度は低く抑えられている。尚、メモリセルMCに用いられる電流整流素子DIは、電圧・電流特性において所定の電流整流特性を有する素子であれば、材質、構造等は、特に限定されない。即ち、ダイオードとして、PN接合ダイオード、ショットキーダイオード、パンチスルーダイオード等を用いることもできる。また、選択されたメモリセルMCの抵抗変化層に所望の電圧、電流が供給できるような電流整流特性を得られるように、電流整流素子DIに用いられる材料として、シリコン(Si)以外に、シリコンゲルマニウム(SiGe)、ゲルマニウム(Ge)等の半導体、半導体と金属の混晶、酸化物等の絶縁体を用いることも可能である。
[可変抵抗素子109]
本実施形態においては、可変抵抗素子109はHfOから形成されており、側壁窒化層109dはHfONから形成されているが、可変抵抗素子109及び側壁窒化層109dの材料はこれに限定されるものでなく、種々の材料が適用可能である。
本実施形態においては、可変抵抗素子109はHfOから形成されており、側壁窒化層109dはHfONから形成されているが、可変抵抗素子109及び側壁窒化層109dの材料はこれに限定されるものでなく、種々の材料が適用可能である。
本実施形態に係る不揮発性半導体記憶装置はいわゆるバイポーラ型の不揮発性半導体記憶装置に関し、メモリセルMCに対するデータの書き込みは、選択されたメモリセルMCの可変抵抗素子109に所定の逆方向電圧を所定時間印加することにより行う。これにより、選択されたメモリセルMCの可変抵抗素子109が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子109を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルMCに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子109に対し、所定の順方向電圧を所定時間印加することにより行う。これにより、可変抵抗素子109が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子109を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。例えば、2値データの記憶であれば、選択メモリセルMCに対し、リセット動作、セット動作を行うことで、選択メモリセルMCの可変抵抗素子109の抵抗状態を高抵抗状態、低抵抗状態に変化させることにより行う。また、以降では、リセット動作、セット動作を総称してスイッチ動作と呼ぶ。
[書き込み動作の特性]
次に、本実施形態に係る不揮発性半導体記憶装置の書込み動作の特性について説明する。セット動作時にはメモリセルMCに対して電流整流素子DIの逆方向電圧を、リセット動作時には順方向電圧を印加する、いわゆるバイポーラ型の不揮発性半導体記憶装置が知られている。この様なバイポーラ型の不揮発性半導体記憶装置においては、書き換え回数の増大に伴って電流整流特性が劣化してしまう。図5は、従来の不揮発性半導体記憶装置の書込み特性を示すグラフであり、製造直後のメモリセルの電流−電圧特性を実線で、数回書き換え動作を行った後のメモリセルの電流−電圧特性を点線で示している。図5より、不揮発性半導体記憶装置の製造直後と数回書き換え動作を行った後とで、オフ電圧Voff印加時のリーク電流がIoff1からIoff2にまで増大していることが分かる。又、この様な問題はメモリセルアレイのサイズが大きくなるほど顕著になる。
次に、本実施形態に係る不揮発性半導体記憶装置の書込み動作の特性について説明する。セット動作時にはメモリセルMCに対して電流整流素子DIの逆方向電圧を、リセット動作時には順方向電圧を印加する、いわゆるバイポーラ型の不揮発性半導体記憶装置が知られている。この様なバイポーラ型の不揮発性半導体記憶装置においては、書き換え回数の増大に伴って電流整流特性が劣化してしまう。図5は、従来の不揮発性半導体記憶装置の書込み特性を示すグラフであり、製造直後のメモリセルの電流−電圧特性を実線で、数回書き換え動作を行った後のメモリセルの電流−電圧特性を点線で示している。図5より、不揮発性半導体記憶装置の製造直後と数回書き換え動作を行った後とで、オフ電圧Voff印加時のリーク電流がIoff1からIoff2にまで増大していることが分かる。又、この様な問題はメモリセルアレイのサイズが大きくなるほど顕著になる。
上記問題の原因は、完全には解明されていないが、(1)書き換えを繰り返すうちに電流整流素子中のn型半導体層にドープされたボロン(B)等の不純物が電流整流素子側壁に形成された自然酸化膜中に拡散してダイオード特性が劣化すること、又は(2)書き換えを繰り返すうちに可変抵抗素子の側壁に形成されるバリア層中に不純物が拡散してトラップとなることがリーク電流の増大につながると考えられる。
ここで、本実施形態に係る電流整流素子DIの側壁には側壁窒化層DIdが形成されており、自然酸化膜の形成を防いでいる。又、窒素は、電流整流素子を構成するポリシリコンの終端元素としては酸素や水素よりも安定であるため、側壁窒化層DIdの形成によってバリア層への不純物の拡散を低減させることが可能であると考えられる。これにより、書き換え回数の増大に伴うリーク電流の増加を抑制し、劣化を生じにくい不揮発性半導体記憶装置の製造が可能となる。
[組成分析]
従来、製造工程中において、メモリセルを構成している電流整流素子の側壁に自然酸化膜が形成されてしまう事が多かった。図6には、従来のメモリセル中のダイオードに対して組成分析を行った結果を示している。図6の縦軸は各原子の組成比率(以下、原子組成比)を、横軸はメモリセルアレイ中の位置を示しており、図中の「Poly Si」は電流整流素子中の、「SiN」はバリア層中の、「PSZ」は層間絶縁層中の原子組成比を示している。従来のメモリセルにおいては、電流整流素子の側壁に自然酸化膜が形成されている為、電流整流素子と層間絶縁層との界面において、酸素の原子組成比が窒素の原子組成比を上回っていることが分かる。同様に、バリア層中においても酸素の原子組成比が窒素の原子組成比を上回っていることが分かる。
従来、製造工程中において、メモリセルを構成している電流整流素子の側壁に自然酸化膜が形成されてしまう事が多かった。図6には、従来のメモリセル中のダイオードに対して組成分析を行った結果を示している。図6の縦軸は各原子の組成比率(以下、原子組成比)を、横軸はメモリセルアレイ中の位置を示しており、図中の「Poly Si」は電流整流素子中の、「SiN」はバリア層中の、「PSZ」は層間絶縁層中の原子組成比を示している。従来のメモリセルにおいては、電流整流素子の側壁に自然酸化膜が形成されている為、電流整流素子と層間絶縁層との界面において、酸素の原子組成比が窒素の原子組成比を上回っていることが分かる。同様に、バリア層中においても酸素の原子組成比が窒素の原子組成比を上回っていることが分かる。
図7は、本実施形態に係る不揮発性半導体記憶装置について、図6と同様の組成分析を行った結果を示している。本実施形態では、電流整流素子DIの側壁(図7中、「Poly Si」の、「SiN」との界面)に側壁窒化層DIdが形成されており、自然酸化膜の形成を防いでいる為、電流整流素子DIの側壁において酸素よりも窒素の原子組成比が高いことが分かる。又、バリア層と層間絶縁層との界面(図中、「SiN」と、「PSZ」との界面)を除いて、バリア層中においても窒素の原子組成比が酸素の原子組成比を上回っていることが分かる。
[窒化プロセス]
次に、本実施形態に係る半導体記憶装置の製造方法の説明に先立ち、側壁窒化層の生成に用いる窒化プロセスについて説明する。側壁窒化層の生成には種々の窒化方法が適用可能であるが、本実施形態においては上述の通りプラズマを用いたプラズマ窒化を用いる。尚、プラズマ窒化としては、例えば平面アンテナを用いたプラズマ窒化法であるSPA(Slot Plane Antenna)窒化法、誘導結合プラズマを用いたICP(Inductively Coupled Plasma)窒化法及びMMT(Modified Magnetron Typed)プラズマを用いた窒化法等が適用可能である。プラズマ窒化以外の窒化プロセスとして、例えば熱窒化を適用することも可能であり、例えば窒素の雰囲気中においてエッチング後のパターンを600℃程度でアニールすることも考えられる。
次に、本実施形態に係る半導体記憶装置の製造方法の説明に先立ち、側壁窒化層の生成に用いる窒化プロセスについて説明する。側壁窒化層の生成には種々の窒化方法が適用可能であるが、本実施形態においては上述の通りプラズマを用いたプラズマ窒化を用いる。尚、プラズマ窒化としては、例えば平面アンテナを用いたプラズマ窒化法であるSPA(Slot Plane Antenna)窒化法、誘導結合プラズマを用いたICP(Inductively Coupled Plasma)窒化法及びMMT(Modified Magnetron Typed)プラズマを用いた窒化法等が適用可能である。プラズマ窒化以外の窒化プロセスとして、例えば熱窒化を適用することも可能であり、例えば窒素の雰囲気中においてエッチング後のパターンを600℃程度でアニールすることも考えられる。
[製造方法]
次に、図8〜図25を参照し、本実施形態に係る半導体記憶装置の製造方法について説明する。なお、図8〜図16において、(a)は平面図、(b)は(a)のB−B′断面図、(c)は(a)のC−C′断面図である。また、図17〜図25において、(a)は図16(a)のB−B′に対応した断面図、(b)は図16(a)のC−C′に対応した断面図である。
次に、図8〜図25を参照し、本実施形態に係る半導体記憶装置の製造方法について説明する。なお、図8〜図16において、(a)は平面図、(b)は(a)のB−B′断面図、(c)は(a)のC−C′断面図である。また、図17〜図25において、(a)は図16(a)のB−B′に対応した断面図、(b)は図16(a)のC−C′に対応した断面図である。
まず、図8に示す通り、層間絶縁層101と、バリア層102で側壁を覆われたビット線103(BL)を、埋め込み方式又はRIEにより形成する。バリア層102としては、SiN等の絶縁体が適用可能である。又、ビット線103はy方向に伸びており、y方向と直交するx方向に配列されている。
次に、図9に示す通り、ビット線103、バリア層102及び層間絶縁層101が形成された層の上に、第1の電極104となる導電層104A、p型半導体層105A、i型半導体層106A、n型半導体層107A、第2の電極108となる導電層108A、可変抵抗素子109となる可変抵抗層109A、及び第3の電極110となる導電層110Aが堆積される。導電層104A及び110AとしてはTiN等の導電体が、導電層108AとしてはTiNやTi等の導電体が適用可能である。又、可変抵抗層109Aとしては、TiO2,NiO,MeOx,HfO,Carbon等が適用可能である。
次に、図10に示す通り、導電層110A上にトップ電極111となる導電層111A及びHM(ハードマスク)層112を堆積し、その上にラインアンドスペースのレジストパターン113を形成する。導電層111AとしてはW等の導電体が、HM層112としてはSiO2,SiN,C等が適用可能である。レジストパターン113のパターニングには側壁転写方式、液侵ArFパターニング手法等が適用可能である。レジストパターン113は、xy平面内においてビット線103と重なるように形成されている。
次に、図11に示す通り、レジストパターン113をマスクとして、エッチングによりHM層112及び導電層111Aを加工する。その後、加工されたHM層112をマスクとして導電層104Aから導電層110Aまでの範囲にエッチングを行い、電極104B、p型半導体層105B、i型半導体層106B、n型半導体層107B、導電層108B、可変抵抗層109B、導電層110B、及び導電層111Bが積層された構造を、ビット線103に沿って形成する。この際、電極104Bから導電層111Bまでの側壁は、ビット線103、バリア層102及び層間絶縁層101が形成された層の表面に対して略垂直となるように形成する。
次に、図12に示す通り、電極104B、p型半導体層105B、i型半導体層106B、n型半導体層107B、導電層108B、可変抵抗層109B、導電層110B、及び導電層111Bが積層された構造の側壁をプラズマ窒化により2−5nm程度窒化し、電極104C、p型半導体層105C、i型半導体層106C、n型半導体層107C、導電層108C、可変抵抗層109C、導電層110C及び導電層111Cのそれぞれ側壁及びトップ電極111Cの上面に側壁窒化層104d,DId,108d−111dを形成する。このプロセスによって、エッチング後のパターンの側壁に形成された自然酸化膜中の酸素が窒素に置換される。尚、本実施形態においてはプラズマ窒化を用いている為、不純物の少ない側壁窒化層を形成することが可能である。
次に、図13に示す通り、層間絶縁層101表面及び側壁窒化膜104d,DId,108d−111dの側壁を覆うようにバリア層114となる絶縁層114Aを形成する。絶縁層114Aとしては、ALD−SiN,PeCVD−SiN等が適用可能である。又、絶縁層114AとしてSiNを採用する場合、SiとNの組成比は、N/Siで1.22以下が望ましい。またSiO2/SiNやSiN/SiO2/SiNの多重側壁構造を用いてもよい。
次に、図14に示す通り、メモリセルアレイ層MAにおける層間絶縁層ILとなる層間絶縁層115Aを堆積し、水蒸気酸化を行う。ただし、層間絶縁層115Aが塗布性の層でなければ水蒸気酸化処理は必要ない。層間絶縁層115Aとしては、ポリシラザン(PSZ)を用いることができる。その後、図15に示す通り層間絶縁層115Aに対して、絶間層114Aが露出するまでCMPを行い、層間絶縁層115Bを形成する。次に、図16に示す通り、露出させた絶縁層114Aを、層間絶縁層115Bと共にCMPによって導電層111Cが露出するまで除去し、絶縁層114B及び層間絶縁層115Cを形成する。
次に、図17に示す通り、図9及び図10に示した工程とほぼ同様の工程によって、ワード線WL1となる導電層123A、第1の電極となる導電層124A、n型半導体層125A、i型半導体層126A、p型半導体層127A、第2の電極となる導電層128A、可変抵抗層129A、第3の電極となる導電層130A、トップ電極となる導電層131A、HM層132、レジストパターン133を形成する。導電層124AからHM層132Aまでの材料としては、導電層104AからHM層112Aまでの各層に対応する層の材料が適用可能である。又、レジストパターン133はxy平面内においてビット線BLに対して直交する様に形成されたラインアンドスペースである。尚、図9においては、ビット線103表面の導電層104Aに近い方からp型半導体層105A、i型半導体層106A、n型半導体層107Aの順に堆積したのに対し、図17においては導電層124Aに近い方からn型半導体層125A、i型半導体層126A、p型半導体層127Aの順に堆積している。これは、本実施形態に係る半導体記憶装置では、ビット線BLからメモリセルMCを介してワード線WLへ向かう方向を電流の順方向とするためである。
次に、図18に示すように、図11とほぼ同様の工程によって、エッチングを行う。これにより、ワード線123(WL1)、電極124B、n型半導体層125B、i型半導体層126B、p型半導体層127B、導電層128B、可変抵抗層129B、導電層130B、導電層131B、導電層104D、p型半導体層105D、i型半導体層106D、n型半導体層107D、導電層108D、可変抵抗層109D、導電層110D、及び導電層111Dからなる積層構造が形成される。
次に、図19に示す通り、形成された積層構造の側壁をプラズマ窒化により窒化し、ビット線103の上面に側壁窒化層103dを、第1の電極104、p型半導体層105、i型半導体層106、n型半導体層107、第2の電極108、可変抵抗素子109、第3の電極110、トップ電極111、ワード線123、導電層124C、n型半導体層125C、i型半導体層126C、p型半導体層127C、導電層128C、可変抵抗層129C、導電層130C及び導電層131Cの側壁に側壁窒化層104d,DId,108d−111d,123d,124d,DId,128d−131dを形成する。尚、この工程によってメモリセルアレイ層MA0を構成する複数のメモリセルMCが形成される。
次に、図20に示す通り、側壁窒化層103dの上面、側壁窒化層104dから131dまでの側壁、及び側壁窒化層131dの上面を覆うように、バリア層134となる絶縁層134Aを形成する。絶縁層134Aの材料としては、絶縁層114の材料と同様の材料を使用することが可能である。
次に、図21に示す通り、層間絶縁層135Aを堆積し、水蒸気酸化を行う。これによって、メモリセルアレイ層MA0が形成される。尚、層間絶縁層135Aが塗布性の層でなければ水蒸気酸化処理は必要ない。層間絶縁層135Aの材料としては、層間絶縁層115Aと同様の材料を仕様することができる。その後、図22に示す通り層間絶縁層135Aに対してCMPを行い、絶間層134Aを露出させ、層間絶縁層135Bを形成する。次に、図23に示す通り、露出させた絶縁層134Aを、層間絶縁層135Bと共にCMPによって導電層131Bが露出するまで除去し、絶縁層134B及び層間絶縁層135Cを形成し、更にその上にビット線BL2となる導電層143A、第1の電極144となる導電層144A、p型半導体層145A、i型半導体層146A、n型半導体層147A、第2の電極148となる導電層148A、可変抵抗素子149となる可変抵抗層149A、第3の電極150となる導電層150A、及びトップ電極151となる導電層151Aが堆積される。導電層144Aから導電層151Aまでの材料としては、導電層144Aから導電層151Aまでの各層に対応する層の材料が適用可能である。
その後、図24に示すように、HM層152及びレジストパターン153を堆積する。レジストパターン153はビット線BLと平行に形成されたラインアンドスペースである。HM層152の材料としては、HM層132の材料と同様のものを適用可能である。
その後、図25に示すように、図18から図22において説明した工程とほぼ同様の工程によってエッチングを行い、エッチング後のパターンにプラズマ窒化を行い、バリア層及び層間絶縁層を堆積し、CMPによって絶縁層154B及び層間絶縁層155Cの形成を行う。以下図17から図25までにおいて説明した工程と同様の工程に基づき、積層構造のメモリセルアレイ1を形成する。
なお、上記の第1の実施の形態においては、第1層目のMC1のダイオードDIが下からPIN型、第2層目のMC2のダイオードDIが下からNIP型となっていたが、逆になってもよい。この場合は、MC1の下の配線はワード線WLとなる。
[第2の実施形態]
[構成]
次に、第2の実施形態に係る不揮発性半導体記憶装置の構成について、図26及び27を参照して説明する。図26は、本実施形態に係るメモリセルアレイMA1の断面図で、(a)は図16(a)のB−B′に対応した断面図、(b)は図16(a)のC−C′に対応した断面図、図27は、メモリセルMC1つ分の拡大断面図であり、同図(a)はビット線BLの延びる方向から見た拡大断面図、同図(b)はワード線WLの延びる方向から見た拡大断面図である。本実施形態に係る不揮発性半導体記憶装置は基本的には第1の実施形態に係る不揮発性半導体記憶装置と同様であるが、本実施形態に係る不揮発性半導体記憶装置においてはバリア層114が形成されておらず、側壁窒化層BLd、104d、DId、108d−111d及びWLdが層間絶縁層ILに接している点において異なっている。
[構成]
次に、第2の実施形態に係る不揮発性半導体記憶装置の構成について、図26及び27を参照して説明する。図26は、本実施形態に係るメモリセルアレイMA1の断面図で、(a)は図16(a)のB−B′に対応した断面図、(b)は図16(a)のC−C′に対応した断面図、図27は、メモリセルMC1つ分の拡大断面図であり、同図(a)はビット線BLの延びる方向から見た拡大断面図、同図(b)はワード線WLの延びる方向から見た拡大断面図である。本実施形態に係る不揮発性半導体記憶装置は基本的には第1の実施形態に係る不揮発性半導体記憶装置と同様であるが、本実施形態に係る不揮発性半導体記憶装置においてはバリア層114が形成されておらず、側壁窒化層BLd、104d、DId、108d−111d及びWLdが層間絶縁層ILに接している点において異なっている。
層間絶縁膜を形成する際に、水蒸気酸化を行う方法が知られている。この方法は、メモリセルを比較的高アスペクトに形成する場合(例えば、アスペクト比を5以上に形成する場合)に有効である。しかしながら、エッチングによってラインアンドスペースのパターンを形成した直後、パターン側壁を保護せずに水蒸気酸化を行うと、ビット線及びワード線を構成しているタングステン(W)が異常酸化してしまい、配線抵抗の増大を招くという問題があった。このため、第1の実施形態においては水蒸気酸化を行う前にエッチング後のパターンをバリア層114で保護している。
本実施形態においては水蒸気酸化時のビット線BL及びワード線WLの異常酸化を、側壁窒化層BLd及びWLdによって防いでいる。尚、本実施形態においても、ビット線BL及びワード線WLはタングステン(W)から構成されている。側壁窒化層BLd及びWLdはタングステンナイトライド(WN)から形成されており、ビット線BL及びワード線WLを異常酸化から保護することが可能となる程度の膜厚を有している。
[製造方法]
次に、図28〜39を参照して本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。なお、図28〜図30において、(a)は平面図、(b)は(a)のB−B′断面図、(c)は(a)のC−C′断面図である。また、図31〜図38において、(a)は図30(a)のB−B′に対応した断面図、(b)は図16(a)のC−C′に対応した断面図である。本実施形態に係る不揮発性半導体記憶装置の製造方法は、基本的には第1の実施形態と同様であるが、側壁窒化層BLd及びWLdの膜厚を、ビット線BL及びワード線WLを異常酸化から保護することが可能となる程度に成膜する点及びバリア層114及び134の形成を省略している点において異なっている。
次に、図28〜39を参照して本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。なお、図28〜図30において、(a)は平面図、(b)は(a)のB−B′断面図、(c)は(a)のC−C′断面図である。また、図31〜図38において、(a)は図30(a)のB−B′に対応した断面図、(b)は図16(a)のC−C′に対応した断面図である。本実施形態に係る不揮発性半導体記憶装置の製造方法は、基本的には第1の実施形態と同様であるが、側壁窒化層BLd及びWLdの膜厚を、ビット線BL及びワード線WLを異常酸化から保護することが可能となる程度に成膜する点及びバリア層114及び134の形成を省略している点において異なっている。
本実施形態に係る不揮発性半導体記憶装置の製造方法は、図8から図12に示す工程については第1の実施形態と同様である。次に、図28に示す様に、バリア層114を形成することなく側壁窒化層の形成されたパターンを層間絶縁層115Aによって埋め込み、水蒸気酸化を行う。ただし、層間絶縁層115Aが塗布性の層でなければ水蒸気酸化処理は必要ない。層間絶縁層115Aとしては、ポリシラザン(PSZ)等を用いることができる。その後、図29に示す通り層間絶縁層115Aに対して、側壁窒化膜111dが露出するまでCMPを行い、層間絶縁層115Bを形成する。次に、図30に示す通り、露出させた側壁窒化層111dを、層間絶縁層115Bと共にCMPによって導電層111Cが露出するまで除去し、層間絶縁層115Cを形成する。
次に、図31に示す通り、図9及び図10に示した工程とほぼ同様の工程によって、ワード線WL1となる導電層123A、第1の電極となる導電層124A、n型半導体層125A、i型半導体層126A、p型半導体層127A、第2の電極128となる導電層128A、可変抵抗層129A、第3の電極130となる導電層130A、トップ電極131となる導電層131A、HM層132、レジストパターン133を形成する。導電層124AからHM層132Aまでの材料としては、導電層104AからHM層112Aまでの各層に対応する層の材料が適用可能である。又、レジストパターン133はxy平面内においてビット線BLに対して直交する様に形成されたラインアンドスペースである。尚、第1の実施形態と同様に、本実施形態においても半導体層125A〜127Aを、ビット線BLからメモリセルMCを介してワード線WLへと向かう方向が電流の順方向となるように形成する。
次に、図32に示すように、図11とほぼ同様の工程によって、エッチングを行い、導電層123B、導電層124B、n型半導体層125B、i型半導体層126B、p型半導体層127B、導電層128B、可変抵抗層129B、導電層130B、及び導電層131B、導電層104D、p型半導体層105D、i型半導体層106D、n型半導体層107D、導電層108D、可変抵抗層109D、導電層110D、及び導電層111Dからなる積層構造を形成する。
次に、図33に示す通り、形成された積層構造に対してプラズマ窒化を行い、第1の電極104、p型半導体105、i型半導体106、n型半導体107、第2の電極108、可変抵抗素子109、第3の電極110、トップ電極111、ワード線123(WL1)、導電層124C、n型半導体層125C、i型半導体層126C、p型半導体層127C、導電層128C、可変抵抗層129C、導電層130C、導電層131C、及び側壁窒化層104d,DId,108d−111d,123d,124d,DId,128d−131dを形成する。この工程によって、メモリセルアレイ層MA0を構成する複数のメモリセルMCが形成される。
次に、図34に示す通り、層間絶縁層135Aを堆積して水蒸気酸化を行い、メモリセルアレイ層MA0を形成する。ただし、層間絶縁層135Aが塗布性の層でなければ水蒸気酸化処理は必要ない。層間絶縁層135Aとしては、層間絶縁層115Aと同様の材料を用いることができる。その後、図35に示す通り層間絶縁層135Aに対してCMPを行い、導電層131Cを露出させ、層間絶縁層135Bを形成する。次に、図36に示す通り、露出させた導電層131Cの上にビット線BL2となる導電層143A、第1の電極144となる導電層144A、p型半導体層145A、i型半導体層146A、n型半導体層147A、第2の電極148となる導電層148A、可変抵抗素子149となる可変抵抗層149A、第3の電極150となる導電層150A、及びトップ電極151となる導電層151Aが堆積される。導電層144Aから導電層151Aまでの材料としては、導電層144Aから導電層151Aまでの各層に対応する層の材料が適用可能である。
その後、図37に示すように、HM層152及びレジストパターン153を堆積する。レジストパターン153はビット線BLと平行に形成されたラインアンドスペースである。HM層152の材料としては、HM層132の材料と同様のものを適用可能である。
その後、図38に示すように、図32から図36において説明した工程とほぼ同様の工程によってエッチングを行い、エッチング後のパターンに窒化処理を行い、層間絶縁層を堆積し、CMPによって層間絶縁層155Cの形成を行う。以下図32から図38までにおいて説明した工程と同様の工程に基づき、積層構造のメモリセルアレイ1を形成する。
なお、上記の第2の実施の形態においても第1の実施形態と同様に、第1層目のMC1のダイオードDIが下からPIN型、第2層目のMC2のダイオードDIが下からNIP型となっていたが、逆になってもよい。この場合は、MC1の下の配線はワード線WLとなる。
[第3の実施形態]
[構成]
次に、第3の実施形態に係る不揮発性半導体記憶装置の構成について、図39を参照して説明する。図39は、本実施形態に係るメモリセルアレイの断面図で、(a)は図16(a)のB−B′に対応した断面図、(a)は図16(a)のC−C′に対応した断面図である。本実施形態に係る不揮発性半導体記憶装置は基本的には第1の実施形態に係る不揮発性半導体記憶装置と同様であるが、本実施形態に係る不揮発性半導体記憶装置においては、ワード線WL1、WL2及びビット線BL2の側面に、側壁窒化層WLd及びBLdが形成されておらず、ワード線WL1、WL2及びビット線BL2の側面がバリア層114に接している点において異なっている。また、メモリセルアレイ層MA0及びMA2を構成するメモリセルMCの、ビット線BL方向の側面及び、メモリセルアレイ層MA1を構成するメモリセルMCの、ワード線WL方向の側面にも側壁窒化層が形成されておらず、これらメモリセルMCのそれぞれの側面もバリア層114に接している。本実施形態においては、ワード線WL及びビット線BLの側壁を窒化しない為、上記第1及び第2の実施形態と比較して、配線抵抗を低減することが可能となる。また、本実施形態においては、電流整流素子DIの4側面のうち、2側面にしか窒化層DIdが形成されていないが、この様な態様においても、電流整流素子DIの劣化を抑制し、リーク電流を充分低減することが可能である。
[構成]
次に、第3の実施形態に係る不揮発性半導体記憶装置の構成について、図39を参照して説明する。図39は、本実施形態に係るメモリセルアレイの断面図で、(a)は図16(a)のB−B′に対応した断面図、(a)は図16(a)のC−C′に対応した断面図である。本実施形態に係る不揮発性半導体記憶装置は基本的には第1の実施形態に係る不揮発性半導体記憶装置と同様であるが、本実施形態に係る不揮発性半導体記憶装置においては、ワード線WL1、WL2及びビット線BL2の側面に、側壁窒化層WLd及びBLdが形成されておらず、ワード線WL1、WL2及びビット線BL2の側面がバリア層114に接している点において異なっている。また、メモリセルアレイ層MA0及びMA2を構成するメモリセルMCの、ビット線BL方向の側面及び、メモリセルアレイ層MA1を構成するメモリセルMCの、ワード線WL方向の側面にも側壁窒化層が形成されておらず、これらメモリセルMCのそれぞれの側面もバリア層114に接している。本実施形態においては、ワード線WL及びビット線BLの側壁を窒化しない為、上記第1及び第2の実施形態と比較して、配線抵抗を低減することが可能となる。また、本実施形態においては、電流整流素子DIの4側面のうち、2側面にしか窒化層DIdが形成されていないが、この様な態様においても、電流整流素子DIの劣化を抑制し、リーク電流を充分低減することが可能である。
[製造方法]
次に、図40〜図48を参照し、本実施形態に係る半導体記憶装置の製造方法について説明する。なお、図40〜図48において、(a)は図16(a)のB−B′に対応した断面図、(b)は図16(a)のC−C′に対応した断面図である。第1及び第2の実施形態においては、ワード線WL及びビット線BLの側壁にも窒化を行っていたため、2層のセルアレイ層に対してエッチングを行ってから窒化を行っていた。本実施形態においては、1層分のセルアレイ層に対して、ワード線又はビット線が形成される直前までエッチングを行い、ここで窒化を行ってからもう一層分のエッチングを行う点において、第1の実施形態と異なっている。
次に、図40〜図48を参照し、本実施形態に係る半導体記憶装置の製造方法について説明する。なお、図40〜図48において、(a)は図16(a)のB−B′に対応した断面図、(b)は図16(a)のC−C′に対応した断面図である。第1及び第2の実施形態においては、ワード線WL及びビット線BLの側壁にも窒化を行っていたため、2層のセルアレイ層に対してエッチングを行ってから窒化を行っていた。本実施形態においては、1層分のセルアレイ層に対して、ワード線又はビット線が形成される直前までエッチングを行い、ここで窒化を行ってからもう一層分のエッチングを行う点において、第1の実施形態と異なっている。
本実施形態に係る不揮発性半導体記憶装置の製造方法は、図17に示す工程までは第1の実施形態と同様である。本実施形態においては、図17に示す構造に対し、上記セルアレイ層1層分のエッチングを行う。即ち、図40に示すように導電層123Aが露出するまでエッチングを行い、電極124B、n型半導体層125B、i型半導体層126B、p型半導体層127B、導電層128B、可変抵抗層129B、導電層130B、導電層131Bからなる積層構造を形成する。
次に、図41に示す通り、形成された積層構造の側壁をプラズマ窒化により窒化し、導電層123Aの上面に側壁窒化層123dを、導電層124C、n型半導体層125C、i型半導体層126C、p型半導体層127C、導電層128C、可変抵抗層129C、導電層130C及び導電層131Cの側壁に側壁窒化層124d,DId,128d−131dを形成する。
次に、図42に示す通りビット線103が露出するまでエッチングを行い、ワード線123、トップ電極111、第3の電極110、可変抵抗素子109、第2の電極108、電流整流素子DI及び第1の電極104を形成する。尚、この工程によってメモリセルアレイ層MA0を構成する複数のメモリセルMCが形成される。
次に、図43に示す通り、ビット線103の上面、メモリセルMC、ワード線123の側壁、側壁窒化層124dから131dまでの側壁、及び側壁窒化層131dの上面を覆うように、バリア層134となる絶縁層134Aを形成する。絶縁層134Aの材料としては、絶縁層114の材料と同様の材料を使用することが可能である。
次に、図44に示す通り、層間絶縁層135Aを堆積し、水蒸気酸化を行う。これによって、メモリセルアレイ層MA0が形成される。尚、層間絶縁層135Aが塗布性の層でなければ水蒸気酸化処理は必要ない。層間絶縁層135Aの材料としては、層間絶縁層115Aと同様の材料を仕様することができる。その後、図45に示す通り層間絶縁層135A及び絶縁層134Aに対してCMPを行い、導電層131Cを露出させ、層間絶縁層135C及び絶縁層134Bを形成する。次に、図46に示す通り、露出させた絶縁層導電層131Aの上にビット線BL2となる導電層143A、第1の電極144となる導電層144A、p型半導体層145A、i型半導体層146A、n型半導体層147A、第2の電極148となる導電層148A、可変抵抗素子149となる可変抵抗層149A、第3の電極150となる導電層150A、及びトップ電極151となる導電層151Aが堆積される。導電層144Aから導電層151Aまでの材料としては、導電層144Aから導電層151Aまでの各層に対応する層の材料が適用可能である。
その後、図47に示すように、HM層152及びレジストパターン153を堆積する。レジストパターン153はビット線BLと平行に形成されたラインアンドスペースである。HM層152の材料としては、HM層132の材料と同様のものを適用可能である。
その後、図48に示すように、図40から図45において説明した工程とほぼ同様の工程によってセルアレイ層MA2を構成する構造に、ビット線143の側壁が露出しないようにエッチングを行い、エッチング後のパターンにプラズマ窒化を行い、続いてビット線143及びセルアレイ層MA1を構成する部分のエッチングを行う。次に、バリア層及び層間絶縁層を堆積し、CMPによって絶縁層154B及び層間絶縁層155Cの形成を行う。以下図17及び図40から図48までにおいて説明した工程と同様の工程に基づき、積層構造のメモリセルアレイ1を形成する。なお、ダイオードDIの極性については、適宜調整可能である。
[第4の実施形態]
次に、第4の実施形態に係る不揮発性半導体記憶装置の構成について、図49を参照して説明する。図49は、本実施形態に係るメモリセルアレイの断面図で、(a)は図16(a)のB−B′に対応した断面図、(a)は図16(a)のC−C′に対応した断面図である。本実施形態に係る不揮発性半導体記憶装置は基本的には第3の実施形態に係る不揮発性半導体記憶装置と同様であるが、本実施形態に係る不揮発性半導体記憶装置は、ワード線WL1、WL2及びビット線BL2の下面に、ビット線BL及びワード線WLの配向性をキャンセルする下地キャンセル層BLc及びWLcを備えている。下地キャンセル層BLc及びWLcは、SiやWN等の材料から形成することが可能である。本実施形態においては、下地キャンセル層BLc及びWLcを備えることにより、ビット線BL及びワード線WLを抵抗率の低い結晶構造とすることが可能であり、第3の実施形態と比較して、配線抵抗を更に低減させることが可能となる。
次に、第4の実施形態に係る不揮発性半導体記憶装置の構成について、図49を参照して説明する。図49は、本実施形態に係るメモリセルアレイの断面図で、(a)は図16(a)のB−B′に対応した断面図、(a)は図16(a)のC−C′に対応した断面図である。本実施形態に係る不揮発性半導体記憶装置は基本的には第3の実施形態に係る不揮発性半導体記憶装置と同様であるが、本実施形態に係る不揮発性半導体記憶装置は、ワード線WL1、WL2及びビット線BL2の下面に、ビット線BL及びワード線WLの配向性をキャンセルする下地キャンセル層BLc及びWLcを備えている。下地キャンセル層BLc及びWLcは、SiやWN等の材料から形成することが可能である。本実施形態においては、下地キャンセル層BLc及びWLcを備えることにより、ビット線BL及びワード線WLを抵抗率の低い結晶構造とすることが可能であり、第3の実施形態と比較して、配線抵抗を更に低減させることが可能となる。
[その他の実施形態]
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…メモリセルアレイ、2…カラム制御回路、3…ロウ制御回路、104…第1の電極、108…第2の電極、109…可変抵抗素子、110,111…第3の電極、BL…ビット線、DI…電流整流素子、WL…ワード線、BLd,104d,DId,108d〜111d,WLd…側壁窒化層。
Claims (14)
- 第1の配線と、この第1の配線の上に積層されたメモリセルと、このメモリセルの上に前記第1の配線と直交するように形成された第2の配線とを有するセルアレイ層を備えた半導体記憶装置であって、
前記メモリセルは、第1の電極を介して前記第1の配線に接続された電流整流素子と、第2及び第3の電極を介して前記電流整流素子及び前記第2の配線に接続された可変抵抗素子とを有し、
前記電流整流素子、前記可変抵抗素子、前記第1から第3の電極、前記第1の配線及び前記第2の配線の側面に、それぞれ側壁窒化層が形成されており、
前記電流整流素子の側壁において、酸素よりも窒素の原子組成比が高い部分が存在する
ことを特徴とする不揮発性半導体記憶装置。 - 第1の配線と、この第1の配線の上に積層されたメモリセルと、このメモリセルの上に前記第1の配線と直交するように形成された第2の配線とを有するセルアレイ層を備えた半導体記憶装置であって、
前記メモリセルは、電流整流素子及び可変抵抗素子を有し、
前記電流整流素子の側壁において、酸素よりも窒素の原子組成比が高い部分が存在する
ことを特徴とする不揮発性半導体記憶装置。 - 前記電流整流素子は第1の電極を介して前記第1の配線に接続され、
前記可変抵抗素子は、第2の電極を介して前記電流整流素子に、第3の電極を介して前記第2の配線に接続され、
前記電流整流素子、前記可変抵抗素子及び前記第1から第3の電極の側面に、それぞれ側壁窒化層が形成されている
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 第1の配線と、この第1の配線の上に積層されたメモリセルと、このメモリセルの上に前記第1の配線と直交するように形成された第2の配線とを有するセルアレイ層を備えた半導体記憶装置であって、
前記メモリセルは、電流整流素子及び可変抵抗素子を有し、
前記電流整流素子は第1の電極を介して前記第1の配線に接続され、
前記可変抵抗素子は、第2の電極を介して前記電流整流素子に、第3の電極を介して前記第2の配線に接続され、
前記電流整流素子、前記可変抵抗素子及び前記第1から第3の電極の側面に、それぞれ側壁窒化層が形成されている
ことを特徴とする不揮発性半導体記憶装置。 - 複数の前記メモリセル同士を絶縁する層間絶縁層と、
前記側壁窒化層と前記層間絶縁層との間に形成されたバリア層と
を更に有することを特徴とする請求項3又は4記載の不揮発性半導体記憶装置。 - 複数の前記メモリセル同士を絶縁し、前記側壁窒化膜と接する層間絶縁層を更に有することを特徴とする請求項3又は4記載の不揮発性半導体記憶装置。
- 前記第1の配線及び前記第2の配線の側面に、それぞれ側壁窒化層が形成されている
ことを特徴とする請求項2〜6のいずれか1項記載の不揮発性半導体記憶装置。 - 第1の配線と、この第1の配線の上に積層されたメモリセルと、このメモリセルの上に前記第1の配線と直交するように形成された第2の配線とを有するセルアレイ層を備え、前記メモリセルが、電流整流素子及び可変抵抗素子を有する半導体記憶装置の製造方法であって、
前記第1の配線を形成する第1の配線層を形成し、
前記第1の配線層の上に前記電流制御素子を形成する半導体層及び前記可変抵抗素子を形成する可変抵抗素子層を形成し、
前記可変抵抗素子層及び前記半導体層を、前記メモリセルを形成する部分を残して選択的に除去し、
前記メモリセルを形成する前記可変抵抗素子層及び前記半導体層の側壁を窒化する
ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記窒化により、前記半導体層の側壁における酸素の組成比よりも、窒素の組成比を高くすることを特徴とする請求項8記載の不揮発性半導体記憶装置の製造方法。
- 前記窒化には、プラズマ窒化法を用いることを特徴とする請求項8又は9記載の不揮発性半導体記憶装置の製造方法。
- 前記プラズマ窒化法として、SPA窒化法を用いることを特徴とする請求項10記載の不揮発性半導体記憶装置の製造方法。
- 側壁の窒化された前記可変抵抗素子層及び前記半導体層を含む積層体間に絶縁体を埋め込み、
前記積層体の一部の窒化膜を除去し、
前記第2の配線を形成する導電層を形成し、
前記導電層を、前記第2の配線を形成する部分を残して選択的に除去して前記第2の配線を形成し、
前記第2の配線の側壁を窒化する
ことを特徴とする請求項8〜11のいずれか1項記載の不揮発性半導体記憶装置の製造方法。 - 前記第2の配線の側壁の窒化は、前記第2の配線を水蒸気酸化による異常酸化から保護することが可能となる程度にまで行う事を特徴とする請求項12記載の不揮発性半導体記憶装置の製造方法。
- 側壁の窒化された前記可変抵抗素子層及び前記半導体層を含む積層体間に絶縁体を埋め込み、
前記積層体の一部の窒化膜を除去し、
前記第2の配線を形成する導電層を形成し、
前記第2の導電層の上に前記電流制御素子を形成する半導体層及び前記可変抵抗素子を形成する可変抵抗層を更に形成し、
前記可変抵抗素子層及び前記半導体層を選択的に除去し、
前記可変抵抗素子層及び前記半導体層の側壁を窒化する
ことを特徴とする請求項8〜11のいずれか1項記載の不揮発性半導体記憶装置の製造方法。
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