JP2008010481A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2008010481A JP2008010481A JP2006176648A JP2006176648A JP2008010481A JP 2008010481 A JP2008010481 A JP 2008010481A JP 2006176648 A JP2006176648 A JP 2006176648A JP 2006176648 A JP2006176648 A JP 2006176648A JP 2008010481 A JP2008010481 A JP 2008010481A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- dielectric constant
- floating gate
- inter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
【解決手段】フラッシュメモリのメモリセルトランジスタの形成で、シリコン基板1にSTI2を形成し、活性領域3にはゲート絶縁膜5、フローティングゲート電極4bを積層形成する。STI2はエッチバック処理され、その上面はフローティングゲート電極4bの上面よりも低い高さに形成されている。ゲート間絶縁膜6としてシリコン酸化膜を形成し、この後SPA窒化処理によりフローティングゲート電極4bの上面部分と側面上部を誘電率の高いシリコン窒化膜6aとなるように加工する。STI2の上面部分ではシリコン酸化膜6bのままであるから、誘電率は低い。これにより、隣接するセル間でのYupin効果を低減しつつカップリング比の向上を図る。
【選択図】図1
Description
S.F.ティン(S.F.Ting)、外11名、"The Effect of Remote Plasma Nitridation on the Integrity of the Ultrathin Gate Dielectric Films in 0.13μm CMOS Technology and Beyond"、IEEE ELECTRON DEVICE LETTERS,VOL.22、No.7,July 2001、p.327−329
以下、本発明の第1の実施形態について図1ないし図11を参照しながら説明する。
図1および図2はフラッシュメモリのメモリセル領域の部分を示す模式的な断面および平面図である。図1に示した断面は図2中A−A線で示す部分に対応している。
図3に示すように、シリコン基板1上にトンネルゲート絶縁膜5を形成し、その上にフローティングゲート電極4b用の非晶質シリコン膜(4b)およびこの非晶質シリコン膜を加工するためのマスク材としてのシリコン窒化膜10を順次堆積する。
図12は本発明の第2の実施形態を示すもので、第1の実施形態と異なるところは、ゲート間絶縁膜6を形成する際に、シリコン酸化膜に代えてSiBN膜を形成しているところである。この場合、ベースとなる絶縁膜としてSiBN膜を用いる事により、絶縁膜の誘電率をSPA窒化による窒化処理条件で行う場合とは別に、SiNB膜自体の誘電率を独立に制御する事が可能となり、これによって工程能力の向上を図ることができるようになる。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
Claims (5)
- 半導体基板と、
この半導体基板に形成された溝に絶縁膜を埋め込んで形成した素子分離領域と、
前記半導体基板の前記素子分離領域で分離形成された素子形成領域に形成されたメモリセルトランジスタとを備え、
前記メモリセルトランジスタは、
前記素子形成領域の表面に形成されたゲート絶縁膜と、
ゲート絶縁膜上に形成されたフローティングゲートと、
このフローティングゲートおよび前記素子分離領域の絶縁膜を覆うように一体に形成され且つ前記フローティングゲートに対応した部分で誘電率が高く前記素子分離領域の絶縁膜に対応した部分で誘電率が低くなるように形成されたゲート間絶縁膜と、
前記フローティングゲート上に前記ゲート間絶縁膜を介して積層形成されたコントロールゲートとを含んで構成されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記ゲート間絶縁膜は、誘電率が低い部分を酸化膜により構成し、誘電率が高い部分を窒化した酸化膜により構成していることを特徴とする半導体装置。 - 半導体基板にゲート絶縁膜およびフローティングゲート電極用の膜を形成する工程と、
前記半導体基板に溝を形成して絶縁膜を埋め込んで素子分離領域を形成する工程と、
前記素子分離領域の上面の高さを前記フローティングゲート電極用の膜の上面よりも低くなるように加工する工程と、
ゲート間絶縁膜として誘電率の低い絶縁膜を全面に形成する工程と、
前記ゲート間絶縁膜としての誘電率の低い絶縁膜を窒化処理して前記フローティングゲート電極用の膜上に形成されている部分の誘電率が高くなるように加工する工程と、
コントロールゲート電極用の膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。 - 請求項3に記載の半導体装置の製造方法において、
前記ゲート間絶縁膜としての誘電率の低い絶縁膜を窒化処理する工程では、ラジカルあるいはイオン化された窒素を照射することにより行なうことを特徴とする半導体装置の製造方法。 - 請求項3または4に記載の半導体装置の製造方法において、
前記ゲート間絶縁膜は、誘電率の制御を可能とするドーパントを用いてその濃度の制御により所定の誘電率となるように形成することを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006176648A JP4282692B2 (ja) | 2006-06-27 | 2006-06-27 | 半導体装置の製造方法 |
US11/769,423 US7598562B2 (en) | 2006-06-27 | 2007-06-27 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006176648A JP4282692B2 (ja) | 2006-06-27 | 2006-06-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008010481A true JP2008010481A (ja) | 2008-01-17 |
JP4282692B2 JP4282692B2 (ja) | 2009-06-24 |
Family
ID=38872768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006176648A Expired - Fee Related JP4282692B2 (ja) | 2006-06-27 | 2006-06-27 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7598562B2 (ja) |
JP (1) | JP4282692B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010219517A (ja) * | 2009-02-20 | 2010-09-30 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2013225668A (ja) * | 2012-03-23 | 2013-10-31 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010177279A (ja) * | 2009-01-27 | 2010-08-12 | Toshiba Corp | Nand型フラッシュメモリおよびその製造方法 |
KR20120117127A (ko) * | 2011-04-14 | 2012-10-24 | 삼성전자주식회사 | 소자 분리막 구조물 및 그 형성 방법 |
US9136128B2 (en) | 2011-08-31 | 2015-09-15 | Micron Technology, Inc. | Methods and apparatuses including memory cells with air gaps and other low dielectric constant materials |
US10453855B2 (en) | 2017-08-11 | 2019-10-22 | Micron Technology, Inc. | Void formation in charge trap structures |
US10164009B1 (en) | 2017-08-11 | 2018-12-25 | Micron Technology, Inc. | Memory device including voids between control gates |
US10446572B2 (en) | 2017-08-11 | 2019-10-15 | Micron Technology, Inc. | Void formation for charge trap structures |
US10680006B2 (en) | 2017-08-11 | 2020-06-09 | Micron Technology, Inc. | Charge trap structure with barrier to blocking region |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69226358T2 (de) * | 1992-05-27 | 1998-11-26 | Sgs Thomson Microelectronics | EPROM-Zelle mit Dielektricum zwischen Polysiliziumschichten, das leicht in kleinen Dimensionen herstellbar ist |
JP2901493B2 (ja) | 1994-06-27 | 1999-06-07 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
US5498560A (en) * | 1994-09-16 | 1996-03-12 | Motorola, Inc. | Process for forming an electrically programmable read-only memory cell |
US5847427A (en) * | 1995-12-21 | 1998-12-08 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device utilizing an oxidation suppressing substance to prevent the formation of bird's breaks |
US6121087A (en) * | 1996-06-18 | 2000-09-19 | Conexant Systems, Inc. | Integrated circuit device with embedded flash memory and method for manufacturing same |
JP2000100976A (ja) | 1998-09-21 | 2000-04-07 | Matsushita Electronics Industry Corp | 半導体メモリアレイ装置およびその製造方法 |
JP2001015616A (ja) | 1999-06-29 | 2001-01-19 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
US6265292B1 (en) * | 1999-07-12 | 2001-07-24 | Intel Corporation | Method of fabrication of a novel flash integrated circuit |
US6359305B1 (en) * | 1999-12-22 | 2002-03-19 | Turbo Ic, Inc. | Trench-isolated EEPROM flash in segmented bit line page architecture |
US6395654B1 (en) * | 2000-08-25 | 2002-05-28 | Advanced Micro Devices, Inc. | Method of forming ONO flash memory devices using rapid thermal oxidation |
US6791142B2 (en) * | 2001-04-30 | 2004-09-14 | Vanguard International Semiconductor Co. | Stacked-gate flash memory and the method of making the same |
EP1333473A1 (en) * | 2002-01-31 | 2003-08-06 | STMicroelectronics S.r.l. | Interpoly dielectric manufacturing process for non volatile semiconductor memories |
US6690058B2 (en) * | 2002-04-10 | 2004-02-10 | Ching-Yuan Wu | Self-aligned multi-bit flash memory cell and its contactless flash memory array |
US6525369B1 (en) * | 2002-05-13 | 2003-02-25 | Ching-Yuan Wu | Self-aligned split-gate flash memory cell and its contactless flash memory arrays |
KR100467019B1 (ko) * | 2002-07-05 | 2005-01-24 | 삼성전자주식회사 | 자기정렬 트렌치 소자분리구조를 갖는 플래시 메모리 소자및 그 제조방법 |
WO2004057661A2 (en) * | 2002-12-19 | 2004-07-08 | Koninklijke Philips Electronics N.V. | Non-volatile memory cell and method of fabrication |
JP4282359B2 (ja) | 2003-04-11 | 2009-06-17 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
JP4237561B2 (ja) | 2003-07-04 | 2009-03-11 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
JP2005277171A (ja) * | 2004-03-25 | 2005-10-06 | Toshiba Corp | 半導体装置およびその製造方法 |
US7776686B2 (en) * | 2005-03-08 | 2010-08-17 | Nec Electronics Corporation | Method of fabricating a non-volatile memory element including nitriding and oxidation of an insulating film |
JP4734019B2 (ja) * | 2005-04-26 | 2011-07-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
US20070202646A1 (en) * | 2006-02-27 | 2007-08-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming a flash memory floating gate |
JP4331189B2 (ja) * | 2006-09-20 | 2009-09-16 | 株式会社東芝 | 不揮発性半導体メモリ |
US7763933B2 (en) * | 2007-02-15 | 2010-07-27 | Micron Technology, Inc. | Transistor constructions and processing methods |
-
2006
- 2006-06-27 JP JP2006176648A patent/JP4282692B2/ja not_active Expired - Fee Related
-
2007
- 2007-06-27 US US11/769,423 patent/US7598562B2/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010219517A (ja) * | 2009-02-20 | 2010-09-30 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP2013225668A (ja) * | 2012-03-23 | 2013-10-31 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20070296016A1 (en) | 2007-12-27 |
JP4282692B2 (ja) | 2009-06-24 |
US7598562B2 (en) | 2009-10-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4282692B2 (ja) | 半導体装置の製造方法 | |
CN101606236B (zh) | 非易失性电荷俘获存储器件和逻辑cmos器件的集成器件 | |
KR100556527B1 (ko) | 트렌치 소자 분리막 형성 방법 및 불휘발성 메모리 장치의제조 방법 | |
JP5068442B2 (ja) | 半導体装置の製造方法 | |
US7629213B2 (en) | Method of manufacturing flash memory device with void between gate patterns | |
KR100833437B1 (ko) | 낸드 플래시 메모리 소자의 제조방법 | |
JP2006196843A (ja) | 半導体装置およびその製造方法 | |
JP4543397B2 (ja) | 半導体装置の製造方法 | |
KR20040048342A (ko) | 반도체 장치 및 그 제조 방법 | |
US20080003739A1 (en) | Method for forming isolation structure of flash memory device | |
JP2004214621A (ja) | フラッシュメモリ素子の製造方法 | |
JP2008098239A (ja) | 半導体装置の製造方法 | |
US20140363963A1 (en) | Method of manufacturing semiconductor device | |
JP4594648B2 (ja) | 半導体装置およびその製造方法 | |
US20060205149A1 (en) | Method of fabricating flash memory device | |
JP5365054B2 (ja) | 半導体装置の製造方法 | |
KR20100041968A (ko) | 반도체 소자의 제조 방법 | |
JP2008010817A (ja) | ナンドフラッシュメモリ素子の製造方法 | |
JP2008244108A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2008066725A (ja) | Eeprom装置及びその製造方法 | |
JP4391354B2 (ja) | 側壁方式を用いたフラッシュメモリの形成方法 | |
JP2005513800A (ja) | 不揮発性メモリセルの製造 | |
JP2006310484A (ja) | 半導体装置の製造方法 | |
US20090170263A1 (en) | Method of manufacturing flash memory device | |
US9466605B2 (en) | Manufacturing method of non-volatile memory |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081120 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081202 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090130 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090303 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090317 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120327 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |