KR20040048342A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20040048342A
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히에다가쯔히꼬
가와사끼아쯔꼬
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가부시끼가이샤 도시바
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Abstract

다결정 실리콘으로 이루어지는 부유 게이트 전극의 최종 형상의 변동을 없애고, 불휘발성 반도체 메모리 소자 등의 소자 간의 특성 변동을 억제한다.
부유 게이트와 제어 게이트를 적층한 2층 게이트 구조의 불휘발성 메모리 소자를 갖는 반도체 장치의 제조 방법에 있어서, 실리콘 기판(101) 상에 터널 절연막(102)과 부유 게이트로 이루어지는 다결정의 실리콘층(103)을 적층 형성한 후, 실리콘층(103), 터널 절연막(102) 및 기판(101)을 선택 에칭하여 소자 분리용 홈(106)을 형성하고, 계속해서 소자 분리용 홈(106)에 노출된 실리콘층(103)의 측벽면에 질화막(108)을 형성하고, 계속해서 소자 분리용 홈(106) 내에 산화막(109)을 매립하고, 계속해서 산화막(109) 및 실리콘층(103) 상에 전극 간 절연막을 개재하여 제어 게이트로 이루어지는 도전막을 적층 형성하고, 계속해서 도전막, 전극 간 절연막 및 실리콘층(103)을 선택 에칭하여 제어 게이트 및 부유 게이트를 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 불휘발성 반도체 메모리 소자 등을 구비한 반도체 장치에 관한 것으로, 특히 불휘발성 반도체 메모리 소자에서의 부유 게이트 전극 구조의 개량을 도모한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 기판 상에 부유 게이트 전극과 제어 게이트 전극을 적층한 2층 게이트 구조의 불휘발성 반도체 메모리 소자에 있어서는, 다결정 실리콘으로 이루어지는 부유 게이트 전극이 전하 축적층으로서 이용된다. 부유 게이트 전극을 이루는 다결정 실리콘의 최종 결정립 형상은, 동일 칩 상에 배열되는 메모리 소자라도 메모리 소자마다 달라지는 경우가 있다. 이와 같이, 다결정 실리콘의 최종 결정립 형상이 메모리 소자마다 달라지면, 기입/소거 동작 후의 임계값 등의 메모리 특성에, 소자 간 변동이 발생하게 된다.
도 11 및 도 12는 종래 기술에 의한 불휘발성 반도체 메모리 소자의 제조 공정을 도시하는 단면도이다. 또, 도 11 및 도 12에서는 서로 직교하는 단면이 도시되고 있고, 도면 중 (a)∼(e)의 좌측은 채널 길이 방향을 따른 단면, 우측은 채널 폭 방향을 따른 단면이다.
우선, 도 11의 (a)에 도시한 바와 같이, 실리콘 기판(901)의 표면에 터널 절연막(902)을 열 산화법으로 형성한 후, 부유 게이트 전극의 하층부가 되는 다결정 실리콘층(903), CMP(Chemical Mechanical Polish)의 스토퍼가 되는 실리콘 질화막(904), RIE(Reactive Ion Etching)의 마스크가 되는 실리콘 산화막(905)을 순차 감압 CVD(Chemical Vapor Deposition)법으로 퇴적하였다. 그 후, 레지스트 마스크(도시하지 않음)를 이용한 RIE법에 의해, 실리콘 산화막(905)으로부터 터널 절연막(902)까지를 순차 에칭 가공하고, 또한 실리콘 기판(901)의 노출 영역을 일부 에칭하여 소자 분리용 홈(906)을 형성하였다.
계속해서, 도 11의 (b)에 도시한 바와 같이, 전면에 실리콘 산화막(907)을플라즈마 CVD법으로 퇴적하여, 소자 분리용 홈(906)을 완전히 매립하였다. 그 후, 표면 부분의 실리콘 산화막(907)과 마스크용 실리콘 산화막(905)을 CMP법으로 제거하여, 표면을 평탄화하였다. 이 때, CMP 스토퍼용 실리콘 질화막(904)이 노출된다.
계속해서, 도 11의 (c)에 도시한 바와 같이, 노출한 실리콘 질화막(904)을 에칭 제거한 후, 부유 게이트 전극의 상층부가 되는 다결정 실리콘층(908)을 감압 CVD법으로 퇴적하였다. 그 후, 레지스트 마스크(도시하지 않음)를 이용한 RIE법에 의해, 다결정 실리콘층(908)을 에칭 가공하여, 인접하는 부유 게이트 전극을 분할하는 슬릿부(909)를 형성하였다.
계속해서, 도 12의 (d)에 도시한 바와 같이, 전면에 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어지는 3층 구조의 전극 간 절연막(910)을 감압 CVD법으로 순차 퇴적한 후, 제어 게이트 전극이 되는 다결정 실리콘층/텅스텐 실리사이드층으로 이루어지는 2층 구조의 도전층(911)을 감압 CVD법으로 순차 퇴적하고, 또한 RIE의 마스크가 되는 실리콘 질화막(912)을 감압 CVD법으로 퇴적하였다. 그 후, 레지스트 마스크(도시하지 않음)를 이용한 RIE법에 의해, 실리콘 질화막(912)으로부터 터널 절연막(902)까지를 순차 에칭 가공하여, 워드선 방향의 슬릿부(913)를 형성하였다. 이에 의해, 제어 게이트 전극(914) 및 부유 게이트 전극(915)의 형상이 확정된다.
계속해서, 도 12의 (e)에 도시한 바와 같이, 기판(901) 및 게이트부의 노출면에, 전극 측벽 산화막이라고 불리는 실리콘 산화막(916)을 열 산화법 및 감압CVD법을 조합하여 형성하였다. 그 후, 이온 주입법을 이용하여 소스/드레인 확산층(917)을 형성하고, 또한 전면을 피복하도록 층간 절연막이 되는 BPSG(Boron Phosphorus Silicate Glass)막(918)을 감압 CVD법으로 형성하였다. 그 이후는 주지의 방법으로 배선층 등을 형성하여 불휘발성 반도체 메모리 소자를 완성시켰다.
상술한 방법으로 형성한 메모리 소자의 부유 게이트 전극의 하층부를 포함하는 평면에서 절단한 단면 구조(도 12의 (e)의 A-A' 단면)를 도 1의 (b)에 도시한다. 도 1 중 부호 11은 소자 분리 영역, 부호 12는 부유 게이트 전극, 부호 14는 소스 영역, 부호 15는 드레인 영역이다.
부유 게이트 전극은 다결정 실리콘으로, 도 1 중에는 그 결정립의 최종 형상이 도시되어 있다. 전극 측벽 산화막(916)을 형성할 때의 열 산화 공정 등의 고온 공정에 의해, 실리콘 결정은 입자(粒) 성장하기 때문에, 부유 게이트 전극의 형상은 가공 직후의 구형 형상과는 다른 최종 형상이 된다. 그리고, 이 최종 형상은 소자마다 다르기 때문에, 부유 게이트 전극과 실리콘 기판 간의 전기 용량이나 부유 게이트 전극과 제어 게이트 전극 간의 전기 용량이 소자마다 변동하게 되어, 기입/소거 동작 후의 임계값 등의 메모리 특성이 소자 간에서 변동된다. 이 때문에, 여분의 동작 시간 마진이 필요해지고, 이것이 고속 동작에 방해가 되고 있다. 또한, 넓은 임계값 분포는 다치 메모리 실현에 방해가 되고 있다. 또한, 형상 변동이 큰 경우에는 메모리 장치의 오동작을 야기하게 된다.
또, 상기한 문제는 부유 게이트 전극이 되는 실리콘층을 다결정 상태에서 형성하지 않고서 비정질 상태에서 형성하였다고 해도, 회피하는 것은 곤란하다. 이것은 후속의 고온 공정에서 실리콘층이 반드시 다결정화하기 때문이다.
또한, 본 발명에 따른 종래 기술로서, 질소가 첨가된 층을 포함하는 부유 게이트 전극을 이용한 반도체 장치가 제안되고 있다(특허 문헌 1). 또한, 부유 게이트 전극의 측벽에 래디컬 산소를 이용하여 실리콘 산화막을 형성하는 방법이 제안되고 있다(특허 문헌 2). 또한, 실라잔 중합체를 이용한 트렌치 분리 기술도 제안되고 있다(특허 문헌 3)(특허 문헌 4). 그러나, 상기한 어느 것의 종래 기술에서도, 다결정 실리콘으로 이루어지는 부유 게이트 전극의 최종 형상의 변동을 없애는 것은 곤란하였다.
특허 문헌 1 : 일본 특개평 9-64209호 공보
특허 문헌 2 : 일본 특개 2001-15753호 공보
특허 문헌 3 : 일본 특허 제3178412
특허 문헌 4 : 일본 특개 2001-319927호 공보
이와 같이 종래, 다결정 실리콘으로 이루어지는 부유 게이트 전극을 전하 축적층으로서 이용하는 불휘발성 반도체 메모리 소자에 있어서는, 다결정 실리콘의 최종 결정립 형상이 메모리 소자마다 다른 것에 기인하여, 기입/소거 동작 후의 임계값 등의 메모리 특성에, 소자 간 변동이 발생한다고 하는 문제가 있었다.
본 발명은 상기 사정을 고려하여 이루어진 것으로, 그 목적으로 하는 바는 다결정 실리콘으로 이루어지는 부유 게이트 전극의 최종 형상의 변동을 없애고, 불휘발성 반도체 메모리 소자 등의 소자 간의 특성 변동을 억제할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
도 1은 부유 게이트 전극을 포함하는 평면에서 절단한 단면 구조를 설명하기 위한 것으로, 실시 형태와 종래와 비교하여 도시하는 모식도.
도 2는 제1 실시 형태에 따른 불휘발성 반도체 메모리 소자의 제조 공정을 도시하는 단면도.
도 3은 제1 실시 형태의 변형예를 도시하는 공정 단면도.
도 4는 제2 실시 형태에 따른 불휘발성 반도체 메모리 소자의 제조 공정을 도시하는 단면도.
도 5는 제3 실시 형태에 따른 불휘발성 반도체 메모리 소자의 제조 공정의 전반을 도시하는 단면도.
도 6은 제3 실시 형태에 따른 불휘발성 반도체 메모리 소자의 제조 공정의 후반을 도시하는 단면도.
도 7은 부유 게이트 전극을 포함하는 평면에서 절단한 단면 구조를 설명하기 위한 것으로, 래디컬 산화와 통상 산화를 행한 경우를 비교하여 도시하는 모식도.
도 8은 제4 실시 형태에 따른 트랜지스터 소자의 제조 공정을 도시하는 단면도.
도 9는 제4 실시 형태에서의 트랜지스터 소자의 소자 형성 영역의 각부를 확대하여 도시하는 단면도.
도 10은 제4 실시 형태에 있어서 게이트 산화를 통상의 열 산화로 행한 경우의 문제점을 설명하기 위한 도면.
도 11은 종래 기술에 의한 불휘발성 반도체 메모리 소자의 제조 공정의 전반을 도시하는 단면도.
도 12는 종래 기술에 의한 불휘발성 반도체 메모리 소자의 제조 공정의 후반을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 소자 분리 영역
12 : 부유 게이트 전극
13 : 측벽 질화막
14 : 소스 영역
15 : 드레인 영역
101, 201, 301 : 실리콘 기판
102, 202, 302 : 터널 절연막
103, 203, 303 : 다결정 실리콘층(부유 게이트 전극)
104, 204, 304 : 실리콘 질화막(스토퍼)
105, 205, 305 : 실리콘 산화막
106, 206, 306 : 소자 분리용 홈
107, 207, 307 : 실리콘 산화막(전극 측벽 산화막)
108, 209, 309 : 실리콘 질화층(전극 측벽 질화막)
109, 210, 310 : 실리콘 산화막(소자 분리용 절연막)
208, 308 : 과수소화 실라잔 중합체
311 : 다결정 실리콘층
312 : 슬릿부
314 : 도전층
315 : 실리콘 질화막
316 : 슬릿부
317 : 제어 게이트 전극
318 : 부유 게이트 전극
319 : 실리콘 산화막(측벽 산화막)
320 : 소스/드레인 확산층
321 : BPSG막
(구성)
상기 과제를 해결하기 위해서 본 발명은, 다음과 같은 구성을 채용하고 있다.
즉 본 발명은, 반도체 기판 상에 터널 절연막을 개재하여 부유 게이트 전극이 형성되고, 그 위에 전극 간 절연막을 개재하여 제어 게이트 전극이 형성된 2층 게이트 구조의 불휘발성 반도체 메모리 소자를 갖는 반도체 장치에 있어서, 상기 부유 게이트 전극은 다결정 실리콘으로 이루어지고, 상기 부유 게이트 전극의 측벽면 중 적어도 일부에 질화막이 형성되어 있는 것을 특징으로 한다.
또한 본 발명은, 2층 게이트 구조의 불휘발성 반도체 메모리 소자를 갖는 반도체 장치에서, 반도체 기판의 일 주면측에, 2층 게이트 구조의 불휘발성 반도체 메모리 소자를 형성하기 위한 소자 형성 영역을 둘러싸도록 형성된 소자 분리 영역과, 상기 소자 형성 영역 상의 일부에 터널 절연막을 개재하여 형성된, 다결정 실리콘으로 이루어지는 부유 게이트 전극과, 상기 부유 게이트 전극 상에 전극 간 절연막을 개재하여 형성된 제어 게이트 전극과, 상기 부유 게이트 전극의 채널 길이 방향을 따른 2개의 측벽 및 채널 폭 방향을 따른 2개의 측벽 중 적어도 채널 길이 방향을 따른 측벽에 형성된 질화막과, 상기 소자 분리 영역에 매립하여 형성된 소자 분리용 절연막을 구비하는 것을 특징으로 한다.
또한 본 발명은, 2층 게이트 구조의 불휘발성 반도체 메모리 소자를 갖는 반도체 장치의 제조에 있어서, 반도체 기판의 일 주면 상에 다결정 또는 비정질의 실리콘으로 이루어지는 부유 게이트 전극을 형성하는 공정과, 상기 부유 게이트 전극의 측벽면 중 적어도 일부에 질화막을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한 본 발명은, 2층 게이트 구조의 불휘발성 반도체 메모리 소자를 갖는 반도체 장치의 제조에 있어서, 반도체 기판의 일 주면측의 소자 형성 영역 상의 일부에 터널 절연막을 개재하여, 다결정 또는 비정질의 실리콘으로 이루어지는 부유 게이트 전극을 형성하는 공정과, 상기 부유 게이트 전극의 채널 길이 방향을 따른 2개의 측벽 및 채널 폭 방향을 따른 2개의 측벽 중 적어도 채널 길이 방향을 따른 측벽에 질화막을 형성하는 공정과, 상기 부유 게이트 전극 상에 전극 간 절연막을 개재하여 제어 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한 본 발명은, 2층 게이트 구조의 불휘발성 반도체 메모리 소자를 갖는 반도체 장치의 제조에 있어서, 반도체 기판의 일 주면 상에, 터널 절연막과 부유 게이트 전극이 되는 다결정 또는 비정질의 실리콘층을 적층 형성하는 공정과, 소자 분리용 홈에 대응하는 패턴의 마스크를 이용하여, 상기 실리콘층, 터널 절연막, 및 반도체 기판을 선택적으로 에칭하여 소자 분리용 홈을 형성하는 공정과, 상기 소자 분리용 홈에 노출한 상기 실리콘층의 측벽면에 질화막을 형성하고, 또한 상기 소자 분리용 홈 내에 소자 분리용 절연막을 매립하여 형성하는 공정과, 상기 소자 분리용 절연막 및 실리콘층 상에 전극 간 절연막과 제어 게이트 전극이 되는 도전막을 적층 형성하는 공정과, 제어 게이트 전극에 대응하는 패턴의 마스크를 이용하여,상기 도전막, 전극 간 절연막, 및 실리콘층을 선택적으로 에칭하여 제어 게이트 전극 및 부유 게이트 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한 본 발명은, 2층 게이트 구조의 불휘발성 반도체 메모리 소자를 갖는 반도체 장치의 제조에 있어서, 반도체 기판의 일 주면 상에, 터널 절연막과 부유 게이트 전극이 되는 다결정 또는 비정질의 실리콘층을 형성하는 공정과, 소자 분리용 홈에 대응하는 패턴의 마스크를 이용하여, 상기 실리콘층, 터널 절연막, 및 반도체 기판을 선택적으로 에칭하여 소자 분리용 홈을 형성하는 공정과, 상기 소자 분리용 홈에 노출한 상기 실리콘층의 측벽면에 질화막을 형성하고, 또한 상기 소자 분리용 홈 내에 소자 분리용 절연막을 매립하여 형성하는 공정과, 상기 소자 분리용 절연막 및 실리콘층 상에 전극 간 절연막과 제어 게이트 전극이 되는 도전막을 적층 형성하는 공정과,
제어 게이트 전극에 대응하는 패턴의 마스크를 이용하여, 상기 도전막, 전극 간 절연막, 및 실리콘층을 선택적으로 에칭하여 제어 게이트 전극 및 부유 게이트 전극을 형성하는 공정과, 상기 게이트 가공으로 새롭게 형성된 부유 게이트 전극의 측벽면에 래디컬 산소를 포함하는 분위기 속에서 실리콘 산화막을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한 본 발명은, 반도체 장치의 제조에 있어서, 반도체 기판의 일 주면측에 소자 형성 영역을 둘러싸도록 소자 분리용 홈을 형성하는 공정과, 상기 소자 분리용 홈 내에 질소를 포함하는 도포막을 매립하여 형성하는 공정과, 상기 도포막을 제1 실리콘 산화막으로 변환하여 소자 분리용 절연막을 형성함과 함께, 상기 소자분리용 홈의 측벽면의 기판 실리콘을 질화하는 공정과, 래디컬 산소를 포함하는 분위기 속에서 소자 형성 영역의 기판 표면에 제2 실리콘 산화막을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 따르면, 다결정 실리콘 또는 비정질 실리콘으로 이루어지는 부유 게이트 전극의 측벽, 특히 채널 길이 방향을 따른 측벽에 질화막을 형성함으로써, 부유 게이트 전극 가공 후의 열 처리에 의해 실리콘의 결정립이 소자 분리 영역측으로 퍼지는 것을 방지할 수 있다. 이에 의해, 소자 분리 영역과의 경계에서는 부유 게이트 전극이 게이트 가공 직후의 형상을 유지하게 되어, 다른 소자 간에서의 부유 게이트 전극의 형상(특히 면적)의 변동을 억제할 수 있다. 따라서, 불휘발성 반도체 메모리 소자 등의 소자 간의 특성 변동을 억제하는 것이 가능하게 된다.
<발명의 실시 형태>
이하, 본 발명의 상세를 도시한 실시 형태에 의해서 설명한다.
(제1 실시 형태)
본 발명의 제1 실시 형태에서는, 도 1의 (a)에 도시한 바와 같이, 부유 게이트 전극(12)을 구성하는 실리콘 결정이 입자 성장하는 공정보다도 전에, 부유 게이트 전극 측벽면 중 적어도 일부에 측벽 질화층(13)을 형성한다. 이에 의해, 실리콘 결정립 성장이 억제되어, 최종 형상의 소자 간 변동이 대폭 저감된다.
통상, 소스/드레인 확산층측의 측벽면에는 전극 측벽 산화막을 형성할 필요가 있으므로, 소자 분리측의 측벽면에 측벽 질화층을 형성하는 것이 바람직하다. 또한, 측벽 질화층은 그 자신이 변형되기 어려운 막이며, 또한 산화제를 통과시키기 어려운 막이면 어떤 질화물이라도 되지만, 용이하게 형성할 수 있고, 또한 터널 절연막에의 악영향이 작은 점에서 실리콘 질화물이 바람직하다.
이하, 도 2의 (a)∼도 2의 (c)를 참조하여, 본 실시 형태에 따른 불휘발성 반도체 메모리 소자의 제조 방법을 설명한다. 또, 도 2는 채널 폭 방향의 단면을 도시하고 있다. 또한, 도 2에서는 1개의 메모리 소자밖에 도시하지 않았지만, 실제는 다수의 메모리 소자가 동시에 형성되어 반도체 메모리를 구성하게 된다.
우선, 도 2의 (a)에 도시한 바와 같이, 원하는 불순물을 도핑한 실리콘 기판(101)의 표면 상에, 두께 10㎚의 터널 절연막(102)을 열 산화법으로 형성한 후, 부유 게이트 전극의 하층부가 되는 두께 30㎚의 다결정 실리콘층(103), CMP의 스토퍼가 되는 두께 50㎚의 실리콘 질화막(104), RIE의 마스크가 되는 두께 200㎚의 실리콘 산화막(105)을 순차 감압 CVD법으로 퇴적하였다.
그 후, 소자 분리용 홈에 대응하는 패턴의 레지스트 마스크(도시하지 않음)를 이용한 RIE법에 의해, 실리콘 산화막(105), 실리콘 질화막(104), 다결정 실리콘층(103), 터널 절연막(102)을 순차 에칭 가공하고, 또한 실리콘 기판(101)의 노출 영역을 에칭하여, 깊이 200㎚의 소자 분리용 홈(106)을 형성하였다.
계속해서, 도 2의 (b1)에 도시한 바와 같이, 실리콘 기판(101)과 다결정 실리콘층(103)의 노출면에 두께 5㎚의 실리콘 산화막(107)을 열 산화법으로 형성하였다. 계속해서, 일 산화질소 가스 분위기 속에서 900℃의 열 질화를 행하여, 실리콘 기판/실리콘 산화막 계면과 다결정 실리콘층/실리콘 산화막 계면에 실리콘 질화막(108)을 형성하였다. 이 실리콘 질화막(108)의 질소량은 1×1015㎝-2정도였다.
또, 이 실리콘 질화막(108)의 형성은 반드시 산화막을 개재하여 행할 필요는 없다. 구체적으로는, 도 2의 (b2)에 도시한 바와 같이, 실리콘 산화막(107)의 형성을 생략하여, 소자 분리용 홈(106) 내에 노출한 실리콘 표면을 직접적으로 열 질화해도 된다.
계속해서, 도 2의 (c)에 도시한 바와 같이, 전면에 두께 400㎚의 소자 분리용의 실리콘 산화막(109)을 플라즈마 CVD법으로 퇴적하여, 소자 분리용 홈(106)을 완전하게 매립하였다. 그 후, 표면 부분의 실리콘 산화막(109)과 마스크용 실리콘 산화막(105)을 CMP법으로 제거하여, 표면을 평탄화하였다. 그 후는, 종래예와 마찬가지의 방법으로 메모리 소자를 완성시켰다.
이와 같이 본 실시 형태에 따르면, 부유 게이트 전극이 되는 다결정 실리콘층(103)의 소자 분리 절연막측의 측벽면에 미리 질화막(108)을 형성해 둠으로써, 부유 게이트 전극 가공 후의 열 처리에 의해 실리콘의 결정립이 소자 분리 영역측으로 퍼지는 것을 방지할 수 있다. 이에 의해, 소자 분리 영역과의 경계에서는 부유 게이트 전극이 게이트 가공 직후의 형상을 유지하게 되어, 다른 소자 간에서의 부유 게이트 전극의 형상(면적)의 변동을 억제할 수 있다. 따라서, 메모리 장치 제조 공정 도중의 실리콘 결정립 성장에 기인하는 메모리 특성의 소자 간 변동을 방지하여, 제조 수율의 향상을 도모하는 것이 가능하다.
또, 본 실시 형태에서는, 일산화질소 가스를 이용한 열 질화로 실리콘 질화막(108)을 형성하였지만, 다른 질화성 가스를 이용해도 되고, 또한 플라즈마 질화 등의 다른 수단으로 실리콘 질화막(108)을 형성해도 된다.
또한, 본 실시 형태에서는, 부유 게이트 전극의 측벽면 이외에 소자 분리용 홈(106) 내에 노출한 실리콘 기판(101)의 표면에도 실리콘 질화막(108)이 형성된다. 이것은 접합 누설 증가 등의 문제점을 초래할 우려가 있어, 바람직한 것은 아니다. 이러한 문제점을 회피하고자 하는 경우에는, 도 3의 (a)∼도 3의 (c)에 도시한 바와 같이, 실리콘층(103)의 측면에만 질화막(108)을 형성하면 된다.
구체적으로는, 도 3의 (a)에 도시한 바와 같이, 소자 분리용 홈(106)을 형성할 때까지는 앞의 설명과 동일하고, 그 후에 도 3의 (b)에 도시한 바와 같이, 소자 분리용 실리콘 산화막(109)으로 소자 분리용 홈(106)을 매립하여, CMP법으로 표면을 평탄화한다. 그리고, 도 3의 (c)에 도시한 바와 같이, 희불산 용액으로 소자 분리용 실리콘 산화막(109)의 일부를 에칭 제거하여 부유 게이트 전극의 측벽면을 노출시키고, 그 후에 열 질화 등의 수단에 의해 실리콘 질화막(108)을 형성한다.
(제2 실시 형태)
도 4는 본 발명의 제2 실시 형태에 따른 불휘발성 반도체 메모리 소자의 제조 공정을 도시하는 단면도로, 상기 도 2와 마찬가지로 채널 폭 방향의 단면을 도시하고 있다. 이 실시 형태는, 상기 도 1의 (a)에 도시하는 상태를, 제1 실시 형태보다도 간략화된 제조 공정으로 실현하는 방법이다.
우선, 도 4의 (a)에 도시한 바와 같이, 원하는 불순물을 도핑한 실리콘 기판(201)의 표면 상에, 두께 10㎚의 터널 절연막(202)을 열 산화법으로 형성한후, 부유 게이트 전극의 하층부가 되는 두께 30㎚의 다결정 실리콘층(203), CMP의 스토퍼가 되는 두께 50㎚의 실리콘 질화막(204), RIE의 마스크가 되는 두께 200㎚의 실리콘 산화막(205)을 순차 감압 CVD법으로 퇴적하였다. 그 후, 소자 분리용 홈에 대응하는 패턴의 레지스트 마스크(도시하지 않음)를 이용한 RIE법에 의해, 실리콘 산화막(205), 실리콘 질화막(204), 다결정 실리콘층(203), 터널 절연막(202)을 순차 에칭 가공하고, 또한 실리콘 기판(201)의 노출 영역을 에칭하여, 깊이 200㎚의 소자 분리용 홈(206)을 형성하였다.
계속해서, 도 4의 (b)에 도시한 바와 같이, 소자 분리용 홈(206) 내에 노출한 실리콘 표면에 두께 5㎚의 실리콘 산화막(207)을 열 산화법으로 형성한 후, 소자 분리용 홈(206)이 완전하게 메워지도록, 전면에 소자 분리용 절연막이 되는 과수소화 실라잔 중합체((SiH2NH)n)(208)를 도포하였다.
계속해서, 도 4의 (c)에 도시한 바와 같이, 수증기 분위기 속에서 800℃의 열 처리를 행함으로써, 과수소화 실라잔 중합체(208)를 실리콘 산화막(210)으로 변환하였다. 이 변환 반응 시에 암모니아가 생성되기 때문에, 실리콘 기판(201) 및 다결정 실리콘층(203)과 실리콘 산화막(207)과의 각각의 계면에 실리콘 질화막(209)이 형성된다. 이 실리콘 질화막(209)의 질소량은 3×1014㎝-2정도였다.
그 후, 도 4의 (d)에 도시한 바와 같이, 표면 부분의 실리콘 산화막(210)과 마스크용 실리콘 산화막(205)을 CMP 법으로 제거하고, 표면을 평탄화하였다. 그 후에는 종래예와 마찬가지의 방법으로 메모리 소자를 완성시켰다.
이와 같이 본 실시 형태에 따르면, 먼저 설명한 제1 실시 형태와 마찬가지의 효과가 얻어지는 것은 물론, 소자 분리용 절연막으로서 실라잔 중합체(208)를 이용함으로써, 실리콘 질화막(209)을 형성하기 위한 제조 공정수의 증가를 없앨 수 있다.
또, 본 실시 형태에서는 과수소화 실라잔 중합체(208)를 도포함으로써 소자 분리용 홈(206)을 매립하였지만, 이 대신에 다른 실라잔 중합체를 이용해도 되고, 또한 질소를 포함하는 도포막이면 마찬가지의 효과가 얻어진다. 또한, 본 실시 형태에서는, 실리콘 산화막(207)을 형성한 후에 과수소화 실라잔 중합체(208)를 도포하고 있지만, 실리콘 산화막(207)을 형성하지 않고 직접, 소자 분리용 홈(206) 내에 과수소화 실라잔 중합체(208)를 도포해도 된다.
또한, 본 실시 형태에서는, 부유 게이트 전극의 측벽면 이외에 소자 분리용 홈(206) 내에 노출한 실리콘 기판(201)의 표면에도 실리콘 질화막(209)이 형성된다. 이것은, 먼저도 설명한 바와 같이, 접합 누설 증가 등의 문제점을 초래할 우려가 있고 바람직하지 못하다. 그래서, 부유 게이트 전극 측벽면의 질소 농도는 실리콘 기판 표면의 질소 농도보다 큰 것이 바람직하다.
이것을 실현하기 위해서는, 미리 부유 게이트 전극이 되는 다결정 실리콘층(203)에 질화 반응을 증속하는 불소 등을 첨가해두면 된다. 기타, 실리콘 기판(201)과 다결정 실리콘층(203)의 질화 속도를 바꾸는 것과 같은 고안을 하여야 한다. 또한, 두꺼운 산화막을 개재한 암모니아 질화에서는 도입 질소 농도는 저하하는 것이 알려져 있기 때문에, 산화 반응을 증속하는 붕소나 인 등의 불순물을 실리콘 기판(201)에 도입 등, 실리콘 기판(201)과 다결정 실리콘층(203)의 산화 속도를 바꾸는 것 같은 고안을 해도 된다.
(제3 실시 형태)
도 5 및 도 6은 본 발명의 제3 실시 형태에 따른 불휘발성 반도체 메모리 소자의 제조 공정을 도시하는 단면도이다. 또, 도 5 및 도 6에서는 서로 직교하는 단면이 도시되고 있고, 도면 중 (a)∼(e)의 좌측은 채널 길이 방향을 따른 단면, 우측은 채널 폭 방향을 따른 단면이다.
본 실시 형태는, 제1 실시 형태나 제2 실시 형태에 도시하는 방법으로 제조한 불휘발성 반도체 메모리 소자의 절연 내압을 올려, 메모리 장치의 수율을 더욱 향상시키는 방법이다.
우선, 도 5의 (a)에 도시한 바와 같이, 원하는 불순물을 도핑한 실리콘 기판(301)의 표면 상에, 두께 10㎚의 터널 산질화막(302)을 열 산질화법으로 형성한 후, 부유 게이트 전극의 하층부가 되는 두께 30㎚의 다결정 실리콘층(303), CMP의 스토퍼가 되는 두께 50㎚의 실리콘 질화막(304), RIE의 마스크가 되는 두께 200㎚의 실리콘 산화막(305)을 순차 감압 CVD법으로 퇴적하였다.
그 후, 소자 분리용 홈에 대응하는 패턴의 레지스트 마스크(도시하지 않음)를 이용한 RIE법에 의해, 실리콘 산화막(305), 실리콘 질화막(304), 다결정 실리콘층(303), 터널 산질화막(302)을 순차 에칭 가공하고, 또한 실리콘 기판(301)의 노출 영역을 에칭하여, 깊이 200㎚의 소자 분리용 홈(306)을 형성하였다. 다음에, 노출된 실리콘 표면에 두께 5㎚의 실리콘 산화막(307)을 열 산화법으로 형성하였다.
계속해서, 도 5의 (b)에 도시한 바와 같이, 소자 분리용 홈(306)이 완전하게 메워지도록, 전면에 소자 분리용 절연막이 되는 과수소화 실라잔 중합체(308)를 도포하였다. 그 후, 수증기를 포함하는 분위기 속에서 800℃의 열 처리를 행하여, 과수소화 실라잔 중합체(308)를 실리콘 산화막(310)으로 변환하였다. 이 변환 반응 시에 암모니아가 생성되기 때문에, 실리콘 기판(301) 및 다결정 실리콘층(303)과 실리콘 산화막(307)과의 계면에 실리콘 질화막(309)이 형성된다. 이 실리콘 질화막의 질소량은, 3×1014㎝-2정도였다.
계속해서, 도 5의 (c)에 도시한 바와 같이, 표면 부분의 실리콘 산화막(310)과 마스크용 실리콘 산화막(305)을 CMP 법으로 제거하여 표면을 평탄화하였다. 이 때, CMP 스토퍼용 실리콘 질화막(304)이 노출된다.
계속해서, 도 6의 (d)에 도시한 바와 같이, 노출한 실리콘 질화막(304)을 인산 용액을 이용하여 에칭 제거한 후, 부유 게이트 전극의 상층부가 되는 두께 50㎚의 다결정 실리콘층(311)을 감압 CVD법으로 퇴적하였다. 그 후, 레지스트 마스크(도시하지 않음)를 이용한 RIE법에 의해, 다결정 실리콘층(311)을 에칭 가공하여, 인접하는 부유 게이트 전극을 분할하는 슬릿부(312)를 형성하였다.
계속해서, 도 6의 (e)에 도시한 바와 같이, 전면에 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어지는 3층 구조의 두께 15㎚의 전극 간 절연막(313)을 감압 CVD법으로 순차 퇴적 후, 제어 게이트 전극이 되는 다결정 실리콘층/텅스텐 실리사이드층으로 이루어지는 2층 구조의 두께 100㎚의 도전층(314)을 감압 CVD법으로 순차 퇴적하였다. 또한, RIE의 마스크가 되는 두께 100㎚의 실리콘 질화막(315)을 감압 CVD법으로 퇴적하였다.
그 후, 제어 게이트 패턴에 대응하는 레지스트 마스크(도시하지 않음)를 이용한 RIE법에 의해, 실리콘 질화막(315), 도전층(314), 전극 간 절연막(313), 다결정 실리콘층(311), 다결정 실리콘층(303), 터널 산질화막(302)을 순차 에칭 가공하여, 워드선 방향의 슬릿부(316)를 형성하였다. 이에 의해, 제어 게이트 전극(317) 및 부유 게이트 전극(318)의 형상이 확정된다.
계속해서, 도 6의 (f)에 도시한 바와 같이, 노출면에 두께 10㎚의 실리콘 산화막을 감압 CVD법으로 형성한 후, 리모트 플라즈마법을 이용하여 800℃, 30분, 1kPa의 조건으로 산소 래디컬 산화를 행하고, 전극 측벽 산화막이라고 불리는 실리콘 산화막(319)을 형성하였다. 이 전극 측벽 산화막(319)의 두께는, 부유 게이트 전극의 측벽으로 12㎚가 되었다. 그 후, 이온 주입법을 이용하여 소스/드레인 확산층(320)을 형성하고, 또한 전면을 피복하도록 층간 절연막으로 되는 BPSG막(321)을 감압 CVD법으로 형성하였다. 그 후에는 주지의 방법으로 배선층 등을 형성하여 불휘발성 반도체 메모리 소자를 완성시켰다.
상술한 방법으로 형성한 메모리 소자의, 부유 게이트 전극의 하층부를 포함하는 평면에서 절단한 단면 구조(도 6의 (f)의 B-B' 단면)를 도 7의 (a)에 도시한다. 도 7 중 부호 11은 소자 분리 영역(308), 부호 12는 부유 게이트 전극(303), 부호 13은 측벽 질화층(309), 부호 14는 소스 영역(320), 부호 15는 드레인영역(320), 부호 16은 전극 측벽 산화막(319)이다.
부유 게이트 전극(12)의 소자 분리측의 측벽에는 질화층(13)이 형성되어 있고, 소스/드레인 영역측의 측벽에는 전극 측벽 산화막(16)이 형성되어 있다. 본 실시 형태에서는 부유 게이트 전극(12)의 각부(角部)의 전극 측벽 산화막(16)의 두께는 박막화되어 있지 않기 때문에, 부유 게이트 전극(12)과 소스/드레인 영역(14, 15) 간의 절연 내압은 상승하여, 메모리 장치의 수율이 향상된다. 이 효과는 전극 측벽 산화막(16)을 산소 래디컬 산화로 형성하고 있기 때문에 얻어지는 것이다. 즉, 산소 래디컬 산화에서는 실리콘과 실리콘 질화막의 산화 속도가 거의 동일하기 때문에, 질화된 각부가 박막화되지 않는 것이다.
한편, 종래 기술의 산소 가스나 수증기를 산화제로 하는 열 산화로 전극 측벽 산화막(16)을 형성한 경우의 단면 구조를 도 7의 (b)에 도시한다. 질화된 부유 게이트 전극 각부의 산화 속도는 느리기 때문에, 각부의 박막화가 발생한다. 이 때문에, 부유 게이트 전극(12)과 소스/드레인 영역(14, 15) 사이의 절연 내압이 하강하여, 메모리 장치의 수율이 저하하게 된다.
이와 같이 본 실시 형태에 따르면, 부유 게이트 전극이 되는 다결정 실리콘층(303)의 소자 분리 절연막측의 측벽면에 미리 질화막(309)을 형성해둠으로써, 제1 실시 형태와 마찬가지로, 다른 소자 간에서의 부유 게이트 전극의 형상(면적)의 변동을 억제하여 메모리 특성의 소자 간 변동을 방지할 수 있다고 하는 효과가 얻어지는 것은 물론, 다음과 같은 효과가 얻어진다. 즉, 전극 측벽 산화막의 형성을 위해 산소 래디컬에 의한 산화를 행함으로써, 부유 게이트 전극의 소자 분리 절연막측에서의 막 두께를 충분히 할 수 있어, 부유 게이트 전극과 소스/드레인 확산층 간의 절연 내압의 저하를 방지할 수 있다. 따라서, 불휘발성 반도체 메모리 소자의 절연 내압을 상승시켜, 메모리 장치의 수율을 더욱 향상시키는 것이 가능하게 된다.
또, 본 실시 형태에서는, 리모트 플라즈마법의 산소 래디컬 산화로 전극 측벽 산화막을 형성하였지만, 산소 래디컬을 산화종으로서 포함하는 분위기의 산화라면 된다. 예를 들면, 오존 산화를 이용할 수 있게 된다. 또한, 산소 가스와 수소 가스를 도입하여 가열하고, 이것에 의해서 산소 래디컬을 발생시키는 방법이어도 된다. 또한, 본 실시 형태에서는, 감압 CVD법으로 형성한 실리콘 산화막을 개재하여 산소 래디컬 산화을 행하고 있지만, 직접산소 래디컬 산화해도 되고, 다른 조합이어도 된다.
(제4 실시 형태)
도 8은 본 발명의 제4 실시 형태에 따른 트랜지스터 소자의 제조 공정을 도시하는 단면도이다. 본 실시 형태는 실라잔 중합체의 매립을 이용하여 소자 분리를 형성한 트랜지스터 소자의 절연 내압을 상승시켜 반도체 장치의 수율을 향상하는 방법이다.
우선, 도 8의 (a)에 도시한 바와 같이, 실리콘 기판(401)의 표면 상에, 패드 산화막이라고 불리는 두께 10㎚의 실리콘 산화막(402)을 열 산화법으로 형성한 후, CMP의 스토퍼가 되는 두께 50㎚의 실리콘 질화막(403)을 감압 CVD법으로 퇴적하였다. 그 후, 레지스트 마스크(도시하지 않음)를 이용한 RIE법에 의해, 실리콘 질화막(403), 실리콘 산화막(402)을 순차 에칭 가공하고, 또한 실리콘 기판(401)의 노출 영역을 에칭하여 깊이 200㎚의 소자 분리용 홈(404)을 형성하였다.
계속해서, 도 8의 (b)에 도시한 바와 같이, 노출한 실리콘 표면에 두께 5㎚의 실리콘 산화막(405)을 열 산화법으로 형성한 후, 소자 분리용 홈(404)이 완전하게 메워지도록, 전면에 소자 분리용 절연막이 되는 과수소화 실라잔 중합체(406)를 도포하였다. 계속해서, 수증기 분위기 중에서 800℃의 열 처리를 행하고, 과수소화 실라잔 중합체(406)를 실리콘 산화막(407)으로 변환하였다.
계속해서, 도 8의 (c)에 도시한 바와 같이, 표면 부분의 실리콘 산화막(407)을 CMP법으로 제거하여, 표면을 평탄화하였다. 이 때, CMP 스토퍼용 실리콘 질화막(403)이 노출된다.
계속해서, 도 8의 (d)에 도시한 바와 같이, 노출한 실리콘 질화막(403)을 인산 용액을 이용하여 에칭 제거한 후, 패드 산화막(402)을 희불산 용액을 이용하여 에칭 제거하여, 실리콘 기판 표면(408)을 노출시켰다. 이 때, 소자 분리 산화막(407)의 표면도 에칭되어 20㎚ 후퇴하였다.
계속해서, 도 8의 (e)에 도시한 바와 같이, 오존을 10% 포함하는 산소 분위기 속에서 800℃, 30분, 100Pa의 조건으로, 노출한 실리콘 기판 표면을 산화하여, 게이트 산화막(409)을 형성하였다.
그 후는, 종래예와 마찬가지의 방법으로 게이트 전극, 소스/드레인 확산층, 배선층 등을 형성하여, 트랜지스터 소자를 완성시켰다.
본 실시 형태에서 형성한 트랜지스터의 게이트 산화막(409)은, 종래의 산소가스나 수증기를 산화제로 하는 열 산화로 형성한 경우에 비교하여, 우수한 절연 파괴 내압을 갖고 있고, 반도체 장치의 수율을 대폭 향상하는 것을 알았다.
종래의 산화법으로 절연 파괴 내압이 낮은 원인을 조사한 바, 도 10의 (c)에 도시한 바와 같이, 게이트 산화막(419)이 소자 분리 단부(415)에서 박막화되어 있는 것을 알았다. 이 박막화는 다음의 메카니즘으로 발생하는 것이 판명되었다. 소자 분리용 홈에 매립한 과수소화 실라잔 중합체(406)를 실리콘 산화막(407)으로 변환할 때에, 도 10의 (a)에 도시한 바와 같이, 암모니아 가스(NH3)가 발생하여, 실리콘 기판 표면에 질화층(410)이 형성된다. 이 때문에, 게이트 산화막 형성 직전의 희불산 에칭일 때에, 도 10의 (b)에 도시한 바와 같이, 실리콘 기판 상부의 패드 산화막(402)이나 실리콘 기판측부의 열 산화막(403)이 제거되고, 질화층(410)이 일부 노출한다. 따라서, 종래의 게이트 산화법에서는 도 10의 (c)에 도시한 바와 같이, 질화층(410)의 노출부가 박막화하여 박막화 영역(415)이 형성되게 된다.
한편, 본 실시 형태로 형성한 게이트 산화막(409)은, 도 9에 도시한 바와 같이, 소자 분리 단부에서의 박막화가 억제되고 있는 것이 확인되었다. 이 이유는, 산소 래디컬로 산화되고 있기 때문에, 질화층(410)의 노출부도 충분히 산화되기 때문인 것으로 해석된다.
이와 같이 본 실시 형태에 따르면, 소자 분리용 홈에 매립하는 절연막으로서 과수소화 실라잔 중합체(406)를 이용한 경우에 있어서도, 게이트 산화막(409)의 국소적인 박막화를 방지할 수 있고, 디바이스의 수율을 향상시킬 수 있다. 또한, 게이트 산화막(409)의 국소적인 박막화의 방지에 의해 절연 내압이 향상되기 때문에, 충분한 소자 분리 능력을 실현할 수 있다.
또, 본 실시 형태에서는, 소자 분리용 홈(404)의 매립에 과수소화 실라잔 중합체(406)를 이용하고 있지만, 다른 실라잔 중합체라도 되고, 또한 질소를 포함하는 다른 도포막을 이용한 경우라도 마찬가지의 효과가 얻어진다. 또한, 실시 형태에서는 오존 산화로 게이트 산화막(409)을 형성하였지만, 산소 래디컬을 산화종으로서 포함하는 분위기의 산화이면 어느 것이든 좋다. 리모트 플라즈마법이나 그 밖의 방법의 산소 래디컬 산화라도 된다. 산소 가스와 수소 가스를 도입하여 가열하여 산소 래디컬을 발생시키는 방법이라도 된다.
또한, 실시 형태에서는, 산소 래디컬 산화로 형성한 실리콘 산화막(409)을 그대로 게이트 산화막으로서 이용했지만, 일산화질소 가스 등을 이용한 열 질화나 질소 래디컬을 이용한 래디컬 질화 등에 의해, 질소를 도입하여 산질화막으로 변환하여도 된다. 실리콘 산화막(409)에 질소 이외의 원소를 도입해도 된다. 또한, 이들의 막 위에 고유전체막 등의 다른 절연막을 형성하여 적층막화해도 된다.
또한, 본 발명은 상술한 각 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서, 여러가지 변형하여 실시할 수 있다.
이상 상술한 바와 같이 본 발명에 따르면, 다결정 실리콘 또는 비정질 실리콘으로 이루어지는 부유 게이트 전극의 측벽, 특히 채널 길이 방향을 따른 측벽에 질화막을 형성함으로써, 부유 게이트 전극의 최종 형상의 변동을 없애고, 불휘발성반도체 메모리 소자 등의 소자 간의 특성 변동을 억제할 수 있다.

Claims (17)

  1. 반도체 기판 상에, 터널 절연막을 개재하여 부유 게이트 전극이 형성되고, 그 위에 전극 간 절연막을 개재하여 제어 게이트 전극이 형성된 2층 게이트 구조의 불휘발성 반도체 메모리 소자를 갖는 반도체 장치로서,
    상기 부유 게이트 전극은 다결정 실리콘으로 이루어지고, 상기 부유 게이트 전극의 측벽면 중 적어도 일부에 질화막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판의 일 주면(主面)측에, 2층 게이트 구조의 불휘발성 반도체 메모리 소자를 형성하기 위한 소자 형성 영역을 둘러싸도록 형성된 소자 분리 영역과,
    상기 소자 형성 영역 상의 일부에 터널 절연막을 개재하여 형성된, 다결정 실리콘으로 이루어지는 부유 게이트 전극과,
    상기 부유 게이트 전극 상에 전극 간 절연막을 개재하여 형성된 제어 게이트 전극과,
    상기 부유 게이트 전극의 채널 길이 방향을 따른 2개의 측벽 및 채널 폭 방향을 따른 2개의 측벽 중 적어도 채널 길이 방향을 따른 측벽에 형성된 질화막과,
    상기 소자 분리 영역에 매립하여 형성된 소자 분리용 절연막
    을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 부유 게이트 전극은 채널 길이 방향의 길이가 주변부보다도 중앙부쪽에서 길어지도록 형성된 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판의 일 주면 상에 다결정 또는 비정질의 실리콘으로 이루어지는 부유 게이트 전극을 형성하는 공정과,
    상기 부유 게이트 전극의 측벽면 중 적어도 일부에 질화막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 반도체 기판의 일 주면측의 소자 형성 영역 상의 일부에 터널 절연막을 개재하여, 다결정 또는 비정질의 실리콘으로 이루어지는 부유 게이트 전극을 형성하는 공정과,
    상기 부유 게이트 전극의 채널 길이 방향을 따른 2개의 측벽 및 채널 폭 방향을 따른 2개의 측벽 중 적어도 채널 길이 방향을 따른 측벽에 질화막을 형성하는 공정과,
    상기 부유 게이트 전극 상에 전극 간 절연막을 개재하여 제어 게이트 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 반도체 기판의 일 주면 상에, 터널 절연막과 부유 게이트 전극이 되는 다결정 또는 비정질의 실리콘층을 적층 형성하는 공정과,
    소자 분리용 홈에 대응하는 패턴의 마스크를 이용하여, 상기 실리콘층, 터널 절연막, 및 반도체 기판을 선택적으로 에칭하여 소자 분리용 홈을 형성하는 공정과,
    상기 소자 분리용 홈에 노출한 상기 실리콘층의 측벽면에 질화막을 형성하고, 또한 상기 소자 분리용 홈 내에 소자 분리용 절연막을 매립하여 형성하는 공정과,
    상기 소자 분리용 절연막 및 실리콘층 상에 전극 간 절연막과 제어 게이트 전극이 되는 도전막을 적층 형성하는 공정과,
    제어 게이트 전극에 대응하는 패턴의 마스크를 이용하여, 상기 도전막, 전극 간 절연막, 및 실리콘층을 선택적으로 에칭하여 제어 게이트 전극 및 부유 게이트 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 기판의 일 주면 상에, 터널 절연막과 부유 게이트 전극이 되는 다결정 또는 비정질의 실리콘층을 형성하는 공정과,
    소자 분리용 홈에 대응하는 패턴의 마스크를 이용하여, 상기 실리콘층, 터널 절연막, 및 반도체 기판을 선택적으로 에칭하여 소자 분리용 홈을 형성하는 공정과,
    상기 소자 분리용 홈에 노출한 상기 실리콘층의 측벽면에 질화막을 형성하고, 또한 상기 소자 분리용 홈 내에 소자 분리용 절연막을 매립하여 형성하는 공정과,
    상기 소자 분리용 절연막 및 실리콘층 상에 전극 간 절연막과 제어 게이트 전극이 되는 도전막을 적층 형성하는 공정과,
    제어 게이트 전극에 대응하는 패턴의 마스크를 이용하여, 상기 도전막, 전극 간 절연막, 및 실리콘층을 선택적으로 에칭하여 제어 게이트 전극 및 부유 게이트 전극을 형성하는 공정과,
    상기 게이트 가공으로 새롭게 형성된 부유 게이트 전극의 측벽면에 래디컬 산소를 포함하는 분위기 속에서 실리콘 산화막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 실리콘층의 측벽면에 질화막을 형성하고, 또한 상기 소자 분리용 홈 내에 소자 분리용 절연막을 매립하여 형성하는 공정으로서,
    상기 실리콘층의 측벽면을 질화한 후, 상기 소자 분리용 홈 내에 소자 분리용 절연막을 매립하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항 또는 제7항에 있어서,
    상기 실리콘층의 측벽면에 질화막을 형성하고, 또한 상기 소자 분리용 홈 내에 소자 분리용 절연막을 매립하여 형성하는 공정으로서,
    상기 소자 분리용 홈 내에 질소를 포함하는 도포막을 매립한 후, 상기 도포막을 열 처리함으로써, 상기 실리콘 산화막으로 변환함과 함께 상기 실리콘층의 측벽면을 질화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 실리콘층의 측면을 질화하기 전에, 상기 실리콘층의 측면에 산화막을 형성해 두는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 도포막으로서 실라잔 중합체를 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제6항 또는 제7항에 있어서,
    상기 실리콘층의 측벽의 질소 농도는 상기 반도체 기판 측벽의 질소 농도보다도 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제6항 또는 제7항에 있어서,
    상기 부유 게이트 전극이 되는 실리콘층을 2층으로 형성하기 위해서, 상기 터널 절연막 위에 형성된 실리콘층을 제1층으로 하고, 상기 소자 분리용 절연막을 매립한 후에 제1층의 실리콘층 및 소자 분리용 절연막 위에 제2층의 실리콘층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 반도체 기판의 일 주면측에 소자 형성 영역을 둘러싸도록 소자 분리용 홈을 형성하는 공정과,
    상기 소자 분리용 홈 내에 질소를 포함하는 도포막을 매립하여 형성하는 공정과,
    상기 도포막을 제1 실리콘 산화막으로 변환하여 소자 분리용 절연막을 형성함과 함께, 상기 소자 분리용 홈의 측벽면의 기판 실리콘을 질화하는 공정과,
    래디컬 산소를 포함하는 분위기 속에서 소자 형성 영역의 기판 표면에 제2 실리콘 산화막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    제2 실리콘 산화막을 게이트 절연막, 또는 게이트 절연막의 일부로서 이용하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 도포막은 실라잔 중합체인 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제14항에 있어서,
    상기 소자 분리용 홈의 도포막 매립을, 상기 소자 분리용 홈의 측벽면에 열 산화막을 형성한 후에 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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