JP2865289B2 - フローティングゲート素子の製造方法 - Google Patents
フローティングゲート素子の製造方法Info
- Publication number
- JP2865289B2 JP2865289B2 JP62307357A JP30735787A JP2865289B2 JP 2865289 B2 JP2865289 B2 JP 2865289B2 JP 62307357 A JP62307357 A JP 62307357A JP 30735787 A JP30735787 A JP 30735787A JP 2865289 B2 JP2865289 B2 JP 2865289B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- oxide
- poly
- polysilicon
- anisotropic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 7
- 125000006850 spacer group Chemical group 0.000 claims 2
- 230000001590 oxidative effect Effects 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 61
- 229920005591 polysilicon Polymers 0.000 description 60
- 238000005530 etching Methods 0.000 description 26
- 239000004065 semiconductor Substances 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000010561 standard procedure Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000008030 elimination Effects 0.000 description 2
- 238000003379 elimination reaction Methods 0.000 description 2
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- ANUGLZUSXWJMLQ-UHFFFAOYSA-N F.[O] Chemical compound F.[O] ANUGLZUSXWJMLQ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004299 exfoliation Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
（発明の背景）
（産業上の利用分野）
本発明は、EPROM、EEPPOMや他同様のものなどのデバ
イス製造中に形成される少なくとも二つ重複トポロジー
層をもつ半導体デバイスの製造に関し、より詳細には、
その下部層の側面に隣接するフィラメントの形成を低減
させることに関する。 （従来の技術） 多結晶シリコン（ポリシリコン）の複数の層をもつ半
導体デバイスの製造において、ポリシリコン形成の問題
点は、第二ポリシリコン層（ポリ２）ででき、かつ、下
部ポリシリコン線（ポリ１）を横切る線がエッチングさ
れる段階中に、ポリシリコンのフィラメントが形成され
ることにあった。EPROM又はEEPROMデバイスを形成する
従来の技術では、中間位誘電体は、付着したポリ１の層
の上部に付着される。次に中間位誘電体とポリ１層は下
部ポリ１構造体を形成するため共にエッチングなされ
る。この前記中間位誘電体とポリ１のエッチングの間ポ
リ１層の側部は露呈され、下記に説明なされることとな
るが、これによりこのポリ１の側壁上にそれに引続く上
面の剥離と酸化物の作用が起こる。第一ゲート酸化物は
湿式エッチングをなされ、ポリ１の線下に下部切取部を
つくる。次に周辺のデバイスのゲート酸化物が形成さ
れ、ポリ１層の頂部に厚い酸化物を形成し、さらにポリ
シリコン２（ポリ２）の第二層が付着されエッチングさ
れる。フィラメントを形成するこの流れ即ち一連の製造
段階中には三つの過程がある。第一に、熱酸化物がポリ
１側壁にできるのでポリ１フィラメントが形成される。
このことは、例えばEPROMまたはEEPPOMトランジスタの
積層したゲートをエッチングする間、 ポリ１があとでエッチングなされる際フィラメントを
隠すこととなるポリ１の頂部隅にさらに厚い酸化物を形
成する。第二に、例えばEPROMあるいはEEPROMトランジ
スタの積層したゲートのエッチングの間、又はDRAMやSR
AMや論理回路などにおいての場合の如くMOSトランジス
タのポリ２のエッチングの間、上面剥離の間に形成され
たポリ１の下部切取部分は、ポリ２があとでエッチング
なされる際、ポリ２を隠すこととなる。第三に、ポリ２
の垂直方向の厚さは、ポリ１の線などのように、下部微
細構成上の段階に隣接してはるかに大きいので、例えば
小さな幾何配置が要求され、かつ、等方性エッチングが
使えないVLSI回路のポリ２エッチングの間に、異方性ポ
リ２エッチングが使われるならば、フィラメントが形成
されることとなる。 従来の技術においては、フィラメントを排除するため
に異方性ポリ２エッチングを使うか、またはフィラメン
ト切断マスクが使われるかである。異方性ポリシリコン
エッチングはよりゆるやかな設計を要求するという欠点
があり、それゆえ高密度が問題となるVLSI回路に用いる
ことができない。フィラメント切断マスクは、下部層へ
の重要アライメントを有する余分なマスクを必要とし、
さらに多くの処理工程を加える欠点をもつ。それゆえ、
以下の事が容易に明らかになる。上記の形のデバイスを
製造する方法は、ポリ１とポリ２の両方のフィラメント
が除去されあるいは初めに形成されないことがのぞまし
く、そして異方性ポリシリコンエッチングあるいはフィ
ラメントマスクの使用を必要としないことがのぞまし
い。 （本発明の要約） 簡潔に言うと、本発明によれば、従来技術の上記問題
は最小化される。そして隣接のポリ１のゲート間のポリ
１フィラメントを排除し、かつ、異方性エッチングまた
はフィラメントマスクを使用することなく、隣接のポリ
２のワートライン間のポリ２フィラメントを排除する上
記の形の半導体デバイスの製造の方法を与えている。 ポリ１フィラメントの排除は、ポリ１がエッチングな
された後（中間位誘電体とポリ１の両方が共にエッチン
グされ、望ましいことではないが、ポリ１の側壁を上部
剥離と酸化物に対し露呈する従来技術とは逆である）、
垂直あるいは後退したポリ１の側壁上に中間位の酸化物
／窒化物誘電体を付着することにより、なされる。中間
位の酸化物／窒化物誘電体によって、上記の如く、フィ
ラメントの形成を引き起すポリ１の側壁上への従来技術
による厚さをもつ酸化物の形成が排除される。またポリ
１の側壁が垂直または後退していることが必要である。
さもなければ蒸着された中間位の酸化物／窒化物誘電体
は下部ポリ１の隅を隠し、EPROMまたはEEPROMトランジ
スタの積層ゲートのエッチングの間にポリ１フィラメン
トの形成を引き起す。 ポリ２フィラメントの排除は、ポリ１が既にエッチン
グなされた後、ポリ１層上に酸化物を付着させることに
よりなされる。この酸化物は次に異方性酸化物エッチン
グを使いエッチングされ、これがポリ１の幾何学的形状
の側面に側壁酸化物（SWOX）を形成する。この側壁酸化
物は三つの機能を司る。即ち、第一に、これは上部剥離
の間に形成された下部切取部に充満する。第二に、これ
は下部トポロジーの側壁の隣のポリ２の垂直方向の厚さ
を減少させる。そして第三に、これは、後退した横面が
ポリ１フィラメントを排除するのに使われるなら、ポリ
１の後退した側壁下の領域に充満する。 （１）中間位の酸化物／窒化物誘電体のある垂直または
後退したポリ１側壁と（２）ポリ１の側壁の側壁酸化物
との組合せを使えば、ポリ１とポリ２両方のフィラメン
トを排除できる。 この発明を採用したEPROMの例示用工程フローが下記
に説明されている。 初めに、堀（トランジスタが形成されることとなる領
域）と電解分離領域とが標準的方法で決定される。次に
しきい電圧調整用注入がポリ１トランジスタになされ、
第一エート酸化物が形成され、ポリ１は再び標準的方法
で蒸着される。次に、ポリ１は垂直方向あるいは後退方
向の方法にてエッチングされ、側壁酸化物はポリ１の側
壁に形成され、中間位の酸化物／窒化物誘電体は、それ
ぞれの段階について標準的なよく知られた工程方法を使
い、蒸着される。もしトランジスタを含むポリ２が周辺
部で作られるなら、ここで重要でないパターンは周辺域
から中間位の誘電体を除去するために使われる。しきい
電圧調整と、注入と、第二ゲート酸化とを伴い、ここで
ポリ２は蒸着され普通の方法でドープされる。ポリ２
は、ここで下部ポリ１の微細構成の側面に沿うポリ２フ
ィラメントを残すことなく通常のオーバエッチングの異
方性ポリシリコンエッチングを使い、エッチングなされ
ることが可能となり、実際にエッチングなされる。さら
に、浮遊ゲートEPROMあるいはEEPROM構造の形成におけ
る如く、もしポリ２とポリ１を重ねた構造が同一のエッ
チング方法でエッチングなされるとすれば、ポリ１とポ
リ２の両方のフィラメントが排除されることとなる。ソ
ースとドレインの注入、即ち多段付着と金属被覆の工程
は、次に普通の方法にて成しとげられる。 本発明は下部ポリ１の微細構成に沿うポリフィラメン
トを排除することを特に開示するが、これは下部ポリシ
リコンの微細構成上の金属線間からの金属フィラメント
へ、あるいは他の同様な相互接続の組み合わせへ容易に
拡大できる。 （実施例） まず第１図には、BN+酸化物表面のフィラメントが望
まぬ電流を半導体デバイスの隣接素子間に動かしてしま
う従来技術に従った半導体デバイスの平面図が示されて
いる。基板に配置された埋込まれたN+層（buried N+ la
yer）（BN+）４がしめされている。BN+酸化物（図示さ
れておらず）は基板上とその上の第一ポリシリコン層
（ポリ１）で埋められた層４上に配置される。第二ポリ
シリコン層２はワードラインとして作用し、酸化物層な
らびに窒化物層（図示されておらず）により第一ポリシ
リコン層から分離される。破線で示した長溝３は第一ポ
リシリコン層１にエッチングされ、フィラメント５はチ
ップの隣接素子の制御ゲート間の伝導体として作用すべ
く第二ポリシリコン層２内に示されている。第一ポリシ
リコン層により形成される浮動ゲートを共に接続する第
一ポリシリコン層１内のフィラメント６もまた示されて
いる。フィラメント５と６が、小さな電流から重大な短
絡へと変化させてしまう隣接する素子間に望まぬ電流の
伝達を引き起すことは容易に明らかでる。これら望まし
からぬフィラメントを減少させそして／あるいは排除す
るためにそのようなフィラメント形成の原因が本質的に
排除されるデバイス製造の方法が与えられている。 本発明の好適な実施例に基づくデバイスの形成を含む
段階を示す第2a図から2h図については半導体デバイスの
BN+酸化物領域11が示されている。BN+酸化物は、半導体
基板上に位置し、そして基板それ自体に形成されるかま
たは電解酸化物上に形成される伝導領域を除いて、各個
別の回路素子を互いに分離することが判る。このことの
全ては本技術分野ではよく知られている。 第2a図で判るが、標準的方法で形成されるBN+酸化物
であるBN+酸化物11の基板が示されている。望ましくは
薬3000オングストロームの厚さをもち垂直あるいはやや
後退する横面をもつ第一ポリシリコン層13（ポリ１）
は、例えばよく知られた化学蒸着技術を用い付着され
る。よく知られており第2b図に示された層13の側面に隣
接の増加した厚さをもつ酸化物層である酸化物層15は、
次にTEOSによるまたは炉中のプラヅマを用いるなどの標
準的方法で、ポリシリコン層13上とBN+11上に付着され
る。TEOS付着は等方性であり、TEOSは薄片上に均一に付
着される。酸化物は、ポリ１の線に直接隣接して、酸化
物の垂直方向の厚さは基板上あるいはポリ１それ自体上
よりもはるかに厚い。このことによって、望みの側壁酸
化物フィラメントが引続く異方性酸化物エッチング中に
形成される。（それは後のエッチング中にポリ２フィラ
メントの形成を妨げる後退したポリ１に充満する。）次
に酸化物層15は、第2c図に示されているようにポリシリ
コン層13上の酸化物層が除去されてしまうまで、シリコ
ン酸化物用の標準エッチング剤を使い異方的にエッチン
グなされる。酸化物はポリシリコン層13の側壁のところ
でより厚いので、側壁酸化物17はポリシリコン層13の側
壁上に留まる。 第2d図では、窒化シリコン（ILN）21の250オングスト
ロームの中間層を従えた二酸化シリコンの250オングス
トロームの中間層がBN+酸化物11上に蒸着され、ここで
は側壁酸化物17と第一ポリシリコン層13が露呈され、そ
してさらにここでは化学蒸着により露呈される。ILO/LI
N層は、引続くポリ１のエッチング中にポリ１フィラメ
ントを生じさせることとなるポリ１の酸化を妨げる。そ
れはまた、窒化物がフッ化水素酸素エッチングを妨げる
ので、ポリ１の下部切取部が後に酸化物の上面剥離する
のを予防する。第2e図に示す如く、次にポリシリコン23
の4500オングストロームの第二層が中間層19と21との上
に付着される。第2e図の構造は本来の位置に積層したゲ
ートエッチングによりエッチングされる。標準的異方性
シリコンエッチング剤を使い、かつ、ポリ２フィラメン
トの形成を避ける標準オーバエッチングで、第2f図に示
されているように、第二ポリシリコン層23がエッチング
される。中間シリコン窒化物21と二酸化シリコン19との
層は、次に異方性エッチング剤を使いエッチングなされ
る。ポリ１層の垂直またはやや後退した横面ゆえに、ポ
リ１フィラメントは形成されない。第2h図から明示され
る如く、最終的結果は、全ポリシリコンがBN+酸化物領
域から除去され、隣接素子間の電解酸化物上に電流を伝
導させるフィラメントを残さないということである。 第３図では、本発明の第２の実施例が示されている。
この実施例は側壁酸化物31がBN+酸化物35上の二つの隣
接第一ポリシリコン層間の長溝に全スペースを占有する
ようになされる他は第２図のそれに同様である。このこ
とは、酸化物エッチングの後に残っている側壁酸化物が
第一ポリシリコン層の二つの部分間の全スペースを充満
するように、二つの隣接第一ポリシリコン層33の二つの
部分間に厚い酸化物層を付着することにより達成され
る。この方法は、第二ポリシリコン層39と基板に埋めら
れたN+ビット線との間の実行酸化物厚を増加させる。酸
化物の増加した厚さは、制御ゲートのキャパシタンスを
ビット線寄生キャパシタンスと同じく、これによりデバ
イスのプログラミングと読取り速度とを増加させる。ま
た、埋められたN+酸化物層35の厚さは、プログラミング
あるいは読取り速度を低減させることなく、最終側壁酸
化物の厚さと同一の厚さほど減少させられる。酸化物層
35の厚さの減少はより浅いFAMOSのソース／ドレインを
生ずる（N+ビット線）。より浅いFAMOSのソース／ドレ
インは短チャネル効果を低減させ、実効チャネル長とセ
ルのサイズとの低減を可能とする。また低減された接合
の深さはプログラミングの速度を増加させる。 電解酸化物領域上のフィラメント形成を実質的に低減
する半導体構造の方法が与えられていることが判る。 本発明はその好適な実施例に関して説明されてきた
が、当業者には多くの変更態様や修正態様が直ちに想起
できることであろう。それゆえ添付の特許請求の範囲が
それら変更態様や修正態様などすべてを含む従来技術に
鑑みて可能な限り広汎に解釈されることを意図する。 以上の記載に関連して、以下に各項を開示する。 1. 半導体基板からポリシリコンを除去する方法におい
て、 ａ）半導体基板上に第一の電気的伝達性をもつ層を形
成し、前記第一層が露呈した垂直またはやや後退した側
壁をもつことと、 ｂ）前記第一層の前記露呈側壁上に酸化物の層を形成
することと、 ｃ）前記側壁上の前記酸化物層と前記第一層の露呈表
面との上に絶縁物質層を形成することと、 ｄ）前記第一層のパターン化した部分を除去すること
とを含むことを特徴とする方法。 2.e）方法（ｄ）に先立ち、前記絶縁物質上に第二電気
的伝導層を形成することと、 ｆ）前記第二層のパターン化した部分を除去すること
と、 ｇ）前記側壁に沿うものの他は絶縁層を除去すること
と、 ｈ）前記第一層を除去することとをさらに含むことを
特徴とする前記第１項記載の方法。 3. 前記第一層がポリシリコンであることを特徴とする
前記第１項記載の方法。 4. 前記第一層と第二層とがポリシリコンであることを
特徴とする前記第２項記載の方法。 5. 段階（ｃ）が異方性酸化物エッチング剤で前記酸化
物層をエッチングすることを含み、段階（ｄ）が異方性
エッチング剤で前記第一層をエッチングすることを含む
こととを特徴とする前記第１項記載の方法。 6. 段階（ｃ）が異方性酸化物エッチング剤で前記酸化
物層をエッチングすることを含み、段階（ｄ）が異方性
エッチング剤で前記第一層をエッチングすることを含む
こととを特徴とする前記第２項記載の方法。 7. 段階（ｃ）が異方性酸化物エッチング剤で前記酸化
物層をエッチングすることを含み、段階（ｄ）が前記異
方性シリコンエッチング剤で前記第一層をエッチングす
ることを含むことを特徴とする前記第３項記載の方法。 8. 段階（ｃ）が異方性酸化物エッチング剤で前記酸化
物層をエッチングすることを含み、段階（ｄ）が異方性
シリコンエッチング剤で前記第一ポリシリコン層をエッ
チングすることを含むことを特徴とする前記第４項記載
の方法。 9. 段階（ｆ）が異方性エッチング剤で前記第二層をエ
ッチングすることと異方性絶縁層エッチング剤で前記絶
縁層を除去することとを含むことを特徴とする前記第２
項記載の方法。 10. 段階（ｆ）が異方性シリコンエッチング剤で前記
第二ポリシリコン層をエッチングすることと異方性絶縁
層エッチング剤で前記絶縁層を除去することとを含むこ
とを特徴とする前記第４項記載の方法。 11. 段階（ｆ）が異方性酸化物エッチング剤で前記第
二層をエッチングすることと異方性絶縁層エッチング剤
で前記絶縁層を除去することとを含むことを特徴とする
前記第６項記載の方法。 12. 段階（ｆ）が異方性シリコンエッチング剤で前記
第二ポリシリコン層をエッチングすることと異方性絶縁
層エッチング剤が前記絶縁層を除去することとを含むこ
とを特徴とする前記第８項記載の方法。 13. さらに、堀領域上の段階（ａ）の前記第一層と前
記電解酸化物上の前記第一層の側壁から前記堀領域上の
前記第一層の側壁へ延びる段階（ｂ）の前記酸化物層と
を同時に形成し、前記酸化物層の残る部分よりはるかに
厚い厚さの前記側壁間に延びる前記酸化物層の前記部分
を含むことを特徴とする前記第１項記載の方法。 14. さらに、堀領域上の段階（ａ）の前記第一層と前
記電解酸化物上の前記第一層の側壁から前記堀領域上の
前記第一層の側壁へ延びる段階（ｂ）の前記酸化物層と
を同時に形成し、前記酸化物層の残る部分よりはるかに
厚い厚さの前記側壁間に延びる前記酸化物層の前記部分
を含むことを特徴とする前記第２項記載の方法。 15. さらに、堀領域上に段階（ａ）の前記第一ポリシ
リコン層と前記電解酸化物上の前記第一ポリシリコン層
の側壁から前記堀領域上の前記第一ポリシリコン層の側
壁へ延びる段階（ｂ）の前記酸化物層とを同時に形成
し、前記酸化物層の残りの部分よりはるかに厚い厚さの
前記側壁間に延びる前記酸化物層の前記部分を含むこと
を特徴とする前記第３項記載の方法。 16. さらに、堀領域上に段階（ａ）の前記第一ポリシ
リコン層と前記電解酸化物上の前記第一ポリシリコン層
の側壁から前記堀領域上の前記第一ポリシリコン層の側
壁へ延びる段階（ｂ）の前記酸化物層とを同時に形成
し、前記酸化物層の残りの部分よりはるかに厚い厚さの
前記側壁間に延びる前記酸化物層の前記部分を含むこと
を特徴とする前記第４項記載の方法。 17. さらに、堀領域上に段階（ａ）の前記第一層と前
記電解酸化物上の前記第一層の側壁から前記堀領域上の
前記第一層の側壁へ延びる段階（ｂ）の前記酸化物層と
を同時に形成し、前記酸化物層の残りの部分よりはるか
に厚い厚さの前記側壁間に延びる前記酸化物層の前記部
分を含むことを特徴とする前記第６項記載の方法。 18. さらに、堀領域上に段階（ａ）の前記第一ポリシ
リコン層と前記電解酸化物上の前記第一ポリシリコン層
の側壁から前記堀領域上の前記第一ポリシリコン層の側
壁へ延びる段階（ｂ）の前記酸化物層とを同時に形成
し、前記酸化物層よりはるかに厚い厚さの前記の側壁間
に延びる前記酸化物層の前記部分を含むことを特徴とす
る前記第８項記載の方法。 19. 実施的にフィラメント無しの半導体集積回路にお
いて、 ａ）半導体基板上の一部分に第一ポリシリコン層を形
成することと、 ｂ）前記第一ポリシリコン層の側壁に側壁酸化物を形
成することと、 ｃ）前記第一ポリシリコン層から絶縁なされ前記側壁
に沿い延びる第二ポリシリコン層を形成することと、 ｄ）前記第一ポリシリコン層と第二ポリシリコン層と
のパターン化された部分を除去することとを含むことを
特徴とする方法。 20. 前記第一ポリシリコン層と第二ポリシリコン層と
が段階（ｄ）にて同時に除去されることを特徴とする前
記第19項記載の方法。 21. 段階（ｄ）が前記第一ポリシリコン層と第二ポリ
シリコン層とを異方性シリコンエッチング剤でエッチン
グすることを含むことを特徴とする前記第19項記載の方
法。 22. 段階（ｄ）が前記第一ポリシリコン層と第二ポリ
シリコン層とを異方性シリコンエッチング剤でエッチン
グすることを含むことを特徴とする前記第20項記載の方
法。 23. 本開示は、後に続く中間絶縁層の形成と、第二ポリシ
リコン層の形成と、電界酸化物上の全てのポリシリコン
を除去するために与えられる後の異方性エッチングとに
先立ち、第一ポリシリコン層の側壁に側壁酸化物が形成
される半導体デバイスBN+酸化物上のフィラメント形成
を低減するための方法に関する。
イス製造中に形成される少なくとも二つ重複トポロジー
層をもつ半導体デバイスの製造に関し、より詳細には、
その下部層の側面に隣接するフィラメントの形成を低減
させることに関する。 （従来の技術） 多結晶シリコン（ポリシリコン）の複数の層をもつ半
導体デバイスの製造において、ポリシリコン形成の問題
点は、第二ポリシリコン層（ポリ２）ででき、かつ、下
部ポリシリコン線（ポリ１）を横切る線がエッチングさ
れる段階中に、ポリシリコンのフィラメントが形成され
ることにあった。EPROM又はEEPROMデバイスを形成する
従来の技術では、中間位誘電体は、付着したポリ１の層
の上部に付着される。次に中間位誘電体とポリ１層は下
部ポリ１構造体を形成するため共にエッチングなされ
る。この前記中間位誘電体とポリ１のエッチングの間ポ
リ１層の側部は露呈され、下記に説明なされることとな
るが、これによりこのポリ１の側壁上にそれに引続く上
面の剥離と酸化物の作用が起こる。第一ゲート酸化物は
湿式エッチングをなされ、ポリ１の線下に下部切取部を
つくる。次に周辺のデバイスのゲート酸化物が形成さ
れ、ポリ１層の頂部に厚い酸化物を形成し、さらにポリ
シリコン２（ポリ２）の第二層が付着されエッチングさ
れる。フィラメントを形成するこの流れ即ち一連の製造
段階中には三つの過程がある。第一に、熱酸化物がポリ
１側壁にできるのでポリ１フィラメントが形成される。
このことは、例えばEPROMまたはEEPPOMトランジスタの
積層したゲートをエッチングする間、 ポリ１があとでエッチングなされる際フィラメントを
隠すこととなるポリ１の頂部隅にさらに厚い酸化物を形
成する。第二に、例えばEPROMあるいはEEPROMトランジ
スタの積層したゲートのエッチングの間、又はDRAMやSR
AMや論理回路などにおいての場合の如くMOSトランジス
タのポリ２のエッチングの間、上面剥離の間に形成され
たポリ１の下部切取部分は、ポリ２があとでエッチング
なされる際、ポリ２を隠すこととなる。第三に、ポリ２
の垂直方向の厚さは、ポリ１の線などのように、下部微
細構成上の段階に隣接してはるかに大きいので、例えば
小さな幾何配置が要求され、かつ、等方性エッチングが
使えないVLSI回路のポリ２エッチングの間に、異方性ポ
リ２エッチングが使われるならば、フィラメントが形成
されることとなる。 従来の技術においては、フィラメントを排除するため
に異方性ポリ２エッチングを使うか、またはフィラメン
ト切断マスクが使われるかである。異方性ポリシリコン
エッチングはよりゆるやかな設計を要求するという欠点
があり、それゆえ高密度が問題となるVLSI回路に用いる
ことができない。フィラメント切断マスクは、下部層へ
の重要アライメントを有する余分なマスクを必要とし、
さらに多くの処理工程を加える欠点をもつ。それゆえ、
以下の事が容易に明らかになる。上記の形のデバイスを
製造する方法は、ポリ１とポリ２の両方のフィラメント
が除去されあるいは初めに形成されないことがのぞまし
く、そして異方性ポリシリコンエッチングあるいはフィ
ラメントマスクの使用を必要としないことがのぞまし
い。 （本発明の要約） 簡潔に言うと、本発明によれば、従来技術の上記問題
は最小化される。そして隣接のポリ１のゲート間のポリ
１フィラメントを排除し、かつ、異方性エッチングまた
はフィラメントマスクを使用することなく、隣接のポリ
２のワートライン間のポリ２フィラメントを排除する上
記の形の半導体デバイスの製造の方法を与えている。 ポリ１フィラメントの排除は、ポリ１がエッチングな
された後（中間位誘電体とポリ１の両方が共にエッチン
グされ、望ましいことではないが、ポリ１の側壁を上部
剥離と酸化物に対し露呈する従来技術とは逆である）、
垂直あるいは後退したポリ１の側壁上に中間位の酸化物
／窒化物誘電体を付着することにより、なされる。中間
位の酸化物／窒化物誘電体によって、上記の如く、フィ
ラメントの形成を引き起すポリ１の側壁上への従来技術
による厚さをもつ酸化物の形成が排除される。またポリ
１の側壁が垂直または後退していることが必要である。
さもなければ蒸着された中間位の酸化物／窒化物誘電体
は下部ポリ１の隅を隠し、EPROMまたはEEPROMトランジ
スタの積層ゲートのエッチングの間にポリ１フィラメン
トの形成を引き起す。 ポリ２フィラメントの排除は、ポリ１が既にエッチン
グなされた後、ポリ１層上に酸化物を付着させることに
よりなされる。この酸化物は次に異方性酸化物エッチン
グを使いエッチングされ、これがポリ１の幾何学的形状
の側面に側壁酸化物（SWOX）を形成する。この側壁酸化
物は三つの機能を司る。即ち、第一に、これは上部剥離
の間に形成された下部切取部に充満する。第二に、これ
は下部トポロジーの側壁の隣のポリ２の垂直方向の厚さ
を減少させる。そして第三に、これは、後退した横面が
ポリ１フィラメントを排除するのに使われるなら、ポリ
１の後退した側壁下の領域に充満する。 （１）中間位の酸化物／窒化物誘電体のある垂直または
後退したポリ１側壁と（２）ポリ１の側壁の側壁酸化物
との組合せを使えば、ポリ１とポリ２両方のフィラメン
トを排除できる。 この発明を採用したEPROMの例示用工程フローが下記
に説明されている。 初めに、堀（トランジスタが形成されることとなる領
域）と電解分離領域とが標準的方法で決定される。次に
しきい電圧調整用注入がポリ１トランジスタになされ、
第一エート酸化物が形成され、ポリ１は再び標準的方法
で蒸着される。次に、ポリ１は垂直方向あるいは後退方
向の方法にてエッチングされ、側壁酸化物はポリ１の側
壁に形成され、中間位の酸化物／窒化物誘電体は、それ
ぞれの段階について標準的なよく知られた工程方法を使
い、蒸着される。もしトランジスタを含むポリ２が周辺
部で作られるなら、ここで重要でないパターンは周辺域
から中間位の誘電体を除去するために使われる。しきい
電圧調整と、注入と、第二ゲート酸化とを伴い、ここで
ポリ２は蒸着され普通の方法でドープされる。ポリ２
は、ここで下部ポリ１の微細構成の側面に沿うポリ２フ
ィラメントを残すことなく通常のオーバエッチングの異
方性ポリシリコンエッチングを使い、エッチングなされ
ることが可能となり、実際にエッチングなされる。さら
に、浮遊ゲートEPROMあるいはEEPROM構造の形成におけ
る如く、もしポリ２とポリ１を重ねた構造が同一のエッ
チング方法でエッチングなされるとすれば、ポリ１とポ
リ２の両方のフィラメントが排除されることとなる。ソ
ースとドレインの注入、即ち多段付着と金属被覆の工程
は、次に普通の方法にて成しとげられる。 本発明は下部ポリ１の微細構成に沿うポリフィラメン
トを排除することを特に開示するが、これは下部ポリシ
リコンの微細構成上の金属線間からの金属フィラメント
へ、あるいは他の同様な相互接続の組み合わせへ容易に
拡大できる。 （実施例） まず第１図には、BN+酸化物表面のフィラメントが望
まぬ電流を半導体デバイスの隣接素子間に動かしてしま
う従来技術に従った半導体デバイスの平面図が示されて
いる。基板に配置された埋込まれたN+層（buried N+ la
yer）（BN+）４がしめされている。BN+酸化物（図示さ
れておらず）は基板上とその上の第一ポリシリコン層
（ポリ１）で埋められた層４上に配置される。第二ポリ
シリコン層２はワードラインとして作用し、酸化物層な
らびに窒化物層（図示されておらず）により第一ポリシ
リコン層から分離される。破線で示した長溝３は第一ポ
リシリコン層１にエッチングされ、フィラメント５はチ
ップの隣接素子の制御ゲート間の伝導体として作用すべ
く第二ポリシリコン層２内に示されている。第一ポリシ
リコン層により形成される浮動ゲートを共に接続する第
一ポリシリコン層１内のフィラメント６もまた示されて
いる。フィラメント５と６が、小さな電流から重大な短
絡へと変化させてしまう隣接する素子間に望まぬ電流の
伝達を引き起すことは容易に明らかでる。これら望まし
からぬフィラメントを減少させそして／あるいは排除す
るためにそのようなフィラメント形成の原因が本質的に
排除されるデバイス製造の方法が与えられている。 本発明の好適な実施例に基づくデバイスの形成を含む
段階を示す第2a図から2h図については半導体デバイスの
BN+酸化物領域11が示されている。BN+酸化物は、半導体
基板上に位置し、そして基板それ自体に形成されるかま
たは電解酸化物上に形成される伝導領域を除いて、各個
別の回路素子を互いに分離することが判る。このことの
全ては本技術分野ではよく知られている。 第2a図で判るが、標準的方法で形成されるBN+酸化物
であるBN+酸化物11の基板が示されている。望ましくは
薬3000オングストロームの厚さをもち垂直あるいはやや
後退する横面をもつ第一ポリシリコン層13（ポリ１）
は、例えばよく知られた化学蒸着技術を用い付着され
る。よく知られており第2b図に示された層13の側面に隣
接の増加した厚さをもつ酸化物層である酸化物層15は、
次にTEOSによるまたは炉中のプラヅマを用いるなどの標
準的方法で、ポリシリコン層13上とBN+11上に付着され
る。TEOS付着は等方性であり、TEOSは薄片上に均一に付
着される。酸化物は、ポリ１の線に直接隣接して、酸化
物の垂直方向の厚さは基板上あるいはポリ１それ自体上
よりもはるかに厚い。このことによって、望みの側壁酸
化物フィラメントが引続く異方性酸化物エッチング中に
形成される。（それは後のエッチング中にポリ２フィラ
メントの形成を妨げる後退したポリ１に充満する。）次
に酸化物層15は、第2c図に示されているようにポリシリ
コン層13上の酸化物層が除去されてしまうまで、シリコ
ン酸化物用の標準エッチング剤を使い異方的にエッチン
グなされる。酸化物はポリシリコン層13の側壁のところ
でより厚いので、側壁酸化物17はポリシリコン層13の側
壁上に留まる。 第2d図では、窒化シリコン（ILN）21の250オングスト
ロームの中間層を従えた二酸化シリコンの250オングス
トロームの中間層がBN+酸化物11上に蒸着され、ここで
は側壁酸化物17と第一ポリシリコン層13が露呈され、そ
してさらにここでは化学蒸着により露呈される。ILO/LI
N層は、引続くポリ１のエッチング中にポリ１フィラメ
ントを生じさせることとなるポリ１の酸化を妨げる。そ
れはまた、窒化物がフッ化水素酸素エッチングを妨げる
ので、ポリ１の下部切取部が後に酸化物の上面剥離する
のを予防する。第2e図に示す如く、次にポリシリコン23
の4500オングストロームの第二層が中間層19と21との上
に付着される。第2e図の構造は本来の位置に積層したゲ
ートエッチングによりエッチングされる。標準的異方性
シリコンエッチング剤を使い、かつ、ポリ２フィラメン
トの形成を避ける標準オーバエッチングで、第2f図に示
されているように、第二ポリシリコン層23がエッチング
される。中間シリコン窒化物21と二酸化シリコン19との
層は、次に異方性エッチング剤を使いエッチングなされ
る。ポリ１層の垂直またはやや後退した横面ゆえに、ポ
リ１フィラメントは形成されない。第2h図から明示され
る如く、最終的結果は、全ポリシリコンがBN+酸化物領
域から除去され、隣接素子間の電解酸化物上に電流を伝
導させるフィラメントを残さないということである。 第３図では、本発明の第２の実施例が示されている。
この実施例は側壁酸化物31がBN+酸化物35上の二つの隣
接第一ポリシリコン層間の長溝に全スペースを占有する
ようになされる他は第２図のそれに同様である。このこ
とは、酸化物エッチングの後に残っている側壁酸化物が
第一ポリシリコン層の二つの部分間の全スペースを充満
するように、二つの隣接第一ポリシリコン層33の二つの
部分間に厚い酸化物層を付着することにより達成され
る。この方法は、第二ポリシリコン層39と基板に埋めら
れたN+ビット線との間の実行酸化物厚を増加させる。酸
化物の増加した厚さは、制御ゲートのキャパシタンスを
ビット線寄生キャパシタンスと同じく、これによりデバ
イスのプログラミングと読取り速度とを増加させる。ま
た、埋められたN+酸化物層35の厚さは、プログラミング
あるいは読取り速度を低減させることなく、最終側壁酸
化物の厚さと同一の厚さほど減少させられる。酸化物層
35の厚さの減少はより浅いFAMOSのソース／ドレインを
生ずる（N+ビット線）。より浅いFAMOSのソース／ドレ
インは短チャネル効果を低減させ、実効チャネル長とセ
ルのサイズとの低減を可能とする。また低減された接合
の深さはプログラミングの速度を増加させる。 電解酸化物領域上のフィラメント形成を実質的に低減
する半導体構造の方法が与えられていることが判る。 本発明はその好適な実施例に関して説明されてきた
が、当業者には多くの変更態様や修正態様が直ちに想起
できることであろう。それゆえ添付の特許請求の範囲が
それら変更態様や修正態様などすべてを含む従来技術に
鑑みて可能な限り広汎に解釈されることを意図する。 以上の記載に関連して、以下に各項を開示する。 1. 半導体基板からポリシリコンを除去する方法におい
て、 ａ）半導体基板上に第一の電気的伝達性をもつ層を形
成し、前記第一層が露呈した垂直またはやや後退した側
壁をもつことと、 ｂ）前記第一層の前記露呈側壁上に酸化物の層を形成
することと、 ｃ）前記側壁上の前記酸化物層と前記第一層の露呈表
面との上に絶縁物質層を形成することと、 ｄ）前記第一層のパターン化した部分を除去すること
とを含むことを特徴とする方法。 2.e）方法（ｄ）に先立ち、前記絶縁物質上に第二電気
的伝導層を形成することと、 ｆ）前記第二層のパターン化した部分を除去すること
と、 ｇ）前記側壁に沿うものの他は絶縁層を除去すること
と、 ｈ）前記第一層を除去することとをさらに含むことを
特徴とする前記第１項記載の方法。 3. 前記第一層がポリシリコンであることを特徴とする
前記第１項記載の方法。 4. 前記第一層と第二層とがポリシリコンであることを
特徴とする前記第２項記載の方法。 5. 段階（ｃ）が異方性酸化物エッチング剤で前記酸化
物層をエッチングすることを含み、段階（ｄ）が異方性
エッチング剤で前記第一層をエッチングすることを含む
こととを特徴とする前記第１項記載の方法。 6. 段階（ｃ）が異方性酸化物エッチング剤で前記酸化
物層をエッチングすることを含み、段階（ｄ）が異方性
エッチング剤で前記第一層をエッチングすることを含む
こととを特徴とする前記第２項記載の方法。 7. 段階（ｃ）が異方性酸化物エッチング剤で前記酸化
物層をエッチングすることを含み、段階（ｄ）が前記異
方性シリコンエッチング剤で前記第一層をエッチングす
ることを含むことを特徴とする前記第３項記載の方法。 8. 段階（ｃ）が異方性酸化物エッチング剤で前記酸化
物層をエッチングすることを含み、段階（ｄ）が異方性
シリコンエッチング剤で前記第一ポリシリコン層をエッ
チングすることを含むことを特徴とする前記第４項記載
の方法。 9. 段階（ｆ）が異方性エッチング剤で前記第二層をエ
ッチングすることと異方性絶縁層エッチング剤で前記絶
縁層を除去することとを含むことを特徴とする前記第２
項記載の方法。 10. 段階（ｆ）が異方性シリコンエッチング剤で前記
第二ポリシリコン層をエッチングすることと異方性絶縁
層エッチング剤で前記絶縁層を除去することとを含むこ
とを特徴とする前記第４項記載の方法。 11. 段階（ｆ）が異方性酸化物エッチング剤で前記第
二層をエッチングすることと異方性絶縁層エッチング剤
で前記絶縁層を除去することとを含むことを特徴とする
前記第６項記載の方法。 12. 段階（ｆ）が異方性シリコンエッチング剤で前記
第二ポリシリコン層をエッチングすることと異方性絶縁
層エッチング剤が前記絶縁層を除去することとを含むこ
とを特徴とする前記第８項記載の方法。 13. さらに、堀領域上の段階（ａ）の前記第一層と前
記電解酸化物上の前記第一層の側壁から前記堀領域上の
前記第一層の側壁へ延びる段階（ｂ）の前記酸化物層と
を同時に形成し、前記酸化物層の残る部分よりはるかに
厚い厚さの前記側壁間に延びる前記酸化物層の前記部分
を含むことを特徴とする前記第１項記載の方法。 14. さらに、堀領域上の段階（ａ）の前記第一層と前
記電解酸化物上の前記第一層の側壁から前記堀領域上の
前記第一層の側壁へ延びる段階（ｂ）の前記酸化物層と
を同時に形成し、前記酸化物層の残る部分よりはるかに
厚い厚さの前記側壁間に延びる前記酸化物層の前記部分
を含むことを特徴とする前記第２項記載の方法。 15. さらに、堀領域上に段階（ａ）の前記第一ポリシ
リコン層と前記電解酸化物上の前記第一ポリシリコン層
の側壁から前記堀領域上の前記第一ポリシリコン層の側
壁へ延びる段階（ｂ）の前記酸化物層とを同時に形成
し、前記酸化物層の残りの部分よりはるかに厚い厚さの
前記側壁間に延びる前記酸化物層の前記部分を含むこと
を特徴とする前記第３項記載の方法。 16. さらに、堀領域上に段階（ａ）の前記第一ポリシ
リコン層と前記電解酸化物上の前記第一ポリシリコン層
の側壁から前記堀領域上の前記第一ポリシリコン層の側
壁へ延びる段階（ｂ）の前記酸化物層とを同時に形成
し、前記酸化物層の残りの部分よりはるかに厚い厚さの
前記側壁間に延びる前記酸化物層の前記部分を含むこと
を特徴とする前記第４項記載の方法。 17. さらに、堀領域上に段階（ａ）の前記第一層と前
記電解酸化物上の前記第一層の側壁から前記堀領域上の
前記第一層の側壁へ延びる段階（ｂ）の前記酸化物層と
を同時に形成し、前記酸化物層の残りの部分よりはるか
に厚い厚さの前記側壁間に延びる前記酸化物層の前記部
分を含むことを特徴とする前記第６項記載の方法。 18. さらに、堀領域上に段階（ａ）の前記第一ポリシ
リコン層と前記電解酸化物上の前記第一ポリシリコン層
の側壁から前記堀領域上の前記第一ポリシリコン層の側
壁へ延びる段階（ｂ）の前記酸化物層とを同時に形成
し、前記酸化物層よりはるかに厚い厚さの前記の側壁間
に延びる前記酸化物層の前記部分を含むことを特徴とす
る前記第８項記載の方法。 19. 実施的にフィラメント無しの半導体集積回路にお
いて、 ａ）半導体基板上の一部分に第一ポリシリコン層を形
成することと、 ｂ）前記第一ポリシリコン層の側壁に側壁酸化物を形
成することと、 ｃ）前記第一ポリシリコン層から絶縁なされ前記側壁
に沿い延びる第二ポリシリコン層を形成することと、 ｄ）前記第一ポリシリコン層と第二ポリシリコン層と
のパターン化された部分を除去することとを含むことを
特徴とする方法。 20. 前記第一ポリシリコン層と第二ポリシリコン層と
が段階（ｄ）にて同時に除去されることを特徴とする前
記第19項記載の方法。 21. 段階（ｄ）が前記第一ポリシリコン層と第二ポリ
シリコン層とを異方性シリコンエッチング剤でエッチン
グすることを含むことを特徴とする前記第19項記載の方
法。 22. 段階（ｄ）が前記第一ポリシリコン層と第二ポリ
シリコン層とを異方性シリコンエッチング剤でエッチン
グすることを含むことを特徴とする前記第20項記載の方
法。 23. 本開示は、後に続く中間絶縁層の形成と、第二ポリシ
リコン層の形成と、電界酸化物上の全てのポリシリコン
を除去するために与えられる後の異方性エッチングとに
先立ち、第一ポリシリコン層の側壁に側壁酸化物が形成
される半導体デバイスBN+酸化物上のフィラメント形成
を低減するための方法に関する。
【図面の簡単な説明】
第１図は従来技術の半導体素子をもつ半導体チップ部分
の平面図であり、第一ポリシリコン層と第二ポリシリコ
ン層によりBN+酸化物（埋め込まれたBN+酸化物）上に形
成されたフィラメントを示す図である。 第2a図から2h図は本発明に基づく半導体デバイスを製造
するために必要となる工程段階を示す一連の概略図であ
る。 第３図は本発明に基づく半導体デバイスの第二実施例の
概略図である。 １……第一ポリシリコン層 ２……第二ポリシリコン層 ５、６……フィラメント 11……BN+酸化物 13……第一ポリシリコン層 15……酸化物。
の平面図であり、第一ポリシリコン層と第二ポリシリコ
ン層によりBN+酸化物（埋め込まれたBN+酸化物）上に形
成されたフィラメントを示す図である。 第2a図から2h図は本発明に基づく半導体デバイスを製造
するために必要となる工程段階を示す一連の概略図であ
る。 第３図は本発明に基づく半導体デバイスの第二実施例の
概略図である。 １……第一ポリシリコン層 ２……第二ポリシリコン層 ５、６……フィラメント 11……BN+酸化物 13……第一ポリシリコン層 15……酸化物。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 シェイム ゴパル ガーグ
アメリカ合衆国 テキサス州 79424
ラボック エイテイフィフス ストリー
ト 5207
(72)発明者 カリパットナム ヴィヴェック ラオ
アメリカ合衆国 テキサス州 75073
プラノ ジェネヴァ レーン 1408
(56)参考文献 特開 昭61−19176（ＪＰ，Ａ)
特開 昭62−24675（ＪＰ，Ａ)
特開 昭61−35551（ＪＰ，Ａ)
特開 昭61−229368（ＪＰ，Ａ)
特開 昭59−178775（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.6，ＤＢ名)
H01L 27/788 - 29/792
Claims (1)
- (57)【特許請求の範囲】 １．フローティングゲート素子を製造する方法におい
て、 （ａ）基板上に、露呈した垂直の側壁を有する第１の導
電層を形成し、 （ｂ）前記側壁を熱酸化せずに、前記側壁上にあって、
前記第１の導電層の水平表面上に存在せず、そして露呈
した彎曲した表面を有するスペーサを形成し、 （ｃ）前記スペーサの彎曲表面上と、前記第１の導電層
の水平面上に絶縁層を堆積し、 （ｄ）前記絶縁層上に第２の導電層を堆積し、そして （ｅ）前記第２の導電層に前記絶縁層、及び前記第１の
導電層の部分を除去することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US937758 | 1986-12-04 | ||
| US06/937,758 US4749443A (en) | 1986-12-04 | 1986-12-04 | Sidewall oxide to reduce filaments |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63155769A JPS63155769A (ja) | 1988-06-28 |
| JP2865289B2 true JP2865289B2 (ja) | 1999-03-08 |
Family
ID=25470354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62307357A Expired - Lifetime JP2865289B2 (ja) | 1986-12-04 | 1987-12-04 | フローティングゲート素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4749443A (ja) |
| JP (1) | JP2865289B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4878996A (en) * | 1986-12-04 | 1989-11-07 | Texas Instruments Incorporated | Method for reduction of filaments between electrodes |
| FR2634318B1 (fr) * | 1988-07-13 | 1992-02-21 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire integree |
| US5296396A (en) * | 1988-12-05 | 1994-03-22 | Sgs-Thomson Microelectronics S.R.L. | Matrix of EPROM memory cells with a tablecloth structure having an improved capacitative ratio and a process for its manufacture |
| IT1227989B (it) * | 1988-12-05 | 1991-05-20 | Sgs Thomson Microelectronics | Matrice di celle di memoria eprom con struttura a tovaglia con migliorato rapporto capacitivo e processo per la sua fabbricazione |
| US5010028A (en) * | 1989-12-29 | 1991-04-23 | Texas Instruments Incorporated | Method of making hot electron programmable, tunnel electron erasable contactless EEPROM |
| US5151375A (en) * | 1990-06-13 | 1992-09-29 | Waferscale Integration, Inc. | EPROM virtual ground array |
| US5204835A (en) * | 1990-06-13 | 1993-04-20 | Waferscale Integration Inc. | Eprom virtual ground array |
| JP3002309B2 (ja) * | 1990-11-13 | 2000-01-24 | ウエハスケール インテグレーション， インコーポレイテッド | 高速ｅｐｒｏｍアレイ |
| US5285131A (en) * | 1990-12-03 | 1994-02-08 | University Of California - Berkeley | Vacuum-sealed silicon incandescent light |
| US5493177A (en) * | 1990-12-03 | 1996-02-20 | The Regents Of The University Of California | Sealed micromachined vacuum and gas filled devices |
| US5327378A (en) * | 1992-03-04 | 1994-07-05 | Waferscale Integration, Inc. | Easily manufacturable compact EPROM |
| US5397725A (en) * | 1993-10-28 | 1995-03-14 | National Semiconductor Corporation | Method of controlling oxide thinning in an EPROM or flash memory array |
| US5656533A (en) * | 1996-01-17 | 1997-08-12 | National Semiconductor Corporation | Method of preventing polysilicon stringers during formation of a stacked double polysilicon structure by using dielectric sidewall spacers |
| US5654231A (en) * | 1996-03-25 | 1997-08-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of eliminating buried contact trench in SRAM technology |
| US7064034B2 (en) * | 2002-07-02 | 2006-06-20 | Sandisk Corporation | Technique for fabricating logic elements using multiple gate layers |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607777A (ja) * | 1983-06-27 | 1985-01-16 | Mitsubishi Electric Corp | 不揮発性モスメモリ装置 |
| US4597824A (en) * | 1983-11-11 | 1986-07-01 | Kabushiki Kaisha Toshiba | Method of producing semiconductor device |
| JPS60182171A (ja) * | 1984-02-29 | 1985-09-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4628588A (en) * | 1984-06-25 | 1986-12-16 | Texas Instruments Incorporated | Molybdenum-metal mask for definition and etch of oxide-encapsulated metal gate |
| JPH0810726B2 (ja) * | 1984-07-06 | 1996-01-31 | 株式会社東芝 | 半導体装置の製造方法 |
| JPS61229368A (ja) * | 1985-04-03 | 1986-10-13 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ |
| US4597060A (en) * | 1985-05-01 | 1986-06-24 | Texas Instruments Incorporated | EPROM array and method for fabricating |
| JPS6223150A (ja) * | 1985-07-24 | 1987-01-31 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS62268164A (ja) * | 1986-05-15 | 1987-11-20 | Mitsubishi Electric Corp | 不揮発性トランジスタメモリ素子およびその製造方法 |
-
1986
- 1986-12-04 US US06/937,758 patent/US4749443A/en not_active Expired - Lifetime
-
1987
- 1987-12-04 JP JP62307357A patent/JP2865289B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63155769A (ja) | 1988-06-28 |
| US4749443A (en) | 1988-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5057447A (en) | Silicide/metal floating gate process | |
| US8222684B2 (en) | Method of manufacturing a semiconductor integrated circuit using a selective disposal spacer technique and semiconductor integrated circuit manufactured thereby | |
| US6498062B2 (en) | DRAM access transistor | |
| JP2780986B2 (ja) | 集積回路の製造方法 | |
| US7164170B2 (en) | Recess gate transistor structure for use in semiconductor device and method thereof | |
| JP2865289B2 (ja) | フローティングゲート素子の製造方法 | |
| JPH0878533A (ja) | 半導体装置及びその製造方法 | |
| US4806201A (en) | Use of sidewall oxide to reduce filaments | |
| US6297109B1 (en) | Method to form shallow junction transistors while eliminating shorts due to junction spiking | |
| KR100404787B1 (ko) | 비휘발성 반도체 기억 장치 및 그 제조 방법 | |
| US20060011971A1 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| JP2002033406A (ja) | フラッシュメモリセルの製造方法 | |
| JP2002280452A (ja) | 効果的に短絡を防止できる集積回路装置およびその製造方法 | |
| JPH0851144A (ja) | 半導体集積回路の一部の構成体及びその製造方法 | |
| US6818505B2 (en) | Non-volatile semiconductor memory device and manufacturing method thereof | |
| US4878996A (en) | Method for reduction of filaments between electrodes | |
| US5705440A (en) | Methods of fabricating integrated circuit field effect transistors having reduced-area device isolation regions | |
| JP5020467B2 (ja) | 半導体装置の製造方法 | |
| KR100571773B1 (ko) | 메모리 소자 제조방법 | |
| US20020187615A1 (en) | Method for forming isolations in memory devices with common source lines | |
| GB2345578A (en) | A method of manufacturing a semiconductor device including a trench | |
| US20030100166A1 (en) | Method for avoiding the effects of lack of uniformity in trench isolated integrated circuits | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| US5160988A (en) | Semiconductor device with composite surface insulator | |
| JP2001284557A (ja) | 不揮発性半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |