JPS61229368A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
- Publication number
- JPS61229368A JPS61229368A JP60070651A JP7065185A JPS61229368A JP S61229368 A JPS61229368 A JP S61229368A JP 60070651 A JP60070651 A JP 60070651A JP 7065185 A JP7065185 A JP 7065185A JP S61229368 A JPS61229368 A JP S61229368A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- floating gate
- insulating film
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分計〕
本発明は、浮遊ゲート電極の電位を静電容量結合により
制御する制御ゲート電極が、浮遊ゲート電極の上に設け
られている浮遊ゲート型半導体不揮発性メモリに関する
。
制御する制御ゲート電極が、浮遊ゲート電極の上に設け
られている浮遊ゲート型半導体不揮発性メモリに関する
。
（発明の概要〕
本発明は制御ゲート電極が浮遊ゲート電極上に設けられ
ている構造の不揮発性メモリにおいて、浮遊ゲート電極
と制御ゲート電極との間の１間絶縁膜に７０００以上の
化学気相成長法による二酸化シリコン膜（以下■ＴＯ膜
と呼ぶ）と化学気相成長法による窒化シリコン膜（以下
ＣＶＤ電化電化上呼ぶ）とを二重構造にして用いること
にＬカ、プログラム電圧の低電圧化及び高歩留、高信頼
性化、さらにプロセスの低温化を同時に計るものである
。
ている構造の不揮発性メモリにおいて、浮遊ゲート電極
と制御ゲート電極との間の１間絶縁膜に７０００以上の
化学気相成長法による二酸化シリコン膜（以下■ＴＯ膜
と呼ぶ）と化学気相成長法による窒化シリコン膜（以下
ＣＶＤ電化電化上呼ぶ）とを二重構造にして用いること
にＬカ、プログラム電圧の低電圧化及び高歩留、高信頼
性化、さらにプロセスの低温化を同時に計るものである
。
従来の浮遊ゲート屋不揮発性メモリは、浮遊ゲート電極
と制御ゲート電極との間の層間絶縁膜を多結晶シリコン
（ポリシリコン）より成る浮遊ゲート電極を熱酸化して
形成していｔｏこのポリシリコンの熱酸化膜（以下では
ポリシリコン酸化膜と呼ぶ）を介して、浮遊ゲート電極
と制御ゲート電極との静電容量結合を計り、浮遊ゲート
電極の電位を制御ゲート電極の電位によって制御してい
友。
と制御ゲート電極との間の層間絶縁膜を多結晶シリコン
（ポリシリコン）より成る浮遊ゲート電極を熱酸化して
形成していｔｏこのポリシリコンの熱酸化膜（以下では
ポリシリコン酸化膜と呼ぶ）を介して、浮遊ゲート電極
と制御ゲート電極との静電容量結合を計り、浮遊ゲート
電極の電位を制御ゲート電極の電位によって制御してい
友。
しかし、ポリシリコン酸化膜は単結晶シリコンの熱酸化
＠に比べて電流が流れやすく、絶縁耐圧も低いという欠
点を有している。これらの欠点は浮遊ゲート型の不揮発
性メモリのリーク電流による保持特性の劣化および絶縁
破壊を引起し、製品の歩留、保持特性などの傷頼性含低
下させている。
＠に比べて電流が流れやすく、絶縁耐圧も低いという欠
点を有している。これらの欠点は浮遊ゲート型の不揮発
性メモリのリーク電流による保持特性の劣化および絶縁
破壊を引起し、製品の歩留、保持特性などの傷頼性含低
下させている。
そこで、以上の欠点を補う九めに二つの方法が考えられ
る。一つは、ポリシリコン酸化膜を形成する時の愚度を
１１００℃程度の高温にすることでである。これは、ポ
リシリコン酸化膜の膜質は、高温で酸化するほど曳くな
るからである。もう一つの方法は、ポリシリコン酸化膜
の膜厚を厚くして、絶縁耐圧を上げることである。しか
し、第一の方法の高温による酸化は、半導体素子の高密
度の集積化を計るｔめの半導体製造プロセスの低温化の
要求とは相反するものである。第二の、ポリシリコン酸
化膜の膜厚を厚くする方法は、膜厚と静電容量とが反比
例の関係にあるので、膜厚を厚くすると容量が小さくな
り、容重結合が弱くなって制御ゲート電極で浮遊ゲート
電極の電位を制御しに〈〈なってしまう。
る。一つは、ポリシリコン酸化膜を形成する時の愚度を
１１００℃程度の高温にすることでである。これは、ポ
リシリコン酸化膜の膜質は、高温で酸化するほど曳くな
るからである。もう一つの方法は、ポリシリコン酸化膜
の膜厚を厚くして、絶縁耐圧を上げることである。しか
し、第一の方法の高温による酸化は、半導体素子の高密
度の集積化を計るｔめの半導体製造プロセスの低温化の
要求とは相反するものである。第二の、ポリシリコン酸
化膜の膜厚を厚くする方法は、膜厚と静電容量とが反比
例の関係にあるので、膜厚を厚くすると容量が小さくな
り、容重結合が弱くなって制御ゲート電極で浮遊ゲート
電極の電位を制御しに〈〈なってしまう。
以上のように、容・１結合用の絶縁膜としてポリシリコ
ン酸化膜を用い几浮遊ゲート屋不揮発性メモリは、リー
ク電流や絶縁破壊の危険が大きく、保持特性などの僧頼
性が低かつ几。しかも、これらの欠点を補うことは実際
上不可能であつｔｏ〔問題点を解決する九めの手段〕 上述の問題点を解決する九めに、本発明では浮遊ゲート
電極と制御ゲート電極との間の容量結合用の層間Ｊ８縁
膜を、Ｈ’ｒＯ膜とＣＶＤ窒化膜との二層構造とし九〇 〔作用〕 １（Ｔｏ膜は、化学気相成長法により７００℃以上の実
温で作られる酸化膜であり、３ＧＯＡ以下の厚さにも均
一性良く堆積することができ、薄くしても絶縁耐圧は高
く、トンネル電流特性は単結晶クリコンの熱酸化膜とほ
ぼ同じでリーク電流のほとんど無い非常に優れ比特性を
有している。ま７ｔ、ＣＶＤ９’ｌ化膜は、化学気相成
長により作られる絶縁膜であり、ＨＴＯ膜と比べるとリ
ーク電流が多いが、誘電率が酸化膜の約２倍あるので容
量結合用の絶縁膜として優れているう即ち、層間絶縁膜
をＨＴＯ膜とＣＶＤ窒化膜の二層構造とすると、全体の
静電容１は、同じ膜厚の酸化膜だけの時と比べて大きく
なる。二層構造の絶縁膜の比誘電率ヲ１．２〜１．４と
すれば、不揮発性メモリのプログラム電圧は（Ｌ７〜１
８倍にすることができる。
ン酸化膜を用い几浮遊ゲート屋不揮発性メモリは、リー
ク電流や絶縁破壊の危険が大きく、保持特性などの僧頼
性が低かつ几。しかも、これらの欠点を補うことは実際
上不可能であつｔｏ〔問題点を解決する九めの手段〕 上述の問題点を解決する九めに、本発明では浮遊ゲート
電極と制御ゲート電極との間の容量結合用の層間Ｊ８縁
膜を、Ｈ’ｒＯ膜とＣＶＤ窒化膜との二層構造とし九〇 〔作用〕 １（Ｔｏ膜は、化学気相成長法により７００℃以上の実
温で作られる酸化膜であり、３ＧＯＡ以下の厚さにも均
一性良く堆積することができ、薄くしても絶縁耐圧は高
く、トンネル電流特性は単結晶クリコンの熱酸化膜とほ
ぼ同じでリーク電流のほとんど無い非常に優れ比特性を
有している。ま７ｔ、ＣＶＤ９’ｌ化膜は、化学気相成
長により作られる絶縁膜であり、ＨＴＯ膜と比べるとリ
ーク電流が多いが、誘電率が酸化膜の約２倍あるので容
量結合用の絶縁膜として優れているう即ち、層間絶縁膜
をＨＴＯ膜とＣＶＤ窒化膜の二層構造とすると、全体の
静電容１は、同じ膜厚の酸化膜だけの時と比べて大きく
なる。二層構造の絶縁膜の比誘電率ヲ１．２〜１．４と
すれば、不揮発性メモリのプログラム電圧は（Ｌ７〜１
８倍にすることができる。
さらに、Ｈ’ｆ’Ｏ膜、ＣＶＤ窒化膜は化学気相成長法
で形成されるので、均一性が良く、歩留も高い。
で形成されるので、均一性が良く、歩留も高い。
（実施例〕
第１図から第３図に本発明による実施例を示す。
第１図はチャンネル注入を、第２図はトンネル注入型、
第３図はＰＡＣ注入をの不揮発性メモリの断面図である
。どの構造の場合も、本発明の適用方法は基本的に同様
で、半導体基板１の表面近傍にソース領域２お工びドレ
イン領域３が設けられており、これら２つの領域にはさ
まれ次基板１の表面上にゲート絶縁膜４があり、その上
に浮遊ゲート電極５、その上ｖＣＦｉＴｏ膜６ トＣＶ
Ｄ’ｆｆｌ化膜７とからなる絶縁膜、さらにその上に
制御ゲート電、甑８が順次設けられている。
第３図はＰＡＣ注入をの不揮発性メモリの断面図である
。どの構造の場合も、本発明の適用方法は基本的に同様
で、半導体基板１の表面近傍にソース領域２お工びドレ
イン領域３が設けられており、これら２つの領域にはさ
まれ次基板１の表面上にゲート絶縁膜４があり、その上
に浮遊ゲート電極５、その上ｖＣＦｉＴｏ膜６ トＣＶ
Ｄ’ｆｆｌ化膜７とからなる絶縁膜、さらにその上に
制御ゲート電、甑８が順次設けられている。
第１図から第３４図には、電子の注入法の異なる゛３種
類のメモリへの実施例を示し友が、本発明は浮遊ゲート
型で浮遊ゲート電極上に制御ゲート電極が設けられてい
る形の半導体不揮発性メモリであれば、まつ九〈同様に
適用することができる。
類のメモリへの実施例を示し友が、本発明は浮遊ゲート
型で浮遊ゲート電極上に制御ゲート電極が設けられてい
る形の半導体不揮発性メモリであれば、まつ九〈同様に
適用することができる。
ＨＴＯ膜６は、通常、８１Ｈ４，ＮｔＯま之はＨｇＣｌ
２．Ｎ、Ｏの混合ガスから減圧気相成長法で形成するこ
とができる。形成温度は８００℃〜９００℃が制御性、
均一性、膜質等に優れている。
２．Ｎ、Ｏの混合ガスから減圧気相成長法で形成するこ
とができる。形成温度は８００℃〜９００℃が制御性、
均一性、膜質等に優れている。
ＣＶＤ窒化膜７は、Ｓ ｉ Ｈ４とＮＭ３ま几は５ｉｌ
ｌ、ＣＪ４とＮＨｓ の混合ガスから減圧気相成長法
で形成することができる。プラズマを利用し九減圧気相
成長法でも可能である。
ｌ、ＣＪ４とＮＨｓ の混合ガスから減圧気相成長法
で形成することができる。プラズマを利用し九減圧気相
成長法でも可能である。
本発明は以上に述ぺ比重うに、浮遊ゲート型不揮発性メ
モリにおいて、浮遊ゲート電極と制御ゲート電極との容
量結合用層間絶縁膜として、ＨＴＯ膜とＣＶＤ窒化膜と
を二層構造にして用いることによって、プログラム電圧
の低電圧化、製品の高歩留、高信頼化、さらに製造プロ
セスの低温化等の効果、利点を得ることができる。
モリにおいて、浮遊ゲート電極と制御ゲート電極との容
量結合用層間絶縁膜として、ＨＴＯ膜とＣＶＤ窒化膜と
を二層構造にして用いることによって、プログラム電圧
の低電圧化、製品の高歩留、高信頼化、さらに製造プロ
セスの低温化等の効果、利点を得ることができる。
第１図〜第３図は、それぞれ、本発明による半導体不揮
発性メモリの第１〜第５の実施例を表わす断面模式図で
ある。 ５・・・・・・浮遊ゲート電極 ６・・・・・・ＨＴＯ膜 ７・・・・・・ＣＶＤ窒化膜 ８・・・・・・制御ゲート電極 以 上
発性メモリの第１〜第５の実施例を表わす断面模式図で
ある。 ５・・・・・・浮遊ゲート電極 ６・・・・・・ＨＴＯ膜 ７・・・・・・ＣＶＤ窒化膜 ８・・・・・・制御ゲート電極 以 上
Claims (2)
- （１）半導体基板上に設けられた第１の絶縁膜と、前記
第１の絶縁膜上に設けられた浮遊ゲート電極と、前記浮
遊ゲート電極上に設けられた第２の絶縁膜と、前記第２
の絶縁膜上に設けられ前記第２の絶縁膜を誘電体とし静
電容量結合により前記浮遊ゲート電極の電位を制御する
ための制御ゲート電極とから少なくとも構成される半導
体不揮発性メモリにおいて、 前記第２の絶縁膜が酸化膜とその上に設けられた窒化膜
の二層より成ることを特徴とする半導体不揮発性メモリ
。 - （２）前記酸化膜は７００℃以上の化学気相成長法によ
り形成される二酸化シリコン膜であり、前記窒化膜は化
学気相成長あるいはプラズマを用いた化学気相成長によ
り形成される窒化シリコン膜であることを特徴とする特
許請求の範囲第１項記載の半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070651A JPS61229368A (ja) | 1985-04-03 | 1985-04-03 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070651A JPS61229368A (ja) | 1985-04-03 | 1985-04-03 | 半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61229368A true JPS61229368A (ja) | 1986-10-13 |
Family
ID=13437764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070651A Pending JPS61229368A (ja) | 1985-04-03 | 1985-04-03 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61229368A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155769A (ja) * | 1986-12-04 | 1988-06-28 | テキサス インスツルメンツ インコーポレイテッド | フローティングゲート素子の製造方法 |
| JPH0354869A (ja) * | 1989-07-21 | 1991-03-08 | Seiko Instr Inc | 半導体不揮発性メモリ |
| JPH03102878A (ja) * | 1989-09-18 | 1991-04-30 | Seiko Instr Inc | 電気的消去可能半導体不揮発性メモリ |
| US5172200A (en) * | 1990-01-12 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | MOS memory device having a LDD structure and a visor-like insulating layer |
| US5188976A (en) * | 1990-07-13 | 1993-02-23 | Hitachi, Ltd. | Manufacturing method of non-volatile semiconductor memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161874A (ja) * | 1983-02-23 | 1984-09-12 | テキサス・インスツルメンツ・インコ−ポレイテツド | 浮遊ゲ−トメモリおよびその製造方法 |
-
1985
- 1985-04-03 JP JP60070651A patent/JPS61229368A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59161874A (ja) * | 1983-02-23 | 1984-09-12 | テキサス・インスツルメンツ・インコ−ポレイテツド | 浮遊ゲ−トメモリおよびその製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155769A (ja) * | 1986-12-04 | 1988-06-28 | テキサス インスツルメンツ インコーポレイテッド | フローティングゲート素子の製造方法 |
| JPH0354869A (ja) * | 1989-07-21 | 1991-03-08 | Seiko Instr Inc | 半導体不揮発性メモリ |
| JPH03102878A (ja) * | 1989-09-18 | 1991-04-30 | Seiko Instr Inc | 電気的消去可能半導体不揮発性メモリ |
| US5172200A (en) * | 1990-01-12 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | MOS memory device having a LDD structure and a visor-like insulating layer |
| US5188976A (en) * | 1990-07-13 | 1993-02-23 | Hitachi, Ltd. | Manufacturing method of non-volatile semiconductor memory device |
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