KR100567299B1 - 반도체 장치 및 반도체 장치의 게이트 구조 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 게이트 구조 제조 방법 Download PDF

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Abstract

반도체 장치 및 이 장치를 만드는 방법. 제1 실시예에 따른 장치는 실리콘(111) 표면을 제공하고, 표면 상에 결정 실리콘 질화물의 유전체층을 형성하고 실리콘 질화물의 유전체층 상에 전극층을 형성함으로써 제조된다. 실리콘(111) 표면은 클리닝되어 원자적으로 평탄해진다. 약 850℃ 내지 1000℃ 온도에서 약 1x10-7 내지 약 1x10-5 Torr의 압력으로 암모니아 분위기 내에 표면을 위치시킴으로써 결정 실리콘 질화물의 유전체층이 형성된다. 전극층은 대량 도핑된 실리콘이다. 제2 실시예에 따르면, 약 2 모노층의 두께를 갖는 결정 실리콘 질화물의 제1 유전체층이 위에 형성된 실리콘(111) 표면이 제공된다. 실리콘 질화물과 호환가능하고 실리콘 질화물보다 높은 유전율을 갖는 제2 유전체층이 제1 유전체층 상에 형성되고 전극층은 제2 유전체층 상에 형성된다. 약 2 모노층의 두께를 갖는 실리콘 질화물의 제3 유전체층이 제2 유전체층 및 전극층 사이에 형성될 수 있다. 제2 유전체층은 바람직하게 탄탈륨 5산화물, 티타늄 2산화물 및 페로브스카이트(perovskite) 재료로 이루어진 클래스로부터 취해진다. 양 실리콘 질화물층은 제1 실시예에서와 같이 형성될 수 있다. 전극층은 바람직하게 대량 도핑된 실리콘이다.
반도체 장치, 초박 결정 실리콘 질화물, 실리콘(111), 유전체층, 전극층, 터널링

Description

반도체 장치 및 반도체 장치의 게이트 구조 제조 방법{PROCESS TO PRODUCE ULTRATHIN CRYSTALLINE SILICON NITRIDE ON Si(111) FOR ADVANCED GATE DIELECTRICS}
도 1은 본 발명에 따른 제1 실시예에 따라서 제조된 반도체 장치의 단면도.
도 2는 본 발명에 따른 제2 실시예에 따라서 제조된 반도체 장치의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : Si(111) 기판
3 : 유전체층(실리콘 질화물)
5 : 전극층
11 : Si(111) 기판
13 : 제1 유전체층(실리콘 질화물)
15 : 제2 유전체층(탄탈륨 5산화물)
17 : 제3 유전체층(실리콘 질화물)
19 : 전극층
본 발명은 Si(111) 상에 초박 결정 실리콘 질화물을 제조하는 방법 및 이와 같은 초박 결정 실리콘 질화물을 사용한 반도체 장치의 형성에 관한 것이다.
VLSI 기술에서 외형(geometry)의 지속적인 크기 축소는, 이러한 크기 축소의 결과로서, 구성 요소 막 두께의 감소에 영향을 끼쳤는데, 그러한 구성 요소의 예로는, FET 반도체 장치를 위한 게이트 유전체 및 반도체 메모리 장치를 위한 캐패시터 유전체가 있다. 이러한 막에 대한 두께의 균일성 요건(현 기술에서 대략 0.14nm의 두께)은 필요한 크기를 얻기 위해서 실리콘 웨이퍼 표면 조직(즉, 후속 계면 거칠기(interfacial roughness))을 특별히 제어할 것을 필요로 한다. 초박막에 대한 계면 거칠기(interface roughness)의 예리한 민감도는 큰 웨이퍼(200mm 또는 300mm)에 관해 요구된 제어를 고려할 때 명백하다.
종래의 실리콘 반도체 기술은, 지난 20년이상 광범위하게 연구된 Si(100) 상의 산화막과 관련된 계면 트랩 밀도(Dit) 문제 때문에 대부분 Si(100) 기판을 포함한다. 더욱이, HF-최종 처리와 같이 현재 개발된 표면 준비 방법은 예기된 유전체 막두께의 균일성 요건을 위해 받아들일 수 없는 거칠기를 갖는 Si(100) 수소-처리된 표면이 될 수 있다는 것이 증명되었다.
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실리콘 질화물과 같은 대안의 유전체 재료의 사용은 게이트 유전율(dielectric constant)을 증가시키고 또한 게이트 재료 내의 불순물(dopant)에 대한 확산 장벽으로서의 기능을 하는 수단으로서 고려되었다. 그러나, Si(100) 상에 실리콘 질화물을 제조하는 현재의 기술은 궁극적인 장치 성능을 열화시키는 해로운 계면 상태(트랩)를 나타낼 수 있는 비결정 질화물 또는 산화 질화물(oxynitride)층이 되게 한다.
Si(100) 기판 상의 실리콘 2산화물 유전체가 갖는 다른 문제는 붕소 도핑된 폴리실리콘 게이트 구조로부터 붕소가 실리콘 2산화물을 통해 확산될 수 있다는 것이고, 이 문제는 게이트 산화물 두께 외형이 감소되면서 증대되어, 이에 의해 특히 채널 영역에서 장치의 특성을 열화시킨다. 반면에, 실리콘 질화물을 통해서는 붕소가 확산되지 않지만, 실리콘 질화물과 Si(100) 간의 계면이 비결정 실리콘 질화물이 되어 액티브 반도체 장치의 채널 내에서 전자 흐름의 중단을 야기함으로써 실리콘 2산화물 갖는 구조보다 열등한 구조를 제공한다.
실리콘 2산화물 유전체가 갖는 또다른 문제는, 두께가 매우 얇아지면, 트랜지스터의 게이트로부터 드레인까지의 전자 터널링의 결과로서 허용될 수 없는 누설 전류가 발생된다는 것이다. 실리콘 질화물은 실리콘 2산화물보다 큰 벌크(bulk) 유전율(약 3.9와 비교하여 ~7)을 갖기 때문에, 얇은 실리콘 2산화물층과 동일한 정전 용량 밀도를 갖는 두꺼운 실리콘 질화물층이 사용될 수 있다. 전자 터널링 전류가 층 두께에 지수함수적으로 의존하기 때문에, 약 10 내지 20Å의 유전체 두께의 증가에도 몇 자릿수만큼 누설 전류를 감소시킬 수 있다.
최근 연구에 따르면, Si(111) 상의 산화물로부터의 Dit가 Si(100) 상의 것에 견줄 수 있게 되어, 이러한 기판 상의 장치가 가능해지는 것으로 증명되었다. 실리콘(111) 표면은 표면 준비 용액 pH의 조심스런 제어로부터 수소-처리되고 원자적으로 평탄(atomically flat)하도록 제어될 수 있다. 따라서, 결과로서 생기는 매끄러운 표면은 다음의 막 피착 후 낮은 거칠기(<0.1nm, rms) 계면이 될 수 있다. 최근의 연구에 따르면, 또한 약 10-7 내지 약 10-5Torr NH3 부분 압력하의 800℃ 및 1130℃ 사이의 온도에서, 어떤 표면 불순물도 검출되지 않은 원자적으로 순수한 Si(111) 표면과 NH3와의 반응으로부터 Si(111) 상의 정돈된 실리콘 질화막의 잠재적인 형성이 설명되었다. 클리닝 공정(cleaning process)은, 예를 들어 표준 반도체 습식 클리닝을 포함할 수 있는데, 그 다음에 (화학적 또는 열적) 산화 작용을 하고 그 후에, H-처리를 위해 산화물을 HF-최종 제거(last-stripping)한다. 그 후, 수소는 질화물 피착을 위한 온도 램프업(ramp-up)의 과정 중에 흡수 제거된다. 다르게, 클리닝은 잘 정돈된 표면을 형성하기 위해서 약 10-11 내지 약 10-9Torr의 초고 진공(UHV), 약 1100℃에서의 "플래시 가열(flash heating)" 및 상온에서의 냉각에 의해 일어날 수 있다. 적당한 온도 조건(850℃ 내지 1000℃)하에서, Si(111) 표면을 덮는 질화막은 원자적으로 평탄한데, 질화물 테라스(terraces) 간에는 단일 높이의 스텝(step)만이 존재한다. 따라서, 결과로서 생기는 결정막은 에피택셜 질화물층에 유용하고, 또는 표면 패시베이션 및 후속되는 결정 또는 비결정 유전체막의 과성장의 모걱에 유용할 것이다.
이와 같은 에피택셜층과 연관된 계면 상태 밀도는 댕글링 결합(dangling bonds)이 에피택셜 성장 공정으로 소비되기 때문에 낮다. 더욱이, Si(111) 표면 준비에 의해 제공될 수 있는 매끄러운 계면은 또한 원자적으로 평탄한 질화물층이 된다. 이와 같이 뚜렷한 매끄러운 계면은 우수한 도핑 확산 장벽뿐만 아니라 향상된 전자 이동 특성(적은 계면 스캐터링(scattering))이 된다. 임의의 잔류 댕글링 결합은 H2 또는 D2 소결 공정으로부터 충분히 만족될 수 있다.
본 발명에 따르면, 종래 기술의 상술한 문제는 이에 따라 최소화되고, 배재적이지는 않지만 반도체 장치용 게이트 유전체 및 반도체 메모리 장치 내의 캐패시터 유전체로서 주로 사용하기 위해 Si(111) 상의 초박 결정 실리콘 질화물층이 제공된다.
요약해서, Si(111) 상에 결정 실리콘 질화물을 성장시킴으로써 붕소 확산에 대한 장벽이 유지되고, 게다가 Si(100) 기판 위의 비결정 실리콘 질화물의 경우에서와 같이 채널이 중단되지 않는다.
본 발명에 따라 최소화된 종래 기술의 다른 문제는 구동 전류가 게이트 전극과 기판 간의 정전 용량에 비례한다는 사실에 근거한다. 그러므로, 유전체의 접촉 영역이 감소함에 따라서, 주어진 구동 전류에 대해서, 유전체 두께도 감소되어야만 한다. 이 결과는 게이트 전극으로부터의 전자가 유전체를 통해서 터널링 가능하고 채널 또는 드레인 전류에 추가되어, 장치 제어가 결여된다는 것이다. 실리콘 2산화물의 유전율이 약 3.9이고 실리콘 질화물의 유전율이 약 7이기 때문에, 실리콘 질화물의 두꺼운 층은 동일한 정전 용량 및 구동 전류 특성을 제공받을 수 있고, 게다가 유전체를 통한 전자 터널링을 방지할 수 있다.
본 발명에 따른 반도체 장치를 형성하기 위해서, 클리닝되고 상기 규정된 바와 같이 원자적으로 평탄한 Si(111)의 표면이 초기에 제공된다. Si(111) 표면은 표준 반응 챔버 내에 놓여지고 이 챔버는 분순물 제거 처리되어 약 5초 내지 약 5분동안 약 850℃ 내지 약 1000℃의 온도에서 약 1x10-7 내지 1x10-5 Torr의 암모니아 부분 압력으로 암모니아(NH3)로 채워져서 Si(111) 상에 약 0.3nm 내지 약 3nm의 결정 실리콘 질화물의 박층을 제공한다. 다음으로 반도체 장치의 나머지는 예를 들어, 폴리실리콘층으로 도핑된 층 또는 실리콘 질화물층 위의 금속층을 피착하는 표준 방식으로 제조된다. 붕소가 도핑된 폴리실리콘 전극의 경우에, 붕소는 유전체로서 실리콘 질화물을 사용하기 때문에 유전체를 통한 확산이 방지될 것이다.
실리콘 질화물이 유전체 재료로서 상술되었지만, 보다 높은 유전율을 갖고 실리콘 질화물과 호환가능한 다른 재료가 사용될 수 있다는 것을 인정하여야만 한다. 실리콘 호환성의 결여로, 예를 들어 탄탈륨 5산화물(Ta2O5), 티타늄 2산화물(TiO2) 또는 페로브스카이트 재료와의 계면에서 SiOX를 형성하게 되는 경우, 실리콘 질화물의 매우 얇은 층을 사용하여 유전 재료를 Si(111) 기판 및/또는 유전체 위의 전극으로부터 분리시킬 수 있으며, 이와 같은 층은 약 2 모노층(monolayers)의 두께를 갖는다.
먼저 도 1을 참고하면, 본 발명의 제1 실시예에 따라서 제조된 반도체 장치가 도시되어 있다. 반도체 장치는 결정 실리콘 질화물(Si3N4)(3)의 유전체층이 위에 형성된 Si(111) 기판(1)을 포함한다. 붕소 또는 인 또는 비소 도핑된 다결정 실리콘의 전극층(5)이 유전체층 위에 형성되어 완전한 반도체 액티브 트랜지스터 구조를 형성한다.
도 1의 반도체 장치는 상술한 바와 같은 방식으로 클리닝되어 원자적으로 평탄한 노출 표면을 갖는 기판(1)을 제공함으로써 제조된다. 기판은 4분 동안 900℃의 온도에서 1x10-6 Torr의 압력으로 정화되어 암모니아 가스로 채워진 반응 챔버 내에 놓여져 클리닝된 표면 상에 0.5nm의 두께를 갖는 결정 실리콘 질화물(3)의 층을 형성한다. 반응 챔버는 그 후에 정화되고 붕소 또는 인 또는 비소를 함유한 다결정 실리콘이 표준 방식으로 실리콘 질화물층 위에 피착되어 전극층(5)을 제공한다.
도 2를 참조하면, 본 발명의 제2 실시예에 따라서 제조된 반도체 장치가 도시되어 있다. 반도체 장치는 2 모노층 두께를 갖는 결정 실리콘 질화물(Si3N4)(13)의 제1 유전체층이 위에 형성된 Si(111) 기판(11)을 포함한다. 탄탈륨 5산화물(15)의 제2층이 두께 4nm를 갖는 실리콘 질화물 위에 피착되고 2 모노층 두께를 갖는 실리콘 질화물(17)의 제3 유전체층이 후속하여 피착된다. 붕소 또는 인 또는 비소 도핑된 다결정 실리콘의 전극층(19)이 제3 유전체층(17) 위에 형성되어 완전한 반도체 액티브 트랜지스터 구조를 형성한다.
도 2의 반도체 장치는 제1 실시예에서와 같이 노출된 표면을 갖는 기판(11)을 제공함으로써 제조된다. 이 기판은 4분동안 900℃의 온도에서 1x10-6 Torr의 압력으로 정화된 후 암모니아 가스로 채워진 반응 챔버 내에 놓여져 클리닝된 표면 상에 2 모노층의 두께를 갖는 결정 실리콘 질화물(13)의 제1 유전체층을 형성한다. 반응 챔버는 그 후에 정화되고 4nm의 두께를 갖는 탄탈륨 5산화물(15)의 제2 유전체층이 표준 방식으로 제1 유전체층 위에 피착된다. 반응 챔버는 다시 정화되고 결정 실리콘 질화물(17)의 제3 유전체층이 제1 유전체층에서 사용된 동일한 절차를 사용하여 제2 유전체층(15) 위에 피착된다. 붕소 또는 인 또는 비소를 함유한 다결정 실리콘층은 표준 방식으로 실리콘 질화물층 위에 피착되어 전극층(19)을 형성한다.
본 발명은 그것의 특정한 바람직한 실시예를 참조하여 기술되었지만, 다수의 변화 및 변경이 곧 당업자에게 분명해질 것이다. 그러므로, 첨부된 청구항은 종래 기술의 견지에서 가능한 넓게 해석되어 모든 이러한 변화 및 변경을 포함해야 한다.
요약해서, Si(111) 상에 결정 실리콘 질화물을 성장함으로써 붕소 확산에 대한 장벽이 유지되고, 게다가 Si(100) 기판 위의 비결정 실리콘 질화물의 경우에서와 같이 채널이 중단되지 않는다.

Claims (21)

  1. 반도체 장치를 위한 게이트 구조의 제조 방법에 있어서,
    (a) 표면을 갖는 실리콘(111)의 기판을 제공하는 단계,
    (b) 상기 실리콘(111)의 표면 상에 결정 실리콘 질화물의 유전체 게이트 층을 형성하는 단계, 및
    (c) 상기 결정 실리콘 질화물의 유전체층 상에 게이트 전극층을 형성하는 단계
    를 포함하는 반도체 장치를 위한 게이트 구조의 제조 방법.
  2. 제1항에 있어서, 상기 표면을 클리닝하고 상기 표면을 원자적으로 평탄하게 하는 단계를 더 포함하는 반도체 장치를 위한 게이트 구조의 제조 방법.
  3. 제1항에 있어서, 상기 결정 실리콘 질화물의 유전체층을 형성하는 상기 단계가 약 850℃ 내지 약 1000℃의 온도에서 약 1x10-7 내지 약 1x10-5 Torr의 압력의 암모니아 분위기에 상기 표면을 위치시키는 단계를 포함하는 반도체 장치를 위한 게이트 구조의 제조 방법.
  4. 제2항에 있어서, 상기 결정 실리콘 질화물의 유전체층을 형성하는 상기 단계가 약 850℃ 내지 약 1000℃의 온도에서 약 1x10-7 내지 약 1x10-5 Torr의 압력의 암모니아 분위기에 상기 표면을 위치시키는 단계를 포함하는 반도체 장치를 위한 게이트 구조의 제조 방법.
  5. 제3항에 있어서, 상기 전극층은 붕소 도핑된 실리콘인 반도체 장치를 위한 게이트 구조의 제조 방법.
  6. 제4항에 있어서, 상기 전극층은 붕소 도핑된 실리콘인 반도체 장치를 위한 게이트 구조의 제조 방법.
  7. 반도체 장치에 있어서,
    (a) 실리콘(111) 표면,
    (b) 상기 표면 상의 결정 실리콘 질화물의 유전체층, 및
    (c) 상기 실리콘 질화물의 유전체층 상의 전극층
    을 포함하는 반도체 장치.
  8. 제7항에 있어서, 상기 표면이 클리닝되고 원자적으로 평탄한 반도체 장치.
  9. 제7항에 있어서, 상기 전극층이 붕소 도핑된 실리콘인 반도체 장치.
  10. 제8항에 있어서, 상기 전극층이 붕소 도핑된 실리콘인 반도체 장치.
  11. 반도체 장치를 제조하는 방법에 있어서,
    (a) 실리콘(111) 표면을 제공하는 단계,
    (b) 약 2 모노층(monolayers)의 두께를 갖는 결정 실리콘 질화물의 제1 유전체층을 상기 표면 상에 형성하는 단계,
    (c) 실리콘 질화물과 호환가능하고 실리콘 질화물보다 높은 유전율을 갖는 제2 유전체층을 상기 제1 유전체층 상에 형성하는 단계, 및
    (d) 상기 제2 유전체층 위에 전극층을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 제2 유전체층과 상기 전극층간에 약 2 모노층의 두께를 갖는 실리콘 질화물의 제3 유전체층을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서, 상기 제2 유전체층은 탄탈륨 5산화물, 티타늄 2산화물 및 페로브스카이트(perovskite) 재료로 이루어진 클래스로부터 취해지는 반도체 장치의 제조 방법.
  14. 제12항에 있어서, 상기 제2 유전체층은 탄탈륨 5산화물, 티타늄 2산화물 및 페로브스카이트 재료로 이루어진 클래스로부터 취해지는 반도체 장치의 제조 방법.
  15. 제11항에 있어서, 상기 결정 실리콘 질화물의 제1 유전체층을 형성하는 상기 단계는 약 850℃ 내지 약 1000℃의 온도에서 약 1x10-7 내지 약 1x10-5 Torr의 압력의 암모니아 분위기에 상기 표면을 위치시키는 단계를 포함하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서, 상기 결정 실리콘 질화물의 유전체층을 형성하는 상기 단계는 약 850℃ 내지 약 1000℃의 온도에서 약 1x10-7 내지 약 1x10-5 Torr의 압력의 암모니아 분위기에 상기 표면을 위치시키는 단계를 포함하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 전극층은 붕소 도핑된 실리콘인 반도체 장치의 제조 방법.
  18. 반도체 장치에 있어서,
    (a) 실리콘(111) 표면,
    (b) 약 2 모노층의 두께를 갖는 상기 표면 상의 결정 실리콘 질화물의 제1 유전체층,
    (c) 실리콘 질화물과 호환가능하고 실리콘 질화물보다 높은 유전율을 갖는 상기 제1 유전체층 상의 제2 유전체층, 및
    (d) 상기 제2 유전체층 위의 전극층
    을 포함하는 반도체 장치.
  19. 제18항에 있어서, 상기 제2 유전체층과 상기 전극층 간에 약 2 모노층의 두께를 갖는 실리콘 질화물의 제3 유전체층을 더 포함하는 반도체 장치.
  20. 제19항에 있어서, 상기 제2 유전체층은 탄탈륨 5산화물, 티타늄 2산화물 및 페로브스카이트 재료로 이루어진 클래스로부터 취해지는 반도체 장치.
  21. 제20항에 있어서, 상기 전극층이 붕소 도핑된 실리콘인 반도체 장치.
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