KR100489650B1 - 반도체장치의커패시터제조방법 - Google Patents

반도체장치의커패시터제조방법

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Abstract

본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 보다 상세하게는 스토리지폴리막과 유전체막 사이에 유티엔시오(UTNCO : Utlra Thin Nitrogen Coordinate Oxide)막을 증착시킨 반도체장치의 커패시터 제조방법에 관한 것이다.
발명은, 스토리지전극을 형성시킬 수 있는 스토리지폴리막을 절연막 및 하부구조를 갖는 웨이퍼 위에 증착하는 단계; 상기 스토리지폴리막을 사진공정과 식각공정을 수행하여 스토리지전극을 형성하는 단계; 상기 스토리지전극 상에 유티엔시오(UTNCO : Utlra Thin Nitrogen Coordinate Oxide)막을 증착하는 단계; 상기 유티엔시오막 상에 유전체막을 증착하는 단계; 상기 유전체막 상에 플레이트전극을 형성하는 플레이트폴리막을 증착하는 단계를 구비하여 이루어진다.
따라서, 스토리지폴리막과 유전체막 사이에 유티엔시오막을 증착하므로써 상기 스토리지폴리막과 유전체막 사이의 경계에서의 불순물이나 국소구조를 변화시킴으로서 전기적인 내압을 증가시키고 전기용량을 증가시킬 수 있는 효과가 있다.

Description

반도체장치의 커패시터 제조방법
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 보다 상세하게는 스토리지폴리막과 유전체막 사이에 유티엔시오(UTNCO : Utlra Thin Nitrogen Coordinate Oxide)막을 증착시킨 반도체장치의 커패시터 제조방법에 관한 것이다.
반도체 산업의 극미세화 및 고집적화가 진행됨에 따라 커패시터의 용량증가의 요구에 따라 고유전물질의 사용에 대한 요구가 활발히 진행되고 있다. 현재 16MDRAM 또는 64MDRAM에서 많이 사용되고 있는 유전체로서 실리콘옥사이드(SiO2)와 실리콘나이트라이드(SiN)막을 조합한 NO (나이트라이드(N)/옥사이드(O)) 구조 또는 ONO(옥사이드(O)/나이트라이드(N)/옥사이드(O)) 구조가 있다. 상기 ONO 구조에서는 전기적항복현상(Electrical Breakdown) 측면에서는 양호한 특성을 나타내고 있으나, 상기 캐패시터의 용량 관점에서는 취약하기 때문에 상기 NO 구조 또는 ONO 구조에서 각 막의 두께를 낮출 필요가 있다. 그러나 상기 각 막의 두께의 감소는 다시 전기적인 내압의 감소를 가져오는 문제가 있다. 따라서 어떠한 방법으로든지 전기적인 내압을 증가시키면서 상기 커패시터의 용량을 증가시키는 것이 중요하다. 상기 전기적인 내압의 감소를 가져오는 요소는 NO 구조 또는 ONO 구조의 두께는 물론 하부의 스토리지 폴리실리콘막의 도판트가 유전체막 내부로 확산하는 정도와 상기 스토리지 폴리실리콘막과 유전체막의 경계의 미세구조의 영향에 따른다.
도1 내지 도4는 종래의 방법에 의한 반도체장치의 커패시터 제조방법을 나타내는 공정단면도이다.
도1 내지 도4에서 보는 바와 같이 처음 질화막(6) 및 하부구조(4)를 갖는 반도체 기판(2) 위에 폴리실리콘막(8)을 증착하고, 사진공정 및 식각공정을 수행하여 스토리지전극(10)을 형성한다. 다음 상기 스토리지전극(10) 상에 형성된 자연산화막을 불화수소(HF) 세정액으로 제거한다. 다음 상기 스토리지전극(10) 상에 유전체로 쓰이는 질화막(12)을 증착한다.
다음 상기 질화막(12)의 상부를 산화시킨다. 상기 산화도 마찬가지로 상기 커패시터의 전기적인 내압과 전기용량을 증가시킨다.
다음 상기 질화막(12) 위에 도핑된 폴리실리콘막(16)을 증착하여 플레이트 전극을 형성한다.
상기 스토리지폴리실리콘(8)의 표면세정을 통하여 자연산화막을 제거함으로써 전기적 내압을 향상할 수 있으나 상기 방법은 양산에서의 반복성 있는 공정 셋업(Set-Up)을 하기 어려운 문제가 있다.
본 발명의 목적은, 상기 종래기술의 문제점을 해결하기 위한 것으로서 스토리지폴리막과 유전체막의 경계에서의 불순물이나 국소구조를 변화시킴으로서 전기적인 내압을 증가시키고 용량을 증가시킬 수 있는 반도체장치의 커패시터 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 커패시터 제조방법은 스토리지전극을 형성시킬 수 있는 스토리지폴리막을 절연막 및 하부구조를 갖는 웨이퍼 위에 증착하는 단계, 상기 스토리지폴리막을 사진공정과 식각공정을 수행하여 스토리지전극을 형성하는 단계, 상기 스토리지전극 상에 유티엔시오(UTNCO : Utlra Thin Nitrogen Coordinate Oxide)막을 증착하는 단계, 상기 유티엔시오막 상에 유전체막을 증착하는 단계, 상기 유전체막 상에 플레이트전극을 형성하는 플레이트폴리막을 증착하는 단계를 포함하여 이루어진다.
상기 유티엔시오막의 증착은 상기 스토리지전극 상에 열실리콘산화막 또는 자연산화막을 형성 후 수행할 수 있다.
상기 유티엔시오막의 증착은 상기 스토리지전극 상스토리지전극 상에 형성된 자연산화막을 제거 후 수행할 수 있다.
상기 자연산화막의 제거는 표준화학약품1(SC1 : Standard Chemical 1) 및 불화수소(HF) 세정액을 사용할 수 있다.
상기 유티엔시오막은 확산로(Furnace)로부터 열적활성화를 이용하거나 알티피(RTP : Rapid Thermal Process)공정을 이용하여 나이트라이드옥사이드(N2O) 가스를 질화시켜 형성시킬 수 있다.
상기 유티엔시오막의 두께는 10 내지 20 Å일 수 있다.
상기 유전체막은 실리콘(Si)을 함유하고 있는 사일렌, 디사일렌 또는 디클로로사일렌 등의 가스와 암모니아(NH3) 가스를 사용하여 형성하는 질화막일 수 있다.
상기 질화막의 전기적 특성을 향상시키기 위하여 상기 질화막의 상부를 산화시킬 수 있다.
이하, 본 발명의 구체적인 일 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도5 내지 도9는 본 발명에 의한 반도체장치의 커패시터 제조방법을 나타내는 공정단면도이다.
도5 내지 도9에서 보는 바와 같이 처음 질화막(6) 및 하부구조(4)를 갖는 반도체 기판(2) 위에 폴리실리콘막(8)을 증착하고, 사진공정 및 식각공정을 수행하여 스토리지전극(10)을 형성한다. 다음 상기 스토리지전극(10) 상에 형성된 자연산화막을 불화수소(HF) 세정액으로 제거한다. 다음 상기 스토리지전극(10) 상에 유티엔시오막(14)을 증착한다. 상기 유티엔시오막(14)의 증착은 확산로를 이용하여 나이트라이드옥사이드(N2O) 가스를 질화시켜 얻었다. 상기 유티엔시오막(14)의 두께는 15 Å 이다. 다음 상기 유티엔시오막(14) 상에 유전체로 쓰이는 질화막(12)을 증착한다. 상기 질화막(12)의 증착은 디사일렌가스와 암모니아가스를 사용하여 형성하였다. 상기 유티엔시오막(14)은 상기 폴리실리콘막(8)의 도판트가 상기 질화막(12) 내로 확산되는 것을 막고, 상기 폴리실리콘막(8)과 질화막(12) 경계의 트랩(Trap)밀도를 감소시킨다. 또한 상기 유티엔시오막(14)의 질소(N)의 분포는 상기 스토리지전극(10)과의 경계면으로부터 가우시안(Gaussian)분포의 반폭치(Full Width Half Maximum) 10 Å 이내로 조절할 수 있다.
상기 유티엔시오막(14)은 상기 폴리실리콘막(8) 표면으로부터 Si-N-O의 국부적인 결합구조가 상대적으로 많이 존재하다가 상기 폴리실리콘막(8)의 표면으로부터 멀어짐에 따라 상기 질소(N)의 함량이 상대적으로 적어져 순수한 실리콘옥사이드(SiO2)막에 가까운 구조로 변화한다. 그러므로 결국 산화막을 최대한 작게되며 또한 상기 폴리실리콘막(8)과의 경계면에서의 불순물과 국소구조를 변화시킴으로써 상기 커패시터의 전기적인 내압과 전기용량을 증가시킨다.
다음 상기 질화막(12)의 상부를 산화시킨다. 상기 질화막(12)의 산화도 마찬가지로 상기 커패시터의 전기적인 내압과 전기용량을 증가시킨다.
다음 상기 질화막(12) 위에 도핑된 폴리실리콘막(16)을 증착하여 플레이트 전극을 형성한다.
따라서, 본 발명에 의하면 상술한 바와 같이 스토리지폴리막과 유전체막 사이에 유티엔시오(UTNCO : Utlra Thin Nitrogen Coordinate Oxide)막을 증착하므로써 상기 스토리지폴리막과 유전체막 사이의 경계에서의 불순물이나 국소구조를 변화시킴으로서 전기적인 내압을 증가시키고 전기용량을 증가시킬 수 있는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
도1 내지 도4는 종래의 방법에 의한 반도체장치의 커패시터 제조방법을 나타내는 공정단면도이다.
도5 내지 도9는 본 발명에 의한 반도체장치의 커패시터 제조방법을 나타내는 공정단면도이다.
※도면의 주요부분에 대한 부호의 설명
2 : 반도체 기판 4 : 하부구조
6 : 질화막 8 : 스토리지폴리막
10 : 스토리지전극 12 ; 질화막
14 ; 유티엔시오막 16 : 플레이트폴리막

Claims (8)

  1. 반도체 장치의 커패시터 제조방법에 있어서,
    (1) 스토로지 전극을 형성시킬 수 있는 스토로지 폴리막을 질화막 및 하부 구조를 가는 웨이퍼 위에 증착하는 단계;
    (2) 상기 스토로지 폴리막을 사진공정과 식각공정을 수행하여 스토로지 전극을 형성하는 단계;
    (3) 확산로(Furance)로부터 열적활성화를 이용하거나 알티피(PTP : Rapid Thermal Process)공정을 이용하여 나이트라이드옥사이드(N2O) 가스를 질화시켜 상기 스토로지 전극 상에 20 Å 이하의 두께를 갖는 유티엔시오(UTNCO : Ultra Thin Nitrogen Corrdinate Oxide)막을 증착하는 단계;
    (4) 상기 유티엔시오막 상에 질화막을 증착함으로서 상기 유티엔시오막과 질화막으로 이루어지는 유전체막을 형성하는 단계; 및
    (5) 상기 유전체막 상에 플레이트 전극을 형성하는 플레이트 폴리막을 증착하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  2. 제1 항에 있어서, 상기 스토로지 전극 상에 산화막 형성 후 상기 유티엔시오막을 증착하는 것을 특징으로 하는 상기 반도체 장치의 커패시터 제조방법.
  3. 제2 항에 있어서, 상기 산화막은 열실리콘산화막 또는 자연산화막인 것을 특징으로 하는 상기 반도체 장치의 커패시터 제조방법.
  4. 제1 항에 있어서, 상기 스토로지 전극 상의 자연산화막을 제거 후 상기 유티엔시오막을 증착하는 것을 특징으로하는 상기 반도체 장치의 커패시터 제조방법.
  5. 제4 항에 있어서, 상기 자연산화막의 제저는 표준화학약품1(SC1 : Standard Chemical 1) 및 불화수소(HF) 세정액을 사용하는 것을 특징으로 하는 상기 반도체 장치의 커패시터 제조방법.
  6. 제1 항에 있어서, 상기 질화막은 실리콘(Si)을 함유하고 있는 가스와 암모니아(NH3) 가스를 사용하여 형성하는 것을 특징으로 하는 상기 반도체 장치의 커패시터 제조방법.
  7. 제6 항에 있어서, 상기 실리콘(Si)을 함유하고 있는 가스는 사일렌, 디사일렌 또는 디클로로 사일렌 가스인 것을 특징으로 상기 반도체 장치의 커패시터 제조방법.
  8. 제1 항에 있어서, 상기 질화막의 전기적 특성을 향상시키기 위하여 상기 질화막의 상부를 산소가스를 사용하여 산화시키는 것을 특징으로 하는 상기 반도체 장치의 커패시터 제조방법.
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