상기 기술적 과제를 달성하기 위한 본 발명의 실시예들에 따른 유전체막은 하부 유전체막 및 상부 유전체막으로 구성된 다층 유전체막이다. 하부 유전체막은 비정질 M1-xSixOy 또는 M1-xSixOyN
z 이다. 상부 유전체막은 상기 하부 유전체막 위에 형성되고 M'Oy 또는 M'OyNz 이다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예들에 따른 유전체막은 기판, 상기 기판 상에 형성된 Hf1-xSixO2 하부 유전체막, 상기 하부 유전체막 위에 형성된 HfO2 상부 유전체막, 및 상기 상부 유전체막 위에 형성된 폴리실리콘 게이트 전극을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 미세 전자 소자는 상기 다층 유전체막을 게이트 절연막, 게이트간 절연막, 커패시터 전극간 유전체막으로 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 제조 방법은 실 리콘을 포함하는 하부 구조물 상에 MOy 또는 MOyNz 하부 유전체 전구체막을 형성하는 단계, 상기 전구체막을 열처리하여 비정질 M1-xSixOy 또는 M1-xSi
xOyNz 하부 유전체막으로 전환하는 단계, 상기 하부 유전체막 위에 M'Oy 또는 M'OyNz 상부 유전체막을 형성하는 단계, 및 상기 결과물을 최종 열처리하여 비정질 M1-xSixOy 또는 M
1-xSixOyNz 하부 유전체막 및 상기 하부 유전체막 위에 형성된 비정질 M'Oy 또는 M'OyNz 상부 유전체막으로 이루어진 다층 유전체막을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되어지는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명에 따른 유전체막은 다양한 미세 전자 소자의 제조에 적용되는 유전 체막이다. 본 발명에 따른 유전체막은 DRAM, SRAM 등의 휘발성 메모리 소자 또는 EEPROM, 플래쉬 메모리 소자 등의 비휘발성 메모리 소자, MEMS(Micro Electro Mechanical System) 소자, 광전자 (optoelectronic) 소자, 디스플레이 소자(display device) 등의 게이트 절연막, 게이트간 절연막, 또는 커패시터의 유전체막으로 사용될 수 있으나, 이는 예시적인 것에 불과하다.
또, 본 발명에 따른 유전체막이 형성되는 기판으로는 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판 등이 있으나, 이는 예시적인 것에 불과하다. 이하 실시예들에서는 가장 범용적으로 사용되는 실리콘 기판을 예로 들어 설명한다.
본 발명의 실시예들에 따른 유전체막은 비정질 상태를 유지하여 누설전류 경로를 구비하지 않고 계면 특성 향상에 적합한 하부 유전체막 및 유전율의 향상과 미세 전자 소자의 성능 향상에 적합한 상부 유전체막이 적층된 다층 유전체막으로 구현될 것이다. 본 발명의 바람직한 실시예들은 도 1 내지 도 3을 참조함으로써 가장 잘 이해될 수 있을 것이다.
도 1 내지 도 3은 본 발명에 따른 유전체막을 포함하는 제1 내지 제3 실시예들에 따른 미세 전자 소자들의 단면도들이다. 도 1은 MOS 트랜지스터의 단면도이고, 도 2는 플래쉬 메모리 셀 트랜지스터의 단면도이고, 도 3은 커패시터의 단면도이다.
도 1을 참조하면, 실리콘 기판(100)에 형성된 소오스/드레인 영역(106)에 의해 정의되는 채널 영역(107) 상에 본 발명에 따른 유전체막(120)이 형성되고, 유전 체막(120) 상부에 게이트 전극(130)이 형성되어 있다. 게이트 전극(130)은 폴리실리콘막(130a)으로 형성되어 있으며, 선택적으로 실리사이드막(130b)의 적층 구조로 형성될 수도 있다. 유전체막(120)과 게이트 전극(130)의 측벽에는 스페이서(150)가 형성되어 있다. 선택적으로 유전체막(120) 하부에 자연적으로 형성된 약 4 Å 두께 이하의 산화막(SiO2)(미도시)이 더 형성되어 있을 수도 있다. 물론 자연 산화막 제거 공정을 실시한 경우에는 산화막이 없을 수도 있다.
도 2를 참조하면, 실리콘 기판(200)에 형성된 소오스/드레인 영역(206)에 의해 정의되는 채널 영역(207) 상에 플로팅 게이트(210)와 콘트롤 게이트(230)의 적층 게이트가 형성되고 플로팅 게이트(210)와 콘트롤 게이트(230) 사이에 본 발명에 따른 유전체막(220)이 형성되어 있다. 미설명부호 209는 게이트 절연막을 나타낸다. 도 2에서는 게이트 절연막(209)은 종래의 유전체막으로 형성된 경우를 도시하였으나, 게이트 절연막(209) 또한 도 1과 마찬가지로 본 발명에 따른 유전체막으로 구성될 수도 있다. 콘트롤 게이트(230)는 폴리실리콘막(230a)으로 형성되어 있으며, 선택적으로 실리사이드막(230b)의 적층 구조로 형성될 수도 있다. 콘트롤 게이트(230), 게이트간 유전체막(220), 플로팅 게이트(210) 및 게이트 절연막(209) 측벽에는 스페이서(250)가 형성되어 있다. 선택적으로 게이트 절연막(209) 하부에 자연적으로 형성된 약 4 Å 두께 이하의 산화막(SiO2)(미도시)이 더 형성되어 있을 수 있다. 물론 산화막 제거 공정을 실시한 경우에는 산화막이 없을 수도 있다.
도 3을 참조하면, 실리콘 기판(300) 상에 형성된 하부 전극(310)과 상부 전 극(330) 사이에 본 발명에 따른 유전체막(320)이 형성되어 있다.
도 1 내지 도 3의 실리콘 기판(100, 200, 300)은 폴리싱된 실리콘 기판, 에피택시에 의해 성장한 단결정 에피 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다. 도 3의 커패시터는 MOS(metal-oxide-silicon)커패시터, pn 접합 커패시터, 폴리실리콘-절연체-폴리실리콘(PIP) 커패시터 등으로 하부 전극(310)이 단결정 실리콘이나 다결정 실리콘인 경우가 바람직하다. 본 발명의 실시예들에 따른 유전체막(120, 220, 320)은 다층막 구조이며, 하부 유전체막(120a, 220a, 320a) 및 상부 유전체막(120b, 220b, 320b)으로 구성된 이중막 구조(double layer structure)일 수 있다.
하부 유전체막(120a, 220a, 320a)은 실리콘 산화물, 실리콘 질화물. 실리콘 산질화물보다 유전율이 큰 물질로 구성된다. 나아가, 채널 영역(110), 플로팅 게이트(210), 하부 전극(310) 등의 실리콘으로 구성된 하부 구조물과 정합성(coherency)이 우수하고 계면 트랩 밀도(Dit)가 작은 물질로 구성된다. 그리고, 미세 전자 소자를 완성하기 위한 후속의 고온의 어닐링 조건하에서도 비정질을 유지하여 전류가 흐를 수 있는 결정 입계가 형성되지 않는 물질로 구성된다.
따라서, 하부 유전체막(120a, 220a, 320a)은 비정질 M1-xSixOy 또는 M
1-xSixOyNz 으로 구성되는 것이 바람직하다. 이때, M은 금속을 나타낸다. M은 타이타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 스트론튬(Sr), 바륨(Ba), 스칸듐(Sc), 이트륨(Y), 란탄(La), 탄탈륨(Ta) 또는 알루미늄(Al)일 수 있다. 그러나, 본 발명은 이들 금속들에 한정되지 않으며, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 어떠한 다른 물질도 사용될 수 있다.
하부 유전체막(120a, 220a, 320a)은 MOy 또는 MOyNz를 형성한 후, 이를 열처리하여 채널 영역(110), 플로팅 게이트(210), 하부 전극(310) 등의 하부 구조물 내의 실리콘과 반응하도록하여 실리케이트화한 유전체막이다. 하부 유전체막(120a, 220a, 320a)의 두께는 열처리를 실시하더라도 결정화가 일어나지 않고 비정질로 유지될 수 있는 결정화 임계 두께 이하이다. 따라서, 하부 유전체막(120a, 220a, 320a)의 두께는 20Å 이하일 수 있다. 더욱 바람직하기로는 15 Å 이하일 수 있다. 그리고, 하부 유전체막(120a, 220a, 320a)의 조성비를 나타내는 1-x의 값은 0.1 내지 0.5 범위일 수 있으며, 0.2 내지 0.4 범위인 것이 최적의 유전율을 나타내는데 바람직할 수 있다. 그러나, 본 발명은 상기 1-x의 범위에 의해서 한정되지 않음은 물론이다.
한편, 하부 유전체막(120a, 220a, 320a)내에서 Si의 농도 분포가 경사를 지닐 수 있으며, 하부 구조물(110, 210, 310)과의 계면에서 Si의 농도가 더 높을 수 있다.
상부 유전체막(120b, 220b, 320b)은 전체 유전체막(120, 220, 320)의 유전율을 최대로 할 수 있는 고유전체 물질로 구성된다. 또, 하부 유전체막(120a, 220a, 320a)과의 정합성이 유지될 수 있는 물질로 구성된다. 나아가, 상부 유전체막(120b, 220b, 320b) 상에 형성되는 게이트(130), 콘트롤 게이트(230) 상부 전극 (330) 등의 상부 구조물과 반응이 일어나지 않는 물질로 구성된다. 그리고, 미세 전자 소자를 완성하기 위한 후속의 고온의 어닐링 조건하에서도 비정질을 유지하여 전류가 흐를 수 있는 결정 입계가 형성되지 않는 물질로 구성된다.
따라서, 상부 유전체막(120b, 220b, 320b)은 하부 유전체막(120a, 220a, 320a)보다 유전율이 큰 금속산화물(M'Oy) 또는 금속산질화물(M'OyNz
)로 구성될 수 있다. 이때, M'은 타이타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 스트론튬(Sr), 바륨(Ba), 스칸듐(Sc), 이트륨(Y), 란탄(La), 탄탈륨(Ta) 또는 알루미늄(Al)일 수 있다. 그러나, 본 발명은 이들 금속들에 한정되지 않으며, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 어떠한 다른 물질도 사용될 수 있다. 또, 상부 유전체막(120b, 220b, 320b)은 하부 유전체막(120a, 220a, 320a)을 구성하는 금속(M)과 동일 또는 동족 금속(M')으로 이루어진 산화물 또는 산질화물로 형성되는 것이 하부 유전체막(120a, 220a, 320a)과의 전기적 특성의 정합이 이루어지도록 하여 보다 안정적인 구조의 유전체막(120, 220, 320)이 되도록 할 수 있다. 상부 유전체막(120b, 220b, 320b)의 두께 또한 열처리를 실시하더라도 결정화가 일어나지 않고 비정질로 유지될 수 있는 임계 두께 이하이다. 따라서, 상부 유전체막(120b, 220b, 320b)의 두께는 20 Å 이하일 수 있다. 더욱 바람직하기로는 15 Å 이하일 수 있다.
한편, 상부 유전체막(120b, 220b, 320b)에는 하부 유전체막(120a, 220a, 320a)으로부터 확산(diffusion)되는 Si이 미량이나마 존재할 수 있다. 하부 유전체 막(120a, 220a, 320a)으로부터 확산된 것이므로, 하부 유전체막(120a, 220a, 320a)의 상면에서 멀어질수록 Si의 농도는 옅어진다.
이하에서는 도 1 내지 도 3에 예시되어 있는 본 발명의 실시예들에 따른 유전체막(120, 220, 320)의 제조 방법을 흐름도인 도 4 및 공정 가스의 공급 타이밍도인 도 5을 참조하여 설명한다.
먼저 도 1 내지 도 3에 도시되어 있는 바와 같은 채널 영역(110), 플로팅 게이트(210), 하부 전극(310) 등의 실리콘을 포함하는 하부 구조물이 형성되어 있는 기판(100, 200, 300)을 준비한다(S1).
이어서, 하부 구조물상에 하부 유전체막(120a, 220a, 320a)을 형성한다(S2).
먼저, 하부 유전체 전구체(precursor)막을 형성한다(S21). 전구체막으로는 MOy 또는 MOyNz를 형성한다. 전구체막은 열처리를 하더라도 결정화가 일어나지 않고 비정질로 유지될 수 있는 결정화 임계 두께 이하로 형성한다. 따라서, 전구체막은 20Å 이하, 더욱 바람직하기로는 15Å 이하로 형성한다. 이때, M은 타이타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 스트론튬(Sr), 바륨(Ba), 스칸듐(Sc), 이트륨(Y), 란탄(La), 탄탈륨(Ta) 또는 알루미늄(Al)일 수 있다.
바람직하게는, 전구체막을 원자층 증착방법으로 형성하면, 낮은 온도에서도 형성하는 것이 가능하다. 나아가, 원자층 증착방법을 사용함으로써, 다양한 전구체(precursor)들이 사용될 수 있고, 막의 두께를 정밀하게 제어할 수 있다. 전구체막을 형성하기 위한 원자층 증착 방법은 도 5에 도시되어 있는 바와 같이 금속 소오 스(M), 퍼지 가스(P), 산소 소오스(O), 및 퍼지 가스(P) 공급 공정을 번갈아가면서 반복적으로 실시함으로써 진행될 수 있다. 이와 같은 공정을 반복하여 20Å 이하의 두께로 전구체막을 형성한다.
전구체막을 HfO2 또는 ZrO2 로 형성할 경우에는 아래 표 1에 기재된 물질들이 금속 소오스(M)로 사용될 수 있다.
[표 1]
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Hf |
Zr |
할라이드 |
HfCl4 |
ZrCl4 |
알콕사이드 |
Hf(OtC4H9)4 Hf(OC2H5)4 |
Zr(OtC4H9)4 |
아미드 |
Hf(N(C2H5)2)4 Hf(N(CH3)2)4 |
Zr(N(C2H5)2)4 Zr(N(CH3)2)4 |
알콕시아민 |
Hf(dmae)4 |
Zr(dmae)4 |
기타 |
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상기 표 1에서 dmae는 디메틸아민이다.
산소 소오스로는 H2O, O3, O 래디컬, 알코올(예., 이소프로필알코올), D2O, H2O2가 사용될 수 있다. 이외에도, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 다른 전구체들이 사용될 수도 있다.
물론, 전구체막의 두께 측면에서 원자층 증착 방법과 유사한 수준으로 조절하는 것이 가능하다면, 화학 기상 증착법(CVD), 유기금속 화학기상증착법(MOCVD) 또는 반응성 스퍼터링 기술을 사용할 수도 있다. 유기금속 화학기상증착 기술은 하프늄 소오스로서 Hf-t-부톡사이드를 사용할 수 있고, 지르코늄 소오스로서 Zr-t-부톡사이드를 사용할 수 있다. 선택적으로, 하부 유전체막(120a, 220a, 320a)을 형성하기 전에 기판(100, 200, 300)에 자연적으로 형성된 4Å 두께 이하의 산화막 (SiO2)(미도시)을 제거하는 공정을 추가할 수도 있다.
이어서, 전구체막을 열처리한다(S22). 열처리는 600 내지 1000℃ 에서 실시할 수 있다. 열처리는 단순 열처리 공정, 열적 질화(thermal nitridation) 공정, 열적 산화(oxidation) 공정 단독 또는 이들의 조합에 의해 진행할 수 있다.
단순 열처리 공정은 불활성 가스 분위기하 또는 진공 분위기하에서 30초 내지 1분간 600 내지 1000℃ 에서 진행할 수 있다. 불활성 가스는 Ar, He, N2, D2, H
2 또는 이들의 조합일 수 있다.
열적 질화 공정은 질소 분위기하에서 30초 내지 1분간 600 내지 1000℃ 에서 진행할 수 있다. 열적 질화 공정은 직접적인 플라즈마 질화(Direct Plasma Nitridation), 리모트 플라즈마 질화(Remote Plasma Nitridation) 또는 NH3 플라즈마 질화 등의 플라즈마 질화 공정일 수 있다. 열적 질화 공정은 NH3, NO, N2O 분위기하에서의 급속 열 공정일 수 있다.
열적 산화 공정은 산소 분위기하에서 30초 내지 1분간 600 내지 1000℃ 에서 진행할 수 있다. 열적 산화 공정은 N2O, NO, O2 를 사용하는 건식 산화 공정, O3
를 사용하는 어닐링 공정, 산소 라디칼을 사용하는 산화 공정, O2 플라즈마를 사용하는 산화 공정, H2O를 사용하는 습식 산화 공정, 인-시츄 스팀 발생(ISSG)을 사용하는 습식 산화 공정, 수증기 발생(WVG)을 사용하는 습식 산화 공정일 수 있다.
상술한 열처리 공정들 중에서 RTP(Rapid Thermal Process) 장비에서 진행하 는 공정이 본 발명에 효과적으로 적용될 수 있다. 구체적으로, RTN(Rapid Thermal Nitridation) 후 RTO(Rapid Thermal Oxidation)를 진행하거나, RTN만을 진행하거나, RTA(Rapid Thermal Annealing)만을 진행하거나, RTN후 RTA를 진행하거나, RTN, RTO 및 RTA를 차례대로 진행하는 방식으로 수행할 수 있다. 계면에 실리콘 산화막이 생기는 것을 방지하기 위해서 RTO를 제일 먼저 진행하지는 않는다.
상술한 열처리에 의해 전구체막이 비정질 M1-xSixOy 또는 M1-xSi
xOyNz 으로 실리케이트화된다. 이와 같은 공정에 의해 형성된 하부 유전체막(120a, 220a, 320a)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막에 비해 상대적으로 높은 유전율인 약 10 내지 12 정도의 유전율을 갖는다. 따라서, 종래기술에 비하여 등가산화막 두께를 감소시킬 수 있다. 이 때 x의 값이 0.1 내지 0.5 범위, 더욱 바람직하기로는 0.2 내지 0.4 범위가 되도록 열처리하면 하부 유전체막(120a, 220a, 320a)의 유전율이 최적화되도록 할 수 있다. 전구체막을 결정화 임계 두께 이하로 형성하였기 때문에 실리케이트화를 위한 열처리를 실시하더라도 하부 유전체막(120a, 220a, 320a)은 비정질 상태로 유지되기 때문에 누설전류 경로가 형성되지 않는다. 따라서, 900℃ 이상의 고온에서 소오스/드레인 영역 활성화를 위한 후속 열처리 공정등을 실시할지라도 실질적으로 비정질 상태를 유지한다. 따라서, 결정 입계가 거의 생성되지 않으므로 누설전류를 감소시킬 수 있다.
이어서, 상부 유전체막(120b, 220b, 320b)을 형성한다(S3).
하부 유전체막(120a, 220a, 320a) 상에 상부 유전체막(120b, 220b, 320b)을 유전율이 20 이상인 금속 산화막(M'Oy) 또는 금속 산질화막(M'OyNz
)으로 형성하면, 전체 유전체막(120, 220, 320)의 유전율을 높일 수 있으므로 등가 산화막의 두께를 감소시킬 수 있다. 이때, M'은 타이타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 스트론튬(Sr), 바륨(Ba), 스칸듐(Sc), 이트륨(Y), 란탄(La), 탄탈륨(Ta) 또는 알루미늄(Al)일 수 있다. 또, 하부 유전체막(120a, 220a, 320a)을 구성하는 금속(M)과 동일 또는 동족 금속(M')을 포함하는 금속 산화물로 형성하면, 하부 유전체막(120a, 220a, 320a)과의 전기적 특성의 정합이 이루어지므로 보다 안정적인 구조의 유전체막(120, 220, 320)을 완성할 수 있다. 따라서, 상부 유전체막(120b, 220b, 320b)은 하부 유전체막(120a, 220a, 320a)의 전구체막과 동일한 막으로 형성할 수 있다. 상부 유전체막(120b, 220b, 320b)도 하부 유전체막(120a, 220a, 320a)의 전구체막 형성 단계(도 5의 S21 참고)와 마찬가지로 원자층 증착법에 의해 형성하는 것이 낮은 온도에서 형성이 가능하고, 막의 두께를 정밀하게 제어할 수 있다. 도 5에 도시되어 있는 바와 같이, 상부 유전체막(120b, 220b, 320b) 형성 단계(S3)도, 금속 소오스(M), 퍼지 가스(P), 산소 소오스(O), 및 퍼지 가스(P) 공급 공정을 번갈아가면서 반복적으로 실시함으로써 진행될 수 있다. 이와 같은 공정을 반복하여 후속 열처리를 실시하더라도 비정질 상태를 유지할 수 있는 결정화 임계 두께 이하로 상부 유전체막(120b, 220b, 320b)을 형성한다. 예컨대, 20Å이하, 바람직하기로는 15Å 이하의 두께로 형성한다. 상부 유전체막(120b, 220b, 320b)을 HfO2 또는 ZrO2 로 형성할 경우에는 앞서 설명한 표 1에 기재된 물질들이 금속 소오스(M)로 사용될 수 있 다. 산소 소오스로는 H2O, O3, O 래티컬, 알코올(예., 이소프로필알코올), D2
O, H2O2가 사용될 수 있다.
계속해서, 유전체막(120, 220, 320)을 열처리한다(S4). 열처리에 의해 유전체막(120, 220, 320)을 치밀화하고 유전체막(120, 220, 320)내 결함을 감소시킨다.
열처리는 상술한 RTA만으로 진행할 수 있다. RTA는 30초 내지 1분간 600 내지 1000℃ 에서 진행한다.
마지막으로 상부 구조물을 형성한다(S5).
유전체막(120, 220, 320) 상에 게이트 전극(130), 콘트롤 게이트(230) 상부 전극(330) 등의 상부 구조물을 형성한다. 본 발명에 따른 유전체막이 형성되어 있는 경우 종래의 양산 공정에 널리 적용되는 폴리 실리콘을 그대로 사용하여 상부 구조물을 형성할 수 있다는 장점이 있다.
본 발명의 제조 방법에 따라 유전체막을 형성한 후, 누설 전류 특성을 측정한 결과가 도 6에 도시되어 있다. 그래프 ① 은 본 발명의 일 실시예에 따라 제조된 유전체막을 구비하는 테스트 샘플에 대해서 측정한 누설전류 특성을 나타낸다. 그래프 ② 및 ③은 비교 샘플에 대해서 측정한 누설전류 특성을 나타낸다.
테스트 샘플의 유전체막은 MOS 트랜지스터의 게이트 유전체막으로 다음과 같이 준비하였다. 원자층 증착법으로 HfO2막을 15 Å 두께로 형성한 후, 750℃에서 60초간 RTN하고 계속해서 950℃에서 30초간 RTO하여 하부 유전체막을 형성하였다. 이어서, HfO2막을 15 Å 두께로 형성하여 상부 유전체막을 형성하고, 950℃에서 30초 간 RTA하여 유전체막을 완성하였다.
한편, 그래프 ② 비교 샘플의 유전체막은 상부 HfO2막을 25Å 두께로 형성하였다는 점을 제외하고는 그래프 ① 테스트 샘플의 유전체막과 동일하게 형성하였다.
그래프 ③ 비교 샘플의 유전체막은 다음과 같이 준비하였다. 원자층 증착법으로 HfO2막을 30Å 두께로 형성한 후, 750℃에서 60초간 RTN하고, 950℃에서 30초간 RTO하고, 950℃에서 30초간 RTA하여 유전체막을 형성하였다.
1V에서의 누설 전류를 살펴보면, 테스트 샘플의 경우(그래프 ①)에는 7×10-8(A/㎠)로 누설 전류가 매우 낮은 반면, 비교 샘플(그래프 ② 및 ③)들의 경우에는 0.1(A/㎠) 및 0.002(A/㎠)로 누설 전류가 매우 큼을 알 수 있다. 즉, 본 발명에 따라 유전체막을 형성할 경우 누설 전류 특성이 현저히 개선됨을 알 수 있다. 그래프 ③ 의 비교 샘플의 경우 CET(Capacitive Equivalent Thickness) 가 33.5Å인 반면, 그래프 ①의 테스트 샘플의 경우 CET가 28.5Å 으로 더 얇음에도 불구하고, 테스트 샘플의 경우 현저히 개선된 누설전류 값을 나타내는 것은 본 발명에 따를 경우 HfO2막의 결정화가 억제되고 비정질 상태를 유지하기 때문인 것으로 판단된다. 한편, 그래프 ②의 비교 샘플의 경우 테스트 샘플에 비해 유전체막의 두께가 두꺼움에도 불구하고 누설전류가 훨씬 큰데, 이는 상부 HfO2막이 결정화 임계 두께 이상으로 형성되어 급격한 결정화가 이루어졌기 때문으로 추정된다.
도 6의 결과로부터, 본 발명의 제조 방법에 따라 결정화 임계 두께 이하의 하부 HfO2막을 형성한 후, 이를 열처리하여 실리케이트화한 후, 결정화 임계 두께 이하의 상부 HfO2막을 형성하고 마지막으로 열처리함으로써 유전체막을 완성하면 유전체막의 누설 전류 특성을 현저히 개선시킬 수 있음을 알 수 있다.
한편, 결정화 임계 두께를 측정하기 위하여 하부 HfO2막의 두께는 15Å으로 고정하고, 상부 유전체 전구체막인 HfO2막의 두께를 15Å, 18Å, 20Å, 22Å, 25Å으로 달리하고 나머지 공정은 앞의 테스트 샘플과 동일하게 진행하여 형성한 샘플들에 대해서 누설전류를 측정하였다. 그 결과 HfO2막의 두께가 20Å 이하인 경우에는 누설전류가 약 10-3 (A/㎠) 이하로 양호하였으며, 특히 15 Å 이하인 경우에는 누설전류가 약 10-6 (A/㎠) 이하로 매우 양호하였다. 반면, 22Å과 25Å인 경우에는 누설전류가 약 10-2(A/㎠) 이상으로 높게 측정되었다. 따라서, 20Å이 결정화 임계 두께임을 알 수 있었다.