KR101078498B1 - 절연체 박막의 제조 방법 - Google Patents

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Abstract

기판 및 전극 계면의 고정 전하를 저감하고, 또한 계면 준위의 증대없이 붕소의 관통을 억제함으로써, Vth 시프트 및 이동도 열화가 없는 양호한 MOSFET를 형성할 수 있는 절연체 박막을 제공하는 것을 가능하게 한다. 원자층 증착법을 이용하여 기판(100) 상에 박막을 형성하는 절연체 박막(102)의 제조 방법으로서, 상기 기판(100)의 처리 표면에 실리콘 원자층을 형성하고, 상기 실리콘 원자층 상에 산소 원자층을 형성하는 제1 공정과, 상기 기판(100)의 처리 표면에 금속 원자층을 형성하고, 상기 금속 원자층 상에 산소 원자층을 형성하는 제2 공정을 갖는 것을 특징으로 하며, 상기 제1 공정 및 상기 제2 공정의 실시 횟수를 제어함으로써 상기 절연체 박막(102) 내의 상기 금속 원자의 농도를 제어하는 절연체 박막의 제조 방법이다.
원자층 증착법, 실리콘 원자층, 산소 원자층, 농도, 어닐링, 불활성 가스

Description

절연체 박막의 제조 방법{MANUFACTURING METHOD OF INSULATOR THIN FILM}
도 1은 본 발명의 절연체 박막의 제조 방법 및 절연체 박막에 따른 일 실시예를 도시하는 제조 공정도.
도 2는 박막 제조 장치의 개략적인 구성도.
도 3은 원자층 증착법에 의한 성막 방법의 설명도.
도 4는 질소 도핑의 설명도.
도 5는 본 발명의 반도체 장치의 제조 방법 및 반도체 장치에 따른 일 실시예를 도시하는 제조 공정도.
도 6은 Hf와 Si에 대한 Hf 농도, 실리콘 농도, 산소 농도와, 절연체 박막의 막 두께 방향의 깊이와의 관계도.
도 7은 HfSiON막을 PMOS 트랜지스터의 게이트 절연막에 적용한 경우의 C-V 특성도.
도 8은 HfSiON막을 NMOS 트랜지스터의 게이트 절연막에 적용한 경우의 트랜지스터의 전계와 이동도와의 관계도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판
102 : 절연체 박막
본 발명은, 막 중의 금속의 농도 구배를 자유자재로 제어하는 것이 용이한 절연체 박막의 제조 방법과 그 제조 방법에 의해 형성된 절연체 박막, 및 그 절연체 박막을 이용한 반도체 장치의 제조 방법과 반도체 장치에 관한 것이다.
MOS 트랜지스터의 미세화는, 이미 0.1㎛의 게이트 길이를 목전에 두고 있다. 이 미세화에 의해, 한층 더한 소자의 고속화, 저소비 전력화, 소자의 점유 면적의 축소화가 초래된다. 또한 최근에는, 동일한 칩 면적에서, 보다 많은 소자를 탑재할 수 있도록 되었기 때문에, LSI 그 자체의 다기능화가 실현되고 있다. 그러나, 미세화의 추구는 0.1㎛ 룰을 경계로 큰 벽에 부딪칠 것이 예상되고 있다. 그 벽 중의 하나로, 트랜지스터의 게이트 산화막을 박막화하는 것의 한계가 있다. 종래의 트랜지스터의 게이트 절연막은, 고정 전하를 거의 함유하지 않는 것, 채널부의 실리콘과의 경계에 거의 계면 준위를 형성하지 않는 것이라는 소자 동작상 불가결한 2개의 특성을 만족할 수 있기 때문에 산화실리콘(SiO2)이 이용되어 왔다. 또한 산화실리콘은, 간단하게 제어성 좋게 얇은 막을 형성할 수 있기 때문에, 소자의 미세화에도 유효하였다.
그러나, SiO2의 비유전률은 3.9로 낮고, 게이트 길이 0.1㎛ 이후의 세대의 트랜지스터에서는, 트랜지스터의 성능을 만족하기 위해 3㎚ 이하의 막 두께가 요구된다. 이 막 두께에서는 캐리어가 막 내를 직접 터널링하여, 게이트/기판 사이의 누설 전류가 증가되는 문제가 발생할 것이 예측된다.
따라서, SiO2보다 비유전률이 큰 재료를 이용하여 게이트 절연막을 두껍게 형성하여, 터널링 현상을 방지하는 것이 연구되고 있다. 비유전률이 큰 재료로서 산화알루미늄(Al2O3), 산화지르코늄(ZrO2), 산화하프늄(HfO2) 등의 금속 산화막이 검토되고 있다(예를 들면, 특허 문헌1 참조). 이들 산화막은 비유전률이 높기 때문에 산화실리콘에 비해 동일한 게이트 용량을 얻기 위해 막 두께를 수배 두껍게 할 수 있어, 터널링 현상을 억제할 수 있는 유망한 재료로 생각되고 있다.
그러나, 현행의 산화실리콘에 이용되고 있는 폴리실리콘(Poly-Si) 전극을 이용한 트랜지스터의 제조 공정에서는, 1000℃ 이상의 활성화 어닐링이 필요하다. 그런데, ZrO2, HfO2 등의 고유전율막(High-k막이라고도 함)은, 열내성이 낮고, 결정화를 일으키고, 실리콘(Si) 기판과 실리사이드 반응을 일으킴으로써, 누설 전류가 증대되는 문제가 있다. 이들을 해결하기 위해 실리콘(Si) 및 질소(N)를 첨가한 Hf(Zr)SiO, Hf(Zr)SiON을 이용함으로써 내열성이 향상되어, 누설 전류를 저감할 수 있는 것이 알려져 있다(예를 들면, 특허 문헌2 참조).
[특허 문헌1]
일본 특개2003-69011호 공보
[특허 문헌2]
일본 특개2000-58832호 공보
해결하고자 하는 문제점은, 종래 기술에서 High-k막을 형성한 경우, High-k막과 Si 기판 및 Poly-Si 전극 계면에서 고정 전하가 발생하여, 임계값 전압(Vth)의 시프트 및 이동도 열화가 발생한다고 하는 점이다. 또한, PMOS 트랜지스터에서, 게이트 전극에 도핑한 붕소가 그 후의 열 처리에 의해 고유전체막을 관통하여 기판측으로 확산되게 된다고 하는 점이다. 이 붕소의 관통은, 질소를 첨가함으로써 억제할 수 있다는 것이 알려져 있지만, 종래 기술에서 질소를 첨가한 경우, 기판까지 질소가 들어가 계면 준위가 증대된다고 하는 문제가 발생하는 점이다.
본 발명의 절연체 박막의 제조 방법은, 원자층 증착법을 이용하여 기판 상에 박막을 형성하는 절연체 박막의 제조 방법으로서, 상기 기판의 처리 표면에 실리콘 원자층을 형성하고, 상기 실리콘 원자층 상에 산소 원자층을 형성하는 제1 공정과, 상기 기판의 처리 표면에 금속 원자층을 형성하고, 상기 금속 원자층 상에 산소 원자층을 형성하는 제2 공정을 갖는 것을 가장 주요한 특징으로 하고, 상기 제1 공정 및 상기 제2 공정의 실시 횟수를 제어함으로써 상기 절연체 박막 내의 상기 금속 원자의 농도를 제어하는 것을 특징으로 한다.
본 발명의 절연체 박막은, 원자층 증착법을 이용하여 기판 상에 형성되는 절연체 박막으로, 상기 절연체 박막은, 원자층 증착법을 이용하여, 상기 기판의 처리 표면에 실리콘 원자층을 형성하고, 상기 실리콘 원자층 상에 산소 원자층을 형성하는 제1 공정과, 원자층 증착법을 이용하여, 상기 기판의 처리 표면에 금속 원자층을 형성하고, 상기 금속 원자층 상에 산소 원자층을 형성하는 제2 공정의 실시 횟수를 제어함으로써 상기 절연체 박막 내의 상기 금속 원자의 농도를 제어하여 형성된 것인 것을 가장 주요한 특징으로 한다.
본 발명의 반도체 장치의 제조 방법은, 절연체 박막을 형성하는 공정을 구비한 반도체 장치의 제조 방법으로서, 상기 절연체 박막의 형성 공정은, 원자층 증착법을 이용하여, 기판의 처리 표면에 실리콘 원자층을 형성하고, 상기 실리콘 원자층 상에 산소 원자층을 형성하는 제1 공정과, 원자층 증착법을 이용하여, 상기 기판의 처리 표면에 금속 원자층을 형성하고, 상기 금속 원자층 상에 산소 원자층을 형성하는 제2 공정을 구비한 것을 가장 주요한 특징으로 하며, 상기 제1 공정 및 상기 제2 공정의 실시 횟수를 제어함으로써 상기 절연체 박막 내의 상기 금속 원자의 농도를 제어하는 것을 특징으로 한다.
본 발명의 반도체 장치는, 절연체 박막을 구비한 반도체 장치로서, 상기 절연체 박막은, 원자층 증착법을 이용하여, 기판의 처리 표면에 실리콘 원자층을 형성하고, 상기 실리콘 원자층 상에 산소 원자층을 형성하는 제1 공정과, 원자층 증착법을 이용하여, 상기 기판의 처리 표면에 금속 원자층을 형성하고, 상기 금속 원자층 상에 산소 원자층을 형성하는 제2 공정을 실시함으로써 형성된 것인 것을 가장 주요한 특징으로 하고, 상기 제1 공정 및 상기 제2 공정의 실시 횟수를 제어함으로써 상기 절연체 박막 내의 상기 금속 원자의 농도가 제어되어 있는 것을 특징 으로 한다.
<실시예>
본 발명은, 기판 및 전극 계면의 고정 전하를 저감하고, 또한 계면 준위의 증대없이 붕소의 관통을 억제함으로써, Vth 시프트 및 이동도 열화가 없는 양호한 MOSFET를 형성할 수 있는 절연체 박막을 제공한다고 하는 목적을, 원자층 증착법을 이용하여 기판의 처리 표면에 실리콘 원자층을 형성하고, 이 실리콘 원자층 상에 산소 원자층을 형성하는 제1 공정과, 원자층 증착법을 이용하여 기판의 처리 표면에 금속 원자층을 형성하고, 이 금속 원자층 상에 산소 원자층을 형성하는 제2 공정의 실시 횟수를 제어함으로써 절연체 박막 내의 금속 원자의 농도를 제어함으로써, 절연체 박막 내에 포함되는 금속 원자에 농도 구배를 부가함으로써 실현하였다.
[실시예1]
본 발명의 절연체 박막의 제조 방법 및 절연체 박막에 따른 일 실시예를, 도 1의 제조 공정도, 도 2의 제조 장치의 개략적인 구성도, 도 3의 원자층 증착법〔ALD(Atomic Layer Deposition)법〕에 의한 성막 방법의 설명도 및 도 4의 질소 도핑의 설명도에 의해 설명한다.
우선, 도 2의 개략적인 구성도에 의해, 본 발명의 절연체 박막의 제조 방법에서 이용되는 원자층 증착 장치를 설명한다.
도 2에 도시한 바와 같이, 박막 형성 장치(10)는, 챔버(20)를 구비하고 있다. 이 챔버(20)에는 도시하지 않은 외부의 가열 장치가 구비되고, 이 가열 장치 에 의해 챔버(20)가 가열되도록 되어 있다. 상기 챔버(20)의 내부에는 절연체 박막이 성막되는 기판(31)을 재치하는 스테이지(서셉터)(21)가 설치되어 있다. 상기 스테이지(21)의 기판 재치면에 대향하는 위치에는 원료 가스를 공급하는 샤워 헤드(22)가 설치되어 있다. 또한, 상기 챔버(20)의 바닥부에는 챔버(20) 내의 원료 가스를 배출하기 위한 배기구(23)가 형성되고, 이 배기구(23)는 도시하지 않은 진공 배기 장치에 접속되어 있다. 상기 샤워 헤드(22)에는, 가스 도입구(23) 및 가스 전환 밸브(24)가 챔버(20)의 내부측로부터 순서대로 설치되어 있다. 상기 가스 전환 밸브(24)에는, 예를 들면 제1 원료 가스, 제2 원료 가스 및 퍼지용 불활성 가스를 각각 공급하는 공급관(25, 26, 27)이 접속되어 있다. 본 도 2에서의 공급관은 3개이지만, 그 개수는 사용하는 원료 가스종에 따라 적절하게 증가할 수 있다. 또한, 도 2에서의 화살표는 가스가 흐르는 방향을 모식적으로 나타낸 것이다.
상기 박막 형성 장치(10)에서는, 챔버(20) 내에 절연체 박막이 성막되는 기판(31)을 재치한 후, 배기 장치(도시 생략)에 의해 챔버(20) 내를 일단 진공 상태로 한다. 그 후, 공급관(25, 26)으로부터 가스 전환 밸브(24)를 통해 원료 가스를 챔버(20) 내에 도입함과 함께 배기 장치에 의해 챔버(20) 내의 가스의 일부를 배기하여, 챔버(20) 내를 소정의 압력으로 유지한다. 이러한 상태에서 기판(31) 표면에 성막을 행한다. 성막의 자세한 프로세스는 후술한다. 그 때, 챔버(20)는 가열 장치(도시 생략)에 의해 원하는 온도로 가열할 수 있다. 그리고 성막이 완료된 후, 챔버(20) 내를 퍼지(purge)하여 대기압으로 하고, 기판(31)을 추출한다.
다음으로, 절연체 박막의 제조 방법을, 도 1의 제조 공정도에 의해 설명한 다. 도 1에서는, 일례로서, 본 발명의 절연체 박막의 제조 방법에 의해 형성되는 절연체 박막을 게이트 절연막에 이용한 절연 게이트형 전계 효과 트랜지스터(예를 들면 MOSFET)의 제조 공정을 설명한다.
도 1의 (1)에 도시한 바와 같이, 기판(100)에는, 예를 들면 반도체 기판으로서 실리콘 기판을 이용한다. 기지의 제조 방법에 의해, 기판(100)에 소자 분리로 되는 절연 영역(101)을 형성한다. 도 1에서는 국소 산화법(LOCOS법)에 의해 형성한 절연 영역(101)을 도시하였지만, 트렌치 아이솔레이션 기술에 의해 형성되는 절연 영역이어도 된다.
상기 기판(100)의 표면을 세정한다. 이 세정은, 예를 들면, 암모니아, 과산화수소수 및 순수를 혼합한 용액을 이용하여 행하여, 기판(100) 표면의 오염을 제거한다. 또한 계속해서, 예를 들면, HF/H2O비가 1/100인 불산수용액에 60초간 침지하여 기판(100) 표면의 자연 산화막을 제거한다.
다음으로, 도 1의 (2)에 도시한 바와 같이, 원자층 증착법〔ALD(Atomic Layer Deposition)〕에 의해, 상기 기판(100) 상에 산화실리콘(SiO2)층 및 산화하프늄(HfO2)층으로 이루어지는 절연체 박막(102)을 형성한다. 이 절연체 박막(102)은, 기판(100) 계면 및 표면 근방은 산화실리콘(SiO2)이 풍부한 상태로 하고, 도 1의 (3)에 도시한 바와 같이, 막 중앙부의 하프늄(Hf) 농도를 높게 하도록 산화실리콘(SiO2)과 산화하프늄(HfO2)의 성막을 원자층 레벨로 제어한다.
상기 성막 조건의 일례는, 성막 온도를 200℃∼500℃, 성막 분위기의 압력을 13.3Pa∼133Pa, 오존(O3)의 농도를 10s/㎤∼500s/㎤(표준 상태) 실리콘(Si) 원료 가스 및 하프늄(Hf) 원료 가스의 유량을 10s/㎤∼500s/㎤(표준 상태)의 범위에서, 산화실리콘 중의 산화하프늄량을 제어함으로써, 절연체 박막 내의 하프늄 농도를 결정한다.
구체적인 ALD(Atomic Layer Deposition)법에 의한 성막 방법의 일례를 도 3에 의해 설명한다.
기판(실리콘 기판)(100) 표면에 불화수소(HF) 또는 불화수소이온(HF+)에 의한 케미컬 산화막을 형성한 후, 이하와 같이 산화하프늄(HfO2)막, 산화실리콘(SiO2)막을 성막한다.
제1 공정을 행한다. Si 원료 가스로서, 예를 들면 사염화실리콘(SiCl4)을 공급함으로써, Si 원료를 기판(100) 상에 화학 흡착시킨다. 그 후, 불활성 가스(N2 또는 희가스)로 퍼지를 행함으로써, 기판(100) 상에는 흡착된 염화실리콘(SiClx)만 남게 된다. 다음으로, 상기 염화실리콘(SiClx)이 화학 흡착된 기판(100) 상에 산화제(예를 들면 H2O 또는 O3)를 공급함으로써, 산화실리콘(SiO2)이 형성된다. 그 후, 불활성 가스(N2 또는 희가스)로 퍼지를 행하는 것에 의해, 산화제를 배기함으로써 기판(100) 상에는 산화실리콘(SiO2)만이 남는다. 이에 의해, 0.1㎚ 정도(1원자층 정도)의 산화실리콘의 극박막이 형성된다.
제2 공정을 행한다. Hf 원료 가스로서, 예를 들면 사염화하프늄(HfCl4)을 공급함으로써, Hf 원료를 기판(100) 상에 화학 흡착시킨다. 그 후, 불활성 가스(N2 또는 희가스)로 퍼지를 행함으로써, 기판(31) 상에는 흡착된 염화하프늄(HfClx)만 남게 된다. 다음으로, 상기 염화하프늄(HfClx)이 화학 흡착된 기판(100) 상에 산화제(예를 들면 H2O 또는 O3)를 공급함으로써, 산화하프늄(HfO2)이 형성된다. 그 후, 불활성 가스(N2 또는 희가스)로 퍼지를 행하는 것에 의해, 산화제를 배기함으로써 기판(100) 상에는 산화하프늄(HfO2)만이 남는다. 이에 의해, 0.1㎚ 정도(1원자층 정도)의 산화하프늄의 극박막이 형성된다.
상기 산화실리콘(SiO2)을 형성하는 제1 공정 및 상기 산화하프늄(HfO2)을 형성하는 제2 공정의 사이클을 제어함으로써, 하프늄(Hf) 농도 및 농도 프로파일은 자유롭게 제어할 수 있다. 이러한 성막 방법을 채용함으로써, 상기 도 1의 (3)에 도시한 바와 같이, 절연체 박막(102)의 계면 및 그 계면 근방에서는 하프늄 농도가 매우 낮아 실리콘이 풍부한 막으로 되며, 절연체 박막(102)의 중앙 부근에서는, 하프늄 농도가 높아 하프늄이 풍부한 막으로 되는 절연체 박막(HfSiO막)(102)을 형성할 수 있었다.
상기 하프늄 원료로서는, HfCl4(하프늄클로라이드), TDMAHf(테트라디메틸아미노하프늄), TDEAHf(테트라디에틸아미노하프늄), TEMAHf(테트라메틸에틸아미노하프늄), HTTB(테트라-tert-부톡시 하프늄)를 이용할 수 있다. 또한 실리콘 원료로서는, SiCl4(실리콘클로라이드), TMDSO(테트라메틸디실록산), TDMAS(트리스디메틸아미노실란), TDMASi(테트라디메틸아미노실란), TDEASi(테트라디에틸아미노실란), TDMAHf(테트라메틸에틸실란) 등을 이용할 수 있다.
다음으로, 상기 형성된 절연체 박막(102)에 대하여 질화 처리를 행한다. 이 질화 처리는, 예를 들면 플라즈마 질소 분위기 내에 절연체 박막(102)을 노출시킴으로써 행한다. 상기 플라즈마는, 바람직하게는 펄스 전원에 의해 방전시킨다. 이하에 이 때의 조건의 일례를 기술한다. 질화 처리의 분위기의 압력을 0.133Pa∼13.3Pa, 질소(N2) 유량을 50s/㎤∼500s/㎤(표준 상태), RF 파워를 0.1㎾∼1.5㎾, 펄스 주기를 50㎲∼200㎲, 펄스 듀티를 10%∼80%(예를 들면 20%), 질화 처리 온도를 실온(예를 들면 23℃)∼400℃, 질화 처리 시간을 5초∼120초로 하였다. 이러한 펄스 방전에 의해, 고에너지의 질소 이온이 감소하여, 도 4에 도시한 바와 같이, 절연체 박막(102) 내의 질소 프로파일은 연속 방전으로 질화된 경우와 비교하여, 샤프하게 되어, 기판 계면의 질소 농도가 저감된다. 이에 의해, 기판 계면에서의 계면 준위가 저감되어 트랜지스터 특성이 향상된다.
상기 처리를 행한 후, 절연체 박막(102)의 막질을 향상시키기 위해, 질소 분위기에서 어닐링을 행한다. 이 어닐링은 RTA(Rapid Thermal Annealing)를 채용한다. RTA의 조건으로서는, 일례로서, 1000℃의 질소 분위기에서 30초로 하였다. 금회는 질소 분위기에서 어닐링을 행하고 있지만 미량의 산소가 포함되는 분위기에서도 동등한 효과가 얻어진다. 그 때의 산소량은 실리콘이 산화되지 않는 양, 예를 들면 산소 분압을 6.6Pa 이하로 한다. 이 결과, 절연체 박막(102)은 HfSiON막으로 되었다.
상기 절연체 박막의 제조 방법 및 절연체 박막은, 원자층 증착법을 이용하여, 기판(100)의 처리 표면에 실리콘 원자층을 형성하고, 이 실리콘 원자층 상에 산소 원자층을 형성하는 제1 공정과, 원자층 증착법을 이용하여, 기판(100)의 처리 표면에 금속 원자층을 형성하고, 이 금속 원자층 상에 산소 원자층을 형성하는 제2 공정을 갖기 때문에, 1원자층의 두께로, 산화실리콘막과 산화금속막을 성막할 수 있다. 그리고, 제1 공정과 제2 공정의 실시 횟수를 제어함으로써, 절연체 박막(102)은 금속 원자가 농도 구배를 갖는 상태(연속적으로 농도가 변화되는 상태)로 형성되는 것이 가능하게 된다. 따라서, 절연체 박막(102)의 계면에서는 금속 원자를 포함하지 않도록 하거나, 혹은 금속 원자의 농도를 매우 낮게 할 수 있다. 따라서, 고유전율 막을 두껍게 형성하는 것이 가능하게 되기 때문에, 본 발명의 절연체 박막의 제조 방법에 의해 형성되는 절연체 박막(102)에서는, 붕소 관통이 발생하지 않으며, MOSFET의 게이트 절연막에 이용한 경우에는, Vth 시프트 및 이동도 열화가 없는 양호한 고유전체 박막으로 되는 이점이 있다.
[실시예2]
다음으로, 본 발명의 반도체 장치의 제조 방법 및 반도체 장치에 따른 일 실시예를, 도 5의 제조 공정도에 의해 설명한다. 도 5에서는, 상기 도 1에 의해 설 명한 실시예1의 절연체 박막의 제조 방법에 의해 형성한 절연체 박막을 게이트 절연막에 이용한 반도체 장치, 즉 절연 게이트형 전계 효과 트랜지스터의 일례를 도시한다.
도 5의 (1)에 도시한 바와 같이, 상기 실시예1에 의해 기판(실리콘 기판)(100) 상에 절연체 박막(102)을 형성한다. 계속해서 이 절연체 박막(102) 상에 게이트 전극 재료막(103)을 형성한다. 게이트 전극 재료막으로서는, 예를 들면 다결정 실리콘(폴리실리콘)을 이용할 수 있고, 그 성막 방법은, 일례로서 화학적 기상 성장법을 이용할 수 있으며, 그 막 두께는 예를 들면 180㎚로 하였다. 그 후, 게이트 전극 재료막(103)에 도전 물질(예를 들면, 인(P), 붕소(B), 비소(As) 등)을 이온 주입에 의해 도핑한다.
다음으로, 도 5의 (2)에 도시한 바와 같이, 통상의 리소그래피 기술, 에칭 기술 등을 이용하여, 상기 게이트 전극 재료막(103)을 가공하여 게이트 전극(104)을 형성한다. 상기 에칭에는 드라이 에칭을 이용하는 것이 바람직하다. 이와 같이 하여, 기판(실리콘 기판)(100) 상에 HfSiON막의 절연체 박막(102)을 개재하여 게이트 전극(104)이 형성된 게이트 구조를 구성할 수 있었다.
그 후, 도 5의 (3)에 도시한 바와 같이, 통상의 트랜지스터의 확산층을 형성하는 프로세스에 의해, 게이트 전극(104)의 양측에서의 기판(100)에 LDD(Lightly Doped Drain) 영역(105)을 형성한다. 계속해서, 게이트 전극(104)의 측벽에 측벽 스페이서(106)를 형성한다. 계속해서, 게이트 전극(104)의 양측에서의 기판(100)에 상기 LDD 영역(105)을 통해 소스·드레인 영역(107)을 형성한다. 그 후, 상기 LDD 영역(105) 및 상기 소스·드레인 영역(107)의 활성화 어닐링을 행한다. 이 결과, 반도체 장치로서, 절연 게이트형 전계 효과 트랜지스터(예를 들면 MOSFET)(1)를 형성할 수 있었다.
상기 반도체 장치의 제조 방법 및 반도체 장치는, 본 발명의 절연체 박막의 제조 방법에 의해 절연체 박막(102)을 형성하기 때문에, 1원자층의 두께로, 산화실리콘막과 산화금속막을 적층시킨 절연체 박막(102)을 성막할 수 있다. 그리고, 제1 공정과 제2 공정의 실시 횟수를 제어함으로써, 절연체 박막(102)은 금속 원자가 농도 구배를 갖는 상태로 형성되는 것이 가능하게 된다. 따라서, 절연체 박막(102)의 계면에서는 금속 원자를 포함하지 않도록 하거나, 혹은 금속 원자의 농도를 매우 낮게 할 수 있다. 따라서, 고유전율의 막을 두껍게 형성하는 것이 가능하게 되기 때문에, 이러한 절연체 박막(102)을 게이트 절연막에 이용한 절연 게이트형 전계 효과 트랜지스터(예를 들면 MOSFET)에서는, 붕소 관통이 발생하지 않아, Vth 시프트 및 이동도 열화가 없는 양호한 트랜지스터로 되는 이점이 있다.
다음으로, 본 발명의 절연체 박막의 제조 방법을 이용하여 작성한 HfSiO막의 Hf 농도 프로파일을 고분해능 라더포드 후방 산란 스펙트로메트리(HR-RBS)에 의해 측정한 결과를, 도 6에 의해 설명한다. 도 6에서는, 종축에, Hf와 Si에 대한 Hf 농도, 실리콘 농도, 산소 농도를 나타내고, 횡축에 절연체 박막의 막 두께 방향의 깊이를 나타낸다.
도 6에 도시한 바와 같이, 본 발명의 절연체 박막의 제조 방법에 의해 형성한 HfSiO막은, 종래 기술에 의해 성막하여 얻은 HfSiO막보다, 기판(실리콘 기판) 계면 및 게이트 전극 계면에서의 하프늄 농도가 낮게 되어 있는 것을 알 수 있다. 따라서, 본 발명의 절연체 박막의 제조 방법에 의해 얻어진 HfSiO막으로 이루어지는 절연체 박막(102)을 이용하여, 게이트 절연막을 제작하여 얻은 절연 게이트형 전계 효과 트랜지스터에서는, 종래 기술에 의해 제작한 HfSiO막을 게이트 절연막에 이용한 경우보다, 게이트 절연막의 기판과의 계면 및 게이트 전극과의 계면에서의 고정 전하를 저감할 수 있다.
다음으로, 본 발명의 절연체 박막의 제조 방법에 의해 형성한 HfSiON막을 PMOS 트랜지스터의 게이트 절연막에 적용한 경우의 용량-전압(CV) 특성을, 도 7에 의해 설명한다. 도 7에서는, 종축에 용량을 나타내고, 횡축에 게이트 전압을 나타내며, 비교예로서, 종래 기술에 의해 형성한 HfSiON막을 PMOS 트랜지스터의 게이트 절연막에 적용한 경우의 용량(Cp)-전압(Vg) 특성(C-V 특성) 및 산화실리콘막을 PMOS 트랜지스터의 게이트 절연막에 적용한 경우의 용량-전압(CV) 특성도 함께 나타낸다.
도 7에 도시한 바와 같이, 산화실리콘(SiO2)을 게이트 절연막에 이용한 PMOS 트랜지스터에 대하여, 종래 기술의 HfSiON막을 게이트 절연막에 이용한 PMOS 트랜지스터에서는, 마이너스 방향으로의 Vth 시프트가 0.4V 정도로 크게 되어 있지만, 본 발명의 절연체 박막의 제조 방법에 의해 형성한 HfSiON막을 게이트 절연막에 이용한 PMOS 트랜지스터에서는, Vth의 마이너스 방향으로의 시프트는 0.1V 정도로, 대폭 감소되어 있는 것을 알 수 있다. 또한, 폴리실리콘으로 게이트 전극을 형성 하고, 그 게이트 전극에 붕소(B)를 도핑해도, 기판 방향으로의 붕소(B)의 관통은, 발생하지 않는 것이 확인되고 있다. 이것은, 기판 계면 및 폴리실리콘으로 이루어지는 게이트 전극 계면에서의 고정 전하가 감소되었기 때문으로 생각된다.
다음으로, 본 발명의 절연체 박막의 제조 방법에 의해 형성한 HfSiON막을 NMOS 트랜지스터의 게이트 절연막에 적용한 경우의 이동도를, 도 8에 의해 설명한다. 도 8에서는, 종축에 이동도(meff)를 나타내고, 횡축에 전계(Eeff)를 나타내며, 비교예로서, 종래 기술에 의해 형성한 HfSiON막을 NMOS 트랜지스터의 게이트 절연막에 적용한 경우도 함께 나타낸다.
도 8에 도시한 바와 같이, 종래 기술의 HfSiON막을 게이트 절연막에 이용한 NMOS 트랜지스터에서는, 이동도가 120㎠/V/s 정도이었지만, 본 발명의 절연체 박막의 제조 방법에 의해 형성한 HfSiON막을 게이트 절연막에 이용한 PMOS 트랜지스터에서는, 이동도가 270㎠/V/s 정도로 대폭 향상되어 있는 것을 알 수 있다. 이것은, 기판 계면에서의 고정 전하가 감소되었기 때문으로 생각된다.
상기 실시예에서의 원자층 증착법에서는, 기판과 절연체 박막의 계면에 산화실리콘층을 형성하고 있지만, 예를 들면 황산과수(예를 들면 SA1), 염산과수(예를 들면 SC2), 암모니아과수(예를 들면 SC1), 오존(O3)수 등을 이용한 산화에 의해 형성되는 케미컬 산화막이나, 열 산화막을 이용해도 마찬가지의 효과가 얻어진다.
본 발명의 절연체 박막의 제조 방법 및 절연체 박막은, 원자층 증착법을 이 용하여, 기판의 처리 표면에 실리콘 원자층을 형성하고, 상기 실리콘 원자층 상에 산소 원자층을 형성하는 제1 공정과, 원자층 증착법을 이용하여, 기판의 처리 표면에 금속 원자층을 형성하고, 상기 금속 원자층 상에 산소 원자층을 형성하는 제2 공정을 갖기 때문에, 1원자층의 두께로, 산화실리콘막과 산화금속막을 성막할 수 있다. 그리고, 제1 공정과 제2 공정의 실시 횟수를 제어함으로써, 절연체 박막은 금속 원자가 농도 구배를 갖는 상태로 형성되는 것이 가능하게 된다. 따라서, 절연체 박막의 계면에서는 금속 원자를 포함하지 않도록 하거나, 혹은 금속 원자의 농도를 매우 낮게 할 수 있다. 따라서, 고유전율의 막을 두껍게 형성하는 것이 가능하게 되기 때문에, 본 발명의 절연체 박막의 제조 방법에 의해 형성되는 절연체 박막에서는, 붕소 관통이 발생하지 않고, MOSFET의 게이트 절연막에 이용한 경우에는, Vth 시프트 및 이동도 열화가 없는 양호한 고유전체 박막으로 되는 이점이 있다.
본 발명의 반도체 장치의 제조 방법 및 반도체 장치는, 원자층 증착법을 이용하여, 기판의 처리 표면에 실리콘 원자층을 형성하고, 상기 실리콘 원자층 상에 산소 원자층을 형성하는 제1 공정과, 원자층 증착법을 이용하여, 기판의 처리 표면에 금속 원자층을 형성하고, 상기 금속 원자층 상에 산소 원자층을 형성하는 제2 공정을 갖기 때문에, 1원자층의 두께로, 산화실리콘막과 산화금속막을 적층시킨 절연체 박막을 성막할 수 있다. 그리고, 제1 공정과 제2 공정의 실시 횟수를 제어함으로써, 절연체 박막은 금속 원자가 농도 구배를 갖는 상태로 형성되는 것이 가능하게 된다. 따라서, 절연체 박막의 계면에서는 금속 원자를 포함하지 않도록 하거 나, 혹은 금속 원자의 농도를 매우 낮게 할 수 있다. 따라서, 고유전율의 막을 두껍게 형성하는 것이 가능하게 되기 때문에, 본 발명의 절연체 박막의 제조 방법에 의해 형성되는 절연체 박막에서는, 붕소 관통이 발생하지 않고, MOSFET의 게이트 절연막에 이용한 경우에는, Vth 시프트 및 이동도 열화가 없는 양호한 트랜지스터를 형성하는 것이 가능하게 되는 이점이 있다.
본 발명의 절연체 박막의 제조 방법과 절연체 박막 및 반도체 장치의 제조 방법과 반도체 장치는, 반도체 장치인 절연 게이트형 전계 효과 트랜지스터의 게이트 절연막 및 그 제조 방법에 이용할 수 있음과 함께, 절연체 박막 내에 금속 원자의 농도 프로파일을 갖는 박막의 제조 방법 및 그 제조 방법에 의해 제조되는 절연체 박막 등의 용도에도 적용할 수 있다.

Claims (16)

  1. 원자층 증착법을 이용하여 기판 상에 박막을 형성하는 절연체 박막의 제조 방법으로서,
    상기 기판의 처리 표면에 실리콘 원자층을 형성하고, 상기 실리콘 원자층 상에 산소 원자층을 형성하는 제1 공정과,
    상기 기판의 처리 표면에 금속 원자층을 형성하고, 상기 금속 원자층 상에 산소 원자층을 형성하는 제2 공정을 구비하고,
    상기 제1 공정 및 상기 제2 공정의 실시 횟수를 제어함으로써 상기 절연체 박막 내의 상기 금속 원자의 농도를, 상기 기판 측에서 금속 원자를 포함하지 않거나 금속 원자의 농도가 낮게, 농도 구배를 갖도록 제어하고,
    질소를 포함한 분위기 내에서 플라스마를 발생시킨 상태에서 상기 절연체 박막 내에 질소를 첨가하는 공정을 구비하고,
    상기 플라즈마는 펄스 전원에 의해 방전을 행하는 것을 특징으로 하는 절연체 박막의 제조 방법.
  2. 제1항에 있어서,
    상기 제 1 공정의 상기 기판의 처리 표면은, 자연 산화막을 제거한 후의 처리 표면인 것을 특징으로 하는 절연체 박막의 제조 방법.
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