JP4554446B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、原子層蒸着法による高誘電率膜の成膜方法および半導体装置の製造方法に関する。
大規模集積回路の微細化に伴い、ゲート絶縁膜の薄膜化が要求されている。従来用いられているシリコン酸化膜やシリコン酸窒化膜では、リーク電流増大のため、薄膜化に限界があり、サブ０.１μｍ世代のＣＭＯＳでは、ＳｉＯ２換算膜厚で１．５ｎｍ以下の性能を要求することが困難となってきている。このため、シリコン酸化膜やシリコン酸窒化膜と比較して比誘電率の高い金属酸化膜、金属シリケート膜、あるいは金属アルミネート膜を高誘電率膜（ｈｉｇｈ−ｋ膜）として用いて、物理的膜厚を厚くすることによりリーク電流を抑制するという提案がなされている。
近年、この高誘電率膜としては、電気的特性上優れている金属シリケート膜を用いる試みが多数報告されている。金属シリケート膜の形成方法として、一般的に化学気相成長法あるいはスパッタ法が用いられている。
しかしながら、化学気相成長法を用いた場合、金属シリケート膜の形成は、３００℃程度の低温成膜により行われるため、膜中にカーボンや水素など多量（>１０２１ｃｍ−３）の不純物が残留し、膜質が不十分になる問題がある。さらに、使用する原料により膜組成が決定されるため、使用する原料を変更しなければ膜組成を変更することができないなどの問題がある。
一方、スパッタリング法を用いた場合、半導体装置においては、金属シリケート膜を形成する初期段階において、アルゴンなどのラジカル種によるダメージがシリコン基板に発生する。そのため、金属シリケート膜／シリコン基板界面において、厚い界面層（>１ｎｍ程度）が形成され、薄膜化が容易でないなどの問題がある。
近年では原子層レベルでゲート絶縁膜を形成できる原子層蒸着（以下、ＡＬＤ：Atomic Layer Deposition）法が報告されている。ＡＬＤ法によりゲート絶縁膜を形成すれば、使用する原料を変更することなく膜組成を変更することができる。ＡＬＤ法により作成されたゲート絶縁膜として、金属アルミネート膜が広く用いられている。例えば、特許文献１には、オゾンを含有する酸化性ガスによってシリコン基板を酸化する第１工程と、シリコン基板の酸化表面を水酸基化した後にトリメチルアルミニウム（ＴＭＡ）などの第一反応物を吸着させる第２工程と、Ｈ２Ｏなどの第二反応物を導入し、酸化表面上の第一反応物の残基と反応させる第３工程とを含む製造方法により、Ａｌ２Ｏ３などの高誘電率膜が形成されることが記載されている。
特許文献２には、結晶性誘電体であるジルコニウムなどからなる金属酸化物と非晶質酸化アルミニウム物とからなり、かつＡｌｘＭ（１−ｘ）Ｏｙ（０.０５≦Ｘ≦０.３）の組成を有する非晶質金属アルミネート膜が形成されることが記載されている。
このように、原子層蒸着法により作成されたゲート絶縁膜としては、従来から金属アルミネート膜が広く用いられている。これは、アルミニウム原料であるＴＭＡ原料が、原子層蒸着法において成膜が比較的容易であることが早くから知られていたためである。
一方、電気的特性上優れている金属シリケート膜をＡＬＤ法により作成する試みも行われている。ＡＬＤ法により作成された金属シリケート膜を半導体装置に用いることができれば、金属アルミネート膜を用いた場合に比べリーク電流の発生を抑えることができ製品信頼性が向上する。さらに、金属シリケート膜／シリコン基板界面において厚い界面層が形成されることがなく、金属シリケート膜の薄膜化が容易になる。
このような、原子層蒸着法により金属シリケート膜を形成する方法として、特許文献３に、Ｏ（Ｓｉ（ＣＨ３）２Ｈ）２または（（ＣＨ３）３Ｓｉ）２であるシリコン含有化合物と、Ｈｆ（（Ｃ２Ｈ５）（ＣＨ３）Ｎ）４である金属含有化合物とを用いる方法が記載されている。
特開２００３−１８８１７１号公報 特開２００４−２１４３０４号公報 特開２００４−１６５６６８号公報
このような従来の方法により形成された金属シリケート膜は、基板に対する成膜が充分ではなく、成膜性に改良すべき点があった。さらに、半導体装置に適用した場合、リーク電流が発生するなど製品信頼性が必ずしも満足できるものではなかった。
本発明に係る半導体装置の製造方法は、シリコン基板上に金属シリケートにより構成された高誘電率膜を形成する工程と、
前記高誘電率膜上に、多結晶シリコン膜を形成する工程と、
前記高誘電率膜、および前記多結晶シリコン膜を選択的に除去してゲート電極を形成する工程と、を含み、
前記高誘電率膜を形成する工程は、シリコン含有化合物のガス（ＳｉＨ ３ ） ３ Ｎと、金属含有化合物のガスと、を用いた原子層蒸着法により、前記シリコン基板上に金属シリケートから構成された高誘電率膜を形成する、成膜方法により行われる。
この成膜方法においては、上記一般式で表されるＳｉ−Ｎ結合を有するシリコン含有化合物を用いて高誘電率膜を形成している。そのため、基板に対する成膜性が向上するとともに、製品信頼性が向上する。
本発明に係る半導体装置の製造方法は、シリコン基板上に金属シリケートにより構成された高誘電率膜を形成する工程と、
前記高誘電率膜上に、多結晶シリコン膜を形成する工程と、
前記高誘電率膜、および前記多結晶シリコン膜を選択的に除去してゲート電極を形成する工程と、を含み、
前記高誘電率膜を形成する工程は、上述の成膜方法により行われる。
このような半導体装置の製造方法によれば、シリコン含有化合物である（ＳｉＨ ３ ） ３ Ｎにより高誘電率膜が形成されるため、高誘電率膜中におけるカーボンなどの不純物濃度が低減される。そのため、リーク電流が低減された半導体装置を提供することができる。さらに、Ｓｉ−Ｎ結合を有するシリコン含有化合物である（ＳｉＨ ３ ） ３ Ｎを用いて高誘電率膜を形成することにより成膜性が向上する。このように、信頼性の向上した半導体装置を提供することができる。
本発明によれば、成膜性が向上するとともに製品信頼性が向上する高誘電率膜の成膜方法が提供される。さらに、リーク電流が低減され、さらに成膜性が向上した高誘電率膜を備える半導体装置の製造方法が提供される。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、本実施形態に係る半導体装置におけるＭＯＳトランジスタの構成例を示した断面図である。図２乃至図４は、半導体装置の製造方法を示す工程断面図である。なお、以下においてはｐチャネルＭＯＳトランジスタを例にとって説明する。
図１に示すように、半導体装置は、ｐ型のシリコン基板１にｎウエル領域２が形成されており、素子分離溝構造ＳＴＩ（Sallow Trench Isolation）４によってｐチャネルＭＯＳトランジスタ形成領域が区画されている。ＳＴＩ４は、シリコン基板１の表面に形成した溝内にシリコン酸化膜６が埋設された構造である。前記ｐチャネルＭＯＳトランジスタ形成領域では、シリコン基板１表面に、酸化膜１６、高誘電率膜１７、およびポリシリコン膜２２が順に積層され、ゲート電極が構成されている。高誘電率膜１７は、第１高誘電率膜１８と第２高誘電率膜２０とが順に積層されてなる。また、ゲート電極の側面には断面略扇形状のサイドウォール２６が形成されている。さらに、ｐチャネルＭＯＳトランジスタ形成領域において、シリコン基板１に、ｐ型不純物を低濃度に導入したエクステンション領域２４と、ｐ型不純物を高濃度に導入したソース・ドレイン領域２８とが形成され、ｐチャネルＭＯＳトランジスタが構成されている。さらに、ｐチャネルＭＯＳトランジスタ形成領域を覆うように層間絶縁膜３０が形成され、層間絶縁膜３０に形成されたコンタクトホールにコンタクト層３２が形成されている。コンタクト層３２はソース・ドレイン領域２８に電気的に接続される。
本実施形態の半導体装置の製造方法においては、以下の高誘電率膜の成膜方法を用いるものである。
本実施形態における高誘電率膜の成膜方法は、
下記一般式；
Figure 0004554446
 （上記一般式中、Ｒ１，Ｒ２，およびＲ３は、各々同一でも異なっていてもよく、水素原子、炭素数１以上３以下のアルキル基、Ｎ（Ｒ６）２（複数存在するＲ６は各々同一でも異なっていてもよく、水素原子、炭素数１以上３以下のアルキル基、Ｓｉ（Ｒ７）３（複数存在するＲ７は各々同一でも異なっていてもよく、水素原子、炭素数１以上３以下のアルキル基のいずれかを示す。）のいずれかを示す。）のいずれかを示し、
Ｒ４およびＲ５は、各々同一でも異なっていてもよく、水素原子、炭素数１以上３以下のアルキル基、Ｓｉ（Ｒ８）３（複数存在するＲ８は各々同一でも異なっていてもよく、水素原子、炭素数１以上３以下のアルキル基、ＮＨＳｉ（Ｒ９）３（複数存在するＲ９は、各々同一でも異なっていてもよく、水素原子、炭素数１以上３以下のアルキル基のいずれかを示す。）のいずれかを示す。）のいずれかを示し、
（上記一般式における炭素原子数）／（Ｓｉ原子数）の値が、７以下である。）
で表されるシリコン含有化合物のガスと、金属含有化合物のガスとを用いた原子層蒸着法により、基板上に金属シリケートから構成された高誘電率膜を形成する。
このような成膜方法によれば、上記一般式のＳｉ−Ｎ結合を有するシリコン含有化合物を用いて高誘電率膜を形成しているため、成膜性が向上するとともに、製品信頼性が向上する。
以下、この高誘電率膜の製造方法を用いた、本実施形態における半導体装置の製造方法を、図２乃至４を参照しながら説明する。
本実施形態の半導体装置の製造方法は、以下の工程により実施することができる。
（１）上述の成膜方法により、シリコン基板１上に金属シリケートにより構成された高誘電率膜１７を形成する工程（図２（ｂ）乃至図３（ｃ））。
（２）高誘電率膜１７上に、多結晶シリコン膜１４を形成する工程（図３（ｄ））。
（３）高誘電率膜１７、および多結晶シリコン膜１４を選択的に除去してゲート電極を形成する工程（図４（ｅ）乃至（ｈ））。
さらに、高誘電率膜１７を形成する工程の前に、前記シリコン基板表面にシリコン酸化膜を形成する工程（図２（ａ）乃至（ｂ））を含むこともできる。
まず、図２（ａ）に示すように、ｐ型のシリコン基板１にｎウエル領域２を形成し、さらにｐ型のシリコン基板１の素子分離領域に浅い溝を形成する。次いで、前記溝内にシリコン酸化膜６を埋設し、ＳＴＩ４を形成する。前記シリコン酸化膜６の埋設方法としては、例えば、シリコン基板１の表面に、前記溝内を埋め込むようにシリコン酸化膜６を形成し、シリコン酸化膜６を化学機械研磨（ＣＭＰ）法などによりエッチングバックしてシリコン基板１の表面を露出させることで、溝内にシリコン酸化膜６を残す方法を採用することができる。
そして、シリコン基板１の表面を洗浄し、さらに希釈フッ酸（ＤＨＦ）により処理した後、シリコン基板１の表面上に膜厚が０．５ｎｍ程度のシリコン酸化膜８を形成し、さらにシリコン酸化膜８の表面に第１高誘電率膜１０を形成する（図２（ｂ））。シリコン酸化膜８を形成することにより、第１高誘電率膜１０の金属元素がシリコン基板１に拡散するのを防ぐことができる。
第１高誘電率膜１０は、原子層蒸着法により、シリコン基板１上に金属シリケートにより構成された高誘電率膜を形成する。具体的には、原子層蒸着装置内において、シリコン基板１上に金属含有化合物のガスを供給した後、酸化性ガスを供給してシリコン基板１上に金属酸化物を堆積させる（第１工程）。次いで、シリコン基板１上にシリコン含有化合物のガスを供給した後、酸化性ガスを供給してシリコン基板上にシリコン酸化物を堆積させる（第２工程）。この第１工程および第２工程を繰り返し行うことにより、シリコン基板１表面に、金属、酸素、およびシリコンから構成された金属シリケートからなる第１高誘電率膜１０を形成する。つまり、第１高誘電率膜１０は、金属酸化物とシリコン酸化物とが順に堆積されて形成される。第１高誘電率膜１０の膜厚は、０．５ｎｍ以上３ｎｍ以下とすることができる。酸化性ガスとしては、オゾンまたは酸素を含むガス等を用いることができる。
第１高誘電率膜１０を形成する際に用いられる金属含有化合物において、その金属元素としては、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等を挙げることができ、これらから選ばれる１種以上を選択して用いることができる。本実施形態においては、金属含有化合物の金属元素として、ハフニウム（Ｈｆ）またはジルコニウム（Ｚｒ）を用いることが好ましい。この金属含有化合物としては、具体的に、テトラメチルエチルアミドハフニウム（Ｈｆ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４）、テトラジメチルアミドハフニウム（Ｈｆ（Ｎ（ＣＨ３）２）４）、あるいはテトラジエチルアミドハフニウム（Ｈｆ（Ｎ（Ｃ２Ｈ５）２）４）を挙げることができる。
一方、シリコン含有化合物は、下記一般式；
Figure 0004554446
 （上記一般式中、Ｒ１，Ｒ２，およびＲ３は、各々同一でも異なっていてもよく、水素原子、炭素数１以上３以下のアルキル基、Ｎ（Ｒ６）２（複数存在するＲ６は各々同一でも異なっていてもよく、水素原子、炭素数１以上３以下のアルキル基、Ｓｉ（Ｒ７）３（複数存在するＲ７は各々同一でも異なっていてもよく、水素原子、炭素数１以上３以下のアルキル基のいずれかを示す。）のいずれかを示す。）のいずれかを示し、
Ｒ４およびＲ５は、各々同一でも異なっていてもよく、水素原子、炭素数１以上３以下のアルキル基、Ｓｉ（Ｒ８）３（複数存在するＲ８は各々同一でも異なっていてもよく、水素原子、炭素数１以上３以下のアルキル基、ＮＨＳｉ（Ｒ９）３（複数存在するＲ９は、各々同一でも異なっていてもよく、水素原子、炭素数１以上３以下のアルキル基のいずれかを示す。）のいずれかを示す。）のいずれかを示し、
（上記一般式における炭素原子数）／（Ｓｉ原子数）の値が、７以下である。）
で表される。
さらに、上記一般式のうち、
Ｒ１，Ｒ２，およびＲ３は、各々同一でも異なっていてもよく、水素原子、メチル基、Ｎ（ＣＨ３）２、ＮＨＳｉ（ＣＨ３）３のいずれかを示し、
Ｒ４およびＲ５は、各々同一でも異なっていてもよく、水素原子、メチル基、ＳｉＨ３、Ｓｉ（ＣＨ３）３、ＮＨＳｉ（ＣＨ３）３のいずれかを示す、シリコン含有化合物を用いることが好ましい。
このような一般式で表されるシリコン含有化合物は、炭素原子数／Ｓｉ原子数の値が、７以下であるため、高誘電率膜１７中におけるカーボンなどの不純物濃度を低減することができる。さらに、シリコン含有化合物がＳｉ−Ｎ結合を含む構造を有しており、高誘電率膜１７の成膜性が向上する。そのため、高誘電率膜１７を用いた半導体装置においては、リーク電流の発生を抑制することができ、信頼性が向上する。
このシリコン含有化合物として、具体的には、
（ＳｉＨ３）３Ｎ（トリシリルアミン（ＴＳＡ）、融点：−１０６℃、沸点：５２℃）、
ＳｉＨ２（Ｎ（ＣＨ３）２）２（ビスジメチルアミンシラン（ＢＤＭＡＳ）、融点：−１０４℃、沸点：９３℃）、
ＳｉＨ（Ｎ（ＣＨ３）２）３（トリジメチルアミンシラン（ＴＤＭＡＳ）、融点：−９０℃、沸点：１４５℃）、
ＳｉＨ２（ＮＨＳｉ（ＣＨ３）３）２（ビス（トリメチルシリル）アミノシラン（ＢＩＴＳ）、融点：２８℃、沸点：４０℃）を挙げることができ、これらから選ばれる１種以上を選択して用いることができる。これらのシリコン含有化合物によれば、上記効果にさらに優れ、リーク電流の発生を効果的に抑制することができ、信頼性がさらに向上する。シリコン含有化合物としては、（ＳｉＨ３）３Ｎ、ＳｉＨ２（Ｎ（ＣＨ３）２）２、ＳｉＨ（Ｎ（ＣＨ３）２）３がさらに好ましく、（ＳｉＨ３）３Ｎが特に好ましい。（ＳｉＨ３）３Ｎは、炭素を含有していないため、高誘電率膜中におけるカーボンなどの不純物濃度が特に低減されるため、リーク電流の発生が特に抑制される。さらに、Ｓｉ−Ｎ結合を含む構造を有しており、基板に対する成膜性にも優れる。このように、（ＳｉＨ３）３Ｎ（トリシリルアミン（ＴＳＡ））は、リーク電流の発生抑制、および成膜性の向上のバランスに優れる。
このようにして第１高誘電率膜１０を形成した後、第１高誘電率膜１０を緻密化する処理を行ってもよい。緻密化処理する方法として、例えば、窒素ガス、あるいは窒素ガス中に酸素ガスを微量添加したガスを用い、ランプアニールにより、熱処理時間１秒以上６００秒間以下、熱処理温度７００℃以上１０５０℃以下の条件で急速加熱処理を行う方法を挙げることができる。また、フラッシュランプアニールにより、熱処理時間０．３ミリ秒以上１００ミリ秒間以下の条件で急速加熱処理を行ってもよい。
次いで、第１高誘電率膜１０の表面に、第２高誘電率膜１２を形成する（図３（ｃ））。具体的には、原子層蒸着法により、金属、酸素、およびシリコンから構成された金属シリケートからなる第２高誘電率膜１２を形成する。第２高誘電率膜１２の金属元素は、第１高誘電率膜１０を構成する金属元素と同一であり、特にハフニウム（Ｈｆ）またはジルコニウム（Ｚｒ）を用いることが好ましい。第２高誘電率膜１２は、金属元素／（金属元素＋Ｓｉ）比が０．６以下となるように構成される。これにより、第２高誘電率膜１２と、後述する多結晶シリコン膜１４との反応を抑制することができると考えられ、リーク電流の発生を抑制することができる。第２高誘電率膜１２の膜厚は０．５ｎｍ程度となるように形成することができる。
また、第２高誘電率膜１２は、金属、酸素、シリコンおよび窒素から構成された金属シリケートであってもよい。この場合、第２高誘電率膜１２の窒素ピーク濃度が１０以上３０以下ａｔｏｍｉｃ％とすることができる。これは、窒素ピーク値がこの値よりも小さい場合、第２高誘電率膜１２の緻密化が不十分となり、活性化熱処理においてゲート電極を形成する際にポリシリコンに導入しされたリンやボロンなどの不純物が、第１高誘電率膜１０に拡散することを充分に抑制することができなくなるためである。第２高誘電率膜１２を形成した後、第１高誘電率膜１０と同様に、第２高誘電率膜１２の緻密化処理を行うことができる。
第２高誘電率膜１２を形成した後、さらに、第２高誘電率膜１２の表面に多結晶シリコン膜１４を形成し、多結晶シリコン膜１４へイオン注入を行う（図３（ｄ））。本実施例においては、ｎウエル領域２を形成するため、ボロン（Ｂ）をイオン注入する。またｐウエル領域を形成する際には、リン（Ｐ）をイオン注入する。
次いで、多結晶シリコン膜１４表面に、フォトレジスト膜（不図示）を形成し、ゲート電極パターンの露光を行い、さらに現像処理して、フォトレジストマスクを形成する。そして、フォトレジストマスクをマスクとしてエッチングを行うことにより、シリコン酸化膜１６、第１高誘電率膜１８、第２高誘電率膜２０、ポリシリコン膜２２が順に積層されたゲート電極が形成される（図４（ｅ））。なお、前記フォトレジストマスクはエッチング後に除去する。その後、前記ゲート電極をマスクとして、シリコン基板１の表面に低濃度のイオン注入を行い、エクステンション領域２４を自己整合的に形成する。本実施形態においては、ｎウエル領域２にボロン（Ｂ）をイオン注入する。またｐウエル領域の場合には、ヒ素（Ａｓ）をイオン注入する。
次いで、シリコン基板１の表面を覆うように所望の厚さのシリコン窒化膜を形成し、且つこのシリコン窒化膜を異方性エッチング法によりエッチングバックを行う。これにより、前記シリコン窒化膜を前記ゲート電極の側面のみに残し、サイドウォール２６が形成される（図４（ｆ））。
そして、ゲート電極およびサイドウォール２６をマスクとして、イオン注入を行い、シリコン基板１の表面にソース・ドレイン領域２８を自己整合的に形成する。本実施例においては、ｎウエル領域２にボロン（Ｂ）をイオン注入する。またｐウエル領域の場合には、ヒ素（Ａｓ）をイオン注入する（図４（ｇ））。
ソース・ドレイン領域２８を形成した後に、シリコン基板１に対してランプアニールを用いた急速加熱処理を行う。このランプアニールにより、ポリシリコン膜２２、エクステンション領域２４、ソース・ドレイン領域２８がそれぞれ活性化される。活性化熱処理温度は、第１高誘電率膜１０および第２高誘電率膜１２形成後の緻密化処理温度より、１０℃以上低くする。以上の工程によりｐチャネルＭＯＳトランジスタが形成される。その後、シリコン基板１を覆うように層間絶縁膜３０を形成し、さらに層間絶縁膜３０に開口したコンタクトホールに導電材料を埋設して前記ソース領域および前記ドレイン領域に電気接続するためのコンタクト層３２を形成することで、図１に示したＭＯＳトランジスタ構造を有する半導体装置が製造される。
以下に、本実施形態の効果を説明する。
従来のＡＬＤ法における金属シリケート膜、例えば特許文献３に記載のシリコン含有化合物により形成された金属シリケート膜においては、基板に対する成膜性に改良すべき点があった。さらに、ＳｉＨ４（モノシラン）においても、基板表面への成膜性に問題を有していた。
このような状況下、金属シリケート膜の基板表面への成膜性を改良すべく、本発明者らは鋭意研究したところ、シリコン原料であるシリコン含有化合物の構造を所定の構造とすることにより、基板への成膜性を効果的に改善できることを見出したのである。具体的には、Ｓｉ−Ｎ結合を有するシリコン含有化合物を用いれば、基板に対する成膜性に優れ、信頼性の向上した半導体装置を提供することができることを見出したのである。このような基板への成膜性の向上、さらに上述したリーク電流の発生抑制効果は、（ＳｉＨ３）３Ｎ、ＳｉＨ２（Ｎ（ＣＨ３）２）２、またはＳｉＨ（Ｎ（ＣＨ３）２）３を用いることにより発揮され、（ＳｉＨ３）３Ｎを用いることにより、特にバランス良く発揮される。
また、本実施形態においては、シリコン基板上に、上記一般式で表されるシリコン含有化合物を用いて高誘電率膜を形成し、半導体装置を製造している。そのため、高誘電率膜中におけるカーボンなどの不純物の量が低減され、リーク電流を低減することができ、信頼性の向上した半導体装置を提供することができる。
一方、従来、シリコン含有化合物として一般的に用いられているＳｉ（ＯＣ２Ｈ５）４（テトラエトキシシラン（ＴＥＯＳ））は、炭素原子数／Ｓｉ原子数の値が８である。そのため、高誘電率膜中の不純物（カーボン）濃度が高く、リーク電流が発生する。
これに対し、本実施形態において用られるシリコン含有化合物は、炭素原子数／Ｓｉ原子数の値が７以下である。そのため、高誘電率膜中の不純物（カーボン）濃度を効果的に低減することができ、リーク電流の発生を抑制することができる。このような効果は、上述されたシリコン含有化合物のうち、カーボンを含有しない（ＳｉＨ３）３Ｎ（トリシリルアミン（ＴＳＡ））を用いることにより、特に発揮される。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、本実施形態において高誘電率膜１７は２層構造によって説明したが１層以上形成されていればよく、３層以上の積層構造であってもよい。
さらに、高誘電率膜の金属元素／（金属元素＋Ｓｉ）比が、０．６以下であれば、高誘電率膜１７は１層で形成することができる。
またさらに、シリコン基板１表面に、シリコン酸化膜１６を介して高誘電率膜１７を形成した例によって示したが、直接、シリコン基板１の表面に高誘電率膜１７を形成してもよい。
[実施例]
以下の実施例においては、以下のシリコン含有化合物を用いた。
（シリコン含有化合物）
・（ＳｉＨ３）３Ｎ（トリシリルアミン（ＴＳＡ）、融点：−１０６℃、沸点：５２℃）
・ＳｉＨ２（Ｎ（ＣＨ３）２）２（ビスジメチルアミンシラン（ＢＤＭＡＳ）、融点：−１０４℃、沸点：９３℃）
・ＳｉＨ（Ｎ（ＣＨ３）２）３（トリジメチルアミンシラン（ＴＤＭＡＳ）、融点：−９０℃、沸点：１４５℃）
図５に、これらシリコン含有化合物の蒸気圧曲線を示す。参考として、シリコン含有化合物として広く用いられているＳｉ（ＯＣ２Ｈ５）４（テトラエトキシシラン（ＴＥＯＳ））も示した。図５より、ＴＳＡ、ＢＤＭＡＳ、ＴＤＭＡＳの蒸気圧は、ＴＥＯＳと比較して高く、取り扱いが容易であることが確認される。特に、ＴＳＡにおいては、蒸気圧が非常に高く、一般的なボンベによるガス供給が可能であり、しかもカーボンフリーであるなど多くの利点を有している。
（試験例１）
シリコン含有化合物としてＴＤＭＡＳ、ＢＤＭＡＳおよびＴＳＡを用い、サイクル数に対するＳｉＯ２膜厚の関係を確認した。結果を図６に示す。具体的には、シリコン含有化合物をチャンバー内へ導入し、シリコン基板１上にシリコン含有化合物を供給した後、チャンバー内へオゾンガスを導入することにより、シリコン基板１の表面にＳｉＯ２を堆積させてシリコン酸化膜を形成する。基板温度は２７５℃で行った。０．０８ｎｍ程度の膜厚のシリコン酸化膜を形成する工程を１サイクルとした。
ＴＤＭＡＳシリコン原料を用いた場合、０．０８ｎｍ／サイクル程度の成膜レートを確保するため、チャンバー内圧力を５．０Ｔｏｒｒで行った。これは、他シリコン原料と比較して蒸気圧が小さいため、シリコン基板に吸着しにくいためと考えている。一方、ＢＤＭＡＳシリコン原料を用いた場合、ＴＤＭＡＳ原料と同程度の成膜レートにするため、チャンバー内圧力は２．０Ｔｏｒｒで行った。さらに、ＴＳＡ原料の場合、同程度の成膜レートにするには、０．５Ｔｏｒｒで行った。このように、成膜レートを０．０８ｎｍ／サイクルにするには、各シリコン原料において圧力制御が必須となる。
この結果から、シリコン含有化合物としてＴＤＭＡＳ、ＢＤＭＡＳおよびＴＳＡを用いた場合、シリコン基板表面に対する成膜性に優れていることが確認された。
（試験例２）
金属化合物として、テトラメチルエチルアミドハフニウム（Ｈｆ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））４）を用い、シリコン含有化合物としてＴＤＭＡＳ、ＢＤＭＡＳおよびＴＳＡを用いて、本実施形態の方法に従って高誘電率膜（Ｈｆシリケート膜）を形成した。図７に、原料のＨｆ／（Ｈｆ＋Ｓｉ）における、Ｈｆシリケート膜中のＨｆ組成比（Ｈｆ／（Ｈｆ＋Ｓｉ））を示した。ここで、用いている原料によりチャンバー内圧力は異なり、ＴＳＡにおいては０．５Ｔｏｒｒ、ＢＤＭＡＳにおいては２．０Ｔｏｒｒ、ＴＤＭＡＳにおいては５．０Ｔｏｒｒとし、基板温度を２７５℃とした。
図７から、Ｈｆシリケート膜の組成は、原料のＨｆ／（Ｈｆ＋Ｓｉ）比により非常に制御性よく構成され、さらにＨｆシリケート膜のＨｆ／（Ｈｆ＋Ｓｉ）組成比が０〜１００％と広範囲に制御できることが確認された。また、各シリコン原料においてＳｉＯ２成膜レートをほぼ同じにしたため、各紙離婚原料におけるＨｆ／（Ｈｆ＋Ｓｉ）比と、Ｈｆ／（Ｈｆ＋Ｓｉ）組成比とが同レベルで制御されていることが確認された。
本実施形態の方法に従って半導体装置を製造した。なお、金属化合物として、テトラメチルエチルアミドハフニウムを用い、シリコン含有化合物としてＴＤＭＡＳを用いた。第１高誘電率膜１０の膜厚は２ｎｍ程度、第２高誘電率膜１２の膜厚は０．５ｎｍ程度であった。ＳＩＭＳ（Secondary Ion-microprobe Mass Spectrometer）分析により、高誘電率膜（Ｈｆシリケート膜）１７中のカーボン（Ｃ）、水素（Ｈ）濃度を測定した。図８（ａ）に、Ｈｆシリケート膜表面からシリコン基板１方向への濃度プロファイルを示す。図８（ａ）から、ＴＤＭＡＳシリコン原料を用いた場合、Ｈｆシリケート膜中のカーボン濃度は約３×１０２０ｃｍ−３であることが確認された。
シリコン含有化合物としてＢＤＭＡＳを用いた以外は、実施例１と同様にして半導体装置を製造した。図８（ｂ）に、Ｈｆシリケート膜表面からシリコン基板１方向への濃度プロファイルを示す。図８（ｂ）から、ＢＤＭＡＳを用いた場合、Ｈｆシリケート膜中のカーボン濃度は約１×１０２０ｃｍ−３であることが確認された。
シリコン含有化合物としてＴＳＡを用いた以外は、実施例１と同様にして半導体装置を製造した。図８（ｃ）に、Ｈｆシリケート膜表面からシリコン基板１方向への濃度プロファイルを示す。図８（ｃ）から、ＴＳＡを用いた場合、Ｈｆシリケート膜中のカーボン濃度は約３×１０１９ｃｍ−３であることが確認された。
このような結果から、シリコン含有化合物としてＴＤＭＡＳ、ＢＤＭＡＳおよびＴＳＡを用いれば、ＴＥＯＳと比較して、高誘電率膜（Ｈｆシリケート膜）中のカーボン等の不純物濃度を充分に低減されることが確認された。したがって、このようなシリコン含有化合物を用いてシリコン基板上に高誘電率膜を形成すれば、半導体装置のリーク電流を低減することができる。さらに、これらのシリコン含有化合物を選択することにより、高誘電率膜中のカーボン濃度を制御するこができることも確認された。
本実施形態における製造方法により製造された半導体装置の概略断面図である。 本実施形態の半導体装置の製造方法を示す工程断面図である。 本実施形態の半導体装置の製造方法を示す工程断面図である。 本実施形態の半導体装置の製造方法を示す工程断面図である。 実施例において用いられるシリコン含有化合物の蒸気圧曲線を示すグラフである。 実施例において、０．０８ｎｍ程度の膜厚のシリコン酸化膜を形成する工程を１サイクルとした場合のサイクル数と膜厚との関係を示すグラフである。 原料のＨｆ／（Ｈｆ＋Ｓｉ）比と、Ｈｆシリケート膜のＨｆ／（Ｈｆ＋Ｓｉ）組成比との関係を示すグラフである。 Ｈｆシリケート膜中のカーボン（Ｃ）、水素（Ｈ）濃度のプロファイルを示すグラフである。
符号の説明
１ シリコン基板
２ ｎウエル領域
４ ＳＴＩ
６ シリコン酸化膜
８ シリコン酸化膜
１０ 第１高誘電率膜
１２ 第２高誘電率膜
１４ 多結晶シリコン膜
１６ シリコン酸化膜
１７ 高誘電率膜
１８ 第１高誘電率膜
２０ 第２高誘電率膜
２２ ポリシリコン膜
２４ エクステンション領域
２６ サイドウォール
２８ ソース・ドレイン領域
３０ 層間絶縁膜
３２ コンタクト層

Claims (6)

  1. シリコン基板上に金属シリケートにより構成された高誘電率膜を形成する工程と、
    前記高誘電率膜上に、多結晶シリコン膜を形成する工程と、
    前記高誘電率膜、および前記多結晶シリコン膜を選択的に除去してゲート電極を形成する工程と、
    を含み、
    前記高誘電率膜を形成する工程において、（ＳｉＨ ３ ） ３ Ｎのガスと、金属含有化合物のガスとを用いた原子層蒸着法により、前記シリコン基板上に金属シリケートから構成された高誘電率膜を形成する、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記高誘電率膜の金属／（金属＋Ｓｉ）で表される組成比が、少なくとも該高誘電率膜の上部において０．６以下である、半導体装置の製造方法。
  3. 請求項１または２に記載の半導体装置の製造方法において、
    前記高誘電率膜を形成する前記工程が、
    原子層蒸着法により、前記シリコン基板上に金属シリケートにより構成された第１高誘電率膜を形成する工程と、
    金属／（金属＋Ｓｉ）で表される組成比が０．６以下である第２高誘電率膜を前記第１高誘電率膜表面に積層する工程と、
    を含む、半導体装置の製造方法。
  4. 請求項１乃至３のいずれかに記載の半導体装置の製造方法において、
    前記金属は、ＨｆまたはＺｒを含む、半導体装置の製造方法。
  5. 請求項１乃至４のいずれかに記載の半導体装置の製造方法において、
    前記高誘電率膜を形成する前記工程の前に、前記シリコン基板表面にシリコン酸化膜を形成する工程を含み、
    前記高誘電率膜を形成する前記工程が、
    原子層蒸着法により、前記シリコン基板表面の前記シリコン酸化膜上に金属シリケートにより構成された前記高誘電率膜を形成する工程である、半導体装置の製造方法。
  6. 請求項１乃至４のいずれかに記載の半導体装置の製造方法において、
    原子層蒸着法により前記高誘電率膜を形成する前記工程が、
    前記シリコン基板上に金属含有化合物のガスを供給した後、酸化性ガスを供給して前記シリコン基板上に金属酸化物を堆積させる工程と、
    前記シリコン基板上にシリコン含有化合物のガスを供給した後、酸化性ガスを供給して前記シリコン基板上にシリコン酸化物を堆積させる工程と、
    を繰り返し行うことにより、前記シリコン基板上に金属シリケートにより構成された高誘電率膜を形成する工程である、半導体装置の製造方法。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006261434A (ja) 2005-03-17 2006-09-28 L'air Liquide Sa Pour L'etude & L'exploitation Des Procede S Georges Claude シリコン酸化膜の形成方法
JP5679622B2 (ja) * 2008-01-31 2015-03-04 株式会社東芝 絶縁膜、およびこれを用いた半導体装置
KR101377069B1 (ko) 2008-05-23 2014-03-24 삼성전자주식회사 반도체 장치 및 그 형성방법
US8129555B2 (en) * 2008-08-12 2012-03-06 Air Products And Chemicals, Inc. Precursors for depositing silicon-containing films and methods for making and using same
JP2012104808A (ja) * 2010-10-14 2012-05-31 Dainippon Screen Mfg Co Ltd 熱処理装置および熱処理方法
US8987095B2 (en) 2011-08-19 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a carbon-free dielectric layer over a carbon-doped dielectric layer
JP2013084902A (ja) * 2011-09-26 2013-05-09 Dainippon Screen Mfg Co Ltd 熱処理方法および熱処理装置
US9593133B2 (en) 2012-07-20 2017-03-14 America Air Liquide, Inc. Organosilane precursors for ALD/CVD silicon-containing film applications
US9382268B1 (en) 2013-07-19 2016-07-05 American Air Liquide, Inc. Sulfur containing organosilane precursors for ALD/CVD silicon-containing film applications
TW201509799A (zh) 2013-07-19 2015-03-16 Air Liquide 用於ａｌｄ／ｃｖｄ含矽薄膜應用之六配位含矽前驅物
SG11201602301WA (en) 2013-09-27 2016-04-28 Antonio Sanchez Amine substituted trisilylamine and tridisilylamine compounds
US10570513B2 (en) 2014-12-13 2020-02-25 American Air Liquide, Inc. Organosilane precursors for ALD/CVD silicon-containing film applications and methods of using the same
US11124876B2 (en) 2015-03-30 2021-09-21 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Si-containing film forming precursors and methods of using the same
US9777025B2 (en) 2015-03-30 2017-10-03 L'Air Liquide, Société pour l'Etude et l'Exploitation des Procédés Georges Claude Si-containing film forming precursors and methods of using the same
CN107923893B (zh) 2015-08-05 2021-02-12 东亚合成株式会社 碳分析方法
US10192734B2 (en) 2016-12-11 2019-01-29 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploration des Procédés Georges Claude Short inorganic trisilylamine-based polysilazanes for thin film deposition
WO2019188103A1 (ja) * 2018-03-29 2019-10-03 住友精化株式会社 アミノシラン化合物、前記アミノシラン化合物を含むシリコン含有膜形成用の組成物

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007700A (ja) * 2001-06-20 2003-01-10 Samsung Electronics Co Ltd トリスジメチルアミノシランを用いた原子層蒸着によるシリコン含有固体薄膜の製造方法
JP2003318174A (ja) * 2002-04-19 2003-11-07 Sony Corp 原子層蒸着法を用いた薄膜形成方法
JP2005064032A (ja) * 2003-08-12 2005-03-10 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
JP2005116727A (ja) * 2003-10-07 2005-04-28 Sony Corp 絶縁体薄膜の製造方法と絶縁体薄膜および半導体装置の製造方法と半導体装置
JP2005159316A (ja) * 2003-10-30 2005-06-16 Tokyo Electron Ltd 半導体装置の製造方法及び成膜装置並びに記憶媒体
JP2005191482A (ja) * 2003-12-26 2005-07-14 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
JP2006016641A (ja) * 2004-06-30 2006-01-19 L'air Liquide Sa Pour L'etude & L'exploitation Des Procede S Georges Claude 金属シリコンオキサイドの製造方法、金属シリコンオキシナイトライドの製造方法、およびシリコンドープされた金属ナイトライドの製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4693970B2 (ja) * 2000-09-14 2011-06-01 株式会社トリケミカル研究所 ゲート酸化膜形成方法
TW200408015A (en) * 2002-08-18 2004-05-16 Asml Us Inc Atomic layer deposition of high K metal silicates
US20040198069A1 (en) * 2003-04-04 2004-10-07 Applied Materials, Inc. Method for hafnium nitride deposition
US7098150B2 (en) * 2004-03-05 2006-08-29 Air Liquide America L.P. Method for novel deposition of high-k MSiON dielectric films

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007700A (ja) * 2001-06-20 2003-01-10 Samsung Electronics Co Ltd トリスジメチルアミノシランを用いた原子層蒸着によるシリコン含有固体薄膜の製造方法
JP2003318174A (ja) * 2002-04-19 2003-11-07 Sony Corp 原子層蒸着法を用いた薄膜形成方法
JP2005064032A (ja) * 2003-08-12 2005-03-10 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
JP2005116727A (ja) * 2003-10-07 2005-04-28 Sony Corp 絶縁体薄膜の製造方法と絶縁体薄膜および半導体装置の製造方法と半導体装置
JP2005159316A (ja) * 2003-10-30 2005-06-16 Tokyo Electron Ltd 半導体装置の製造方法及び成膜装置並びに記憶媒体
JP2005191482A (ja) * 2003-12-26 2005-07-14 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
JP2006016641A (ja) * 2004-06-30 2006-01-19 L'air Liquide Sa Pour L'etude & L'exploitation Des Procede S Georges Claude 金属シリコンオキサイドの製造方法、金属シリコンオキシナイトライドの製造方法、およびシリコンドープされた金属ナイトライドの製造方法

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