KR101377069B1 - 반도체 장치 및 그 형성방법 - Google Patents

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Abstract

반도체 장치 및 그 형성방법이 제공된다. 기판 상에 제 1 유전막 및 상기 제 1 유전막 상에 제 2 유전막이 제공된다. 상기 제 1 유전막은 상기 제 2 유전막 보다 낮은 막중 탄소농도를 갖는다. 이에 따라, 상기 기판과 상기 유전막 사이의 계면준위가 증가되는 것이 방지되고, 신뢰성이 향상될 수 있다.
탄소, 고유전율

Description

반도체 장치 및 그 형성방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THEREOF}
본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로, 상세하게는 반도체 장치의 유전막 및 그 형성방법에 관한 것이다.
반도체 장치에 있어서, 유전막은 트랜지스터의 게이트 절연막 또는 커패시터 절연막으로 사용될 수 있다. 상기 유전막이 게이트 절연막 또는 커패시터 절연막으로서 효과적으로 작용하기 위해서는 적절한 커패시턴스를 가져야 한다. 커패시턴스는 유전막의 유전율과 면적에 비례하고, 유전막의 두께에 반비례한다. 반도체 장치의 고 집적화에 따라 유전막의 면적을 넓게 하는 것은 바람직하지 못하므로, 높은 유전율을 갖는 고유전막이 반도체 장치에 적용되고 있다.
고유전막으로 금속 산화막이 알려져 있다. 금속 산화막이 게이트 절연막 또는 커패시터 절연막으로 작용하기 위해서는 절연특성 이외에도 여러가지 특성이 요구된다. 예를 들어, 기판과의 계면에서 열역학적으로 안정할 것, 막 내에 고정전하를 갖지 않을 것이 요구된다. 지르코늄 옥사이드, 하프늄 옥사이드, 란탄계 옥사이드 등이 전술한 특징을 갖는 고유전막으로 알려져 있다.
본 발명의 실시예들은 신뢰성이 향상된 반도체 장치를 제공한다.
본 발명의 실시예들에 따른 반도체 장치는 기판 상의 유전막을 포함하되, 상기 유전막은 상기 기판과 인접한 영역에서 낮은 탄소농도를 갖는다.
본 발명의 실시예들에 따른 반도체 장치는 기판 상의 제 1 유전막 및 상기 제 1 유전막 상의 제 2 유전막을 포함한다. 상기 제 1 유전막의 막중 탄소농도는 상기 제 2 유전막의 탄소농도보다 낮다.
일 실시예에 있어서, 상기 반도체 장치는 상기 제 2 유전막 상에, 상기 제 2 유전막보다 낮은 탄소농도를 갖는 제 3 유전막을 더 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 형성방법은 기판 상에 유전막을 형성하는 단계를 포함하되, 상기 유전막은 기판과 인접한 영역에서 낮은 탄소농도를 갖도록 형성된다.
본 발명의 실시예들에 따른 반도체 장치의 형성방법은 기판 상에 제 1 유전막을 형성하는 단계 및 상기 제 1 유전막 상에 상기 제 1 유전막보다 높은 막중 탄소농도를 갖는 제 2 유전막을 형성하는 단계를 포함한다.
일 실시예에 있어서, 상기 제 2 유전막 상에 상기 제 2 유전막 보다 낮은 탄소 농도를 갖는 제 3 유전막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 기판과 유전막 사이의 계면준위가 증가되는 것이 방지된다.
본 발명의 실시예들에 따르면, 유전막의 결정화가 방지되므로 반도체 장치의 누설전류가 감소된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들이 설명된다. 여기에서 설명되는 실시예들은 본 발명의 사상을 당업자에게 명확히 전달하기 위해 제공하는 것으로, 이에 한정되지 않는다. 설명되는 실시예들은 본 발명의 기술적 사상 및 범위 내에서 다른 형태로 구체화될 수 있다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 요소들 및 다양한 단계들 기술하기 위해 사용되었으나, 상기 요소들 및 단계들이 이에 의해 한정되지 않는다. 이러한 용어들은 설명의 명확성을 위해 사용되었을 뿐이다. 또, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우, 그것은 다른 막 또는 기판 상에 직접 형성될 수 있다는 의미는 물론, 그들 사이에 제 3 의 구성요소가 더 개재될 수 있다는 의미도 포함한다. 본 명세서에서 및/또는 이라는 표현은 전 후에 나열된 구성요소 중 적어도 하나를 포함한다는 의미로 사용되었다. 도면들에 있어서, 막 또는 구성요소들의 두께 및 상대적인 두께는 명확성을 기하기 위하여 과장되게 표현될 수 있다.
도 1a 및 도 1b를 참조하여, 본 발명에 따른 반도체 장치의 일 실시예가 설명된다. 도 1b는 도 1a에 도시된 A영역을 확대한 도면이다. 기판(10) 상에 게이트 전극(30)이 제공된다. 상기 기판(10)은 단결정 실리콘막, SOI(silicon on insulator) 또는 폴리 실리콘막일 수 있으나, 이에 의해 한정되지 않는다. 상기 기판(10)은 도전영역 및/또는 절연영역을 포함할 수 있다. 예를 들어, 상기 기판(10)은 소오스/드레인 영역을 포함하는 불순물영역을 포함할 수 있다. 상기 게이트 전극(30)은 도전성 물질일 수 있다. 예를 들어, 상기 게이트 전극(30)은 폴리실리콘을 포함할 수 있다.
상기 기판(10)과 상기 게이트 전극(30) 사이에 유전막(22)이 제공된다. 상기 유전막(22)은 고유전율을 갖는 막으로, Hf, Zr, Al, Ti, La, Y, Gd, Ta 중 적어도 하나를 포함하는 금속산화막, 금속실리콘산화막 또는 금속실리콘산화질화막일 수 있다. 상기 유전막(22)은 막의 영역마다 다른 탄소농도를 가질 수 있다. 상기 유전막(22)은 기판(10)과 인접한 영역에서 가장 낮은 탄소농도를 가질 수 있다. 예를 들면, 상기 유전막(22)은 막의 중앙부분에서 가장 높은 탄소농도를 갖되, 가장자리로 갈수록 낮은 탄소농도를 가질 수 있다. 다른 예를 들면, 상기 유전막(22)은 상기 기판(10)에서 멀어질수록 높은 탄소농도를 가질 수 있다.
상기 기판(10)과 상기 유전막(22) 사이에 산화막(11)이 더 제공될 수 있다. 상기 산화막(11)은 실리콘 산화막, 실리콘 산화질화막 또는 이들의 조합일 수 있다. 상기 산화막(11)은 상기 유전막(22)보다 얇은 두께를 가질 수 있다. 예를 들어, 상기 산화막(11)과 상기 유전막(22)은 1:1.5~ 1:3의 두께 비율을 가질 수 있다.
도 2a 및 도 2b를 참조하여, 본 발명에 따른 반도체 장치의 다른 실시예가 설명된다. 도 2b는 도 2a에 도시된 B영역을 확대한 도면이다. 기판(10) 상에 게이트 전극(30)이 제공된다.
상기 기판(10)과 상기 게이트 전극(30) 사이에 제 1 유전막(24) 및 제 2 유전막(26)이 제공된다. 상기 제 1, 제 2 유전막(24, 26)은 고유전율을 가질 수 있다. 상기 제 1 유전막(24)은 상기 기판(10) 상에 위치하며, 상기 제 2 유전막(26)은 상기 제 1 유전막(24) 상에 위치할 수 있다.
상기 제 1 유전막(24)은 고유전율을 갖는 막으로, Hf, Zr, Al, Ti, La, Y, Gd, Ta 중 적어도 하나를 포함하는 금속산화막, 금속실리콘산화막 또는 금속실리콘산화질화막일 수 있다.
상기 제 2 유전막(26)은 고유전율을 갖는 막으로, Hf, Zr, Al, Ti, La, Y, Gd, Ta 중 적어도 하나를 포함하는 금속산화막, 금속실리콘산화막 또는 금속실리콘산화질화막일 수 있다. 상기 제 2 유전막(26)은 상기 제 1 유전막(24)보다 높은 막중 탄소농도를 가질 수 있다. 상기 제 2 유전막(26)의 막중 탄소농도는 3%이하 일 수 있다.
상기 제 1 유전막(24)과 상기 제 2 유전막(26)은 각각 다른 물질을 포함할 수 있다. 예를 들면, 상기 제 1 유전막(24)은 금속실리콘산화막이고, 상기 제 2 유전막(24)은 금속산화막일 수 있다. 다른 예를 들면, 상기 제 1 유전막(24) 및 상기 제 2 유전막(26)은 각각 다른 금속을 포함하는 금속산화막 또는 금속실리콘산화막일 수 있다.
상기 기판(10)과 상기 제 1 유전막(24) 사이에 산화막(11)이 더 제공될 수 있다. 상기 산화막(11)은 실리콘 산화막, 실리콘 산화질화막 또는 이들의 조합일 수 있다. 상기 산화막(11)은 상기 유전막(22)보다 얇은 두께를 가질 수 있다.
도 3a 및 도 3b를 참조하여, 본 발명에 따른 반도체 장치의 또 다른 실시예가 설명된다. 도 3b는 도 3a에 도시된 C영역을 확대한 도면이다. 기판(10) 상에 게이트 전극(30)이 제공된다. 상기 기판(10)은 도전영역 및/또는 절연영역을 포함할 수 있다.
상기 기판(10)과 상기 게이트 전극(30) 사이에 제 1, 제 2, 제 3 유전막(24, 26, 28)이 제공된다. 상기 제 1 유전막(24)은 상기 기판과 인접하고, 상기 제 3 유전막(28)은 상기 게이트 전극(30)과 인접할 수 있다. 상기 제 2 유전막(26)은 상기 제 1 유전막(24)과 상기 제 3 유전막(28)사이에 개재될 수 있다.
상기 제 3 유전막(28)은 고유전율을 갖는 막으로, Hf, Zr, Al, Ti, La, Y, Gd, Ta 중 적어도 하나를 포함하는 금속산화막 또는 금속실리콘산화막일 수 있다. 상기 제 3 유전막(28)은 상기 제 2 유전막(28)보다 낮은 막중 탄소농도를 가질 수 있다.
상기 기판(10)과 상기 제 1 유전막(24) 사이에 산화막(11)이 더 제공될 수 있다. 상기 산화막(11)은 실리콘 산화막, 실리콘 산화질화막 또는 이들의 조합일 수 있다. 상기 산화막(11)은 상기 유전막(22)보다 얇은 두께를 가질 수 있다.
도 4 내지 도 8을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 형성방법이 설명된다. 도 4 내지 도 8은 본 발명의 실시예들에 의한 유전막이 원자층 증착법(Atomic Layer Deposition)에 형성되는 경우의 가스 주입 다이아그램이다.
도 4, 도 1a 및 도 1b를 참조하여, 본 발명에 따른 반도체 장치의 형성방법의 일 실시예가 설명된다. 반응기 내에 기판(10)이 로딩된다. 상기 반응기 내에 제 1 금속소스가 주입된다. 상기 제 1 금속소스는 Hf, Zr, Al, Ti, La, Y, Gd, Ta 중 하나 이상의 금속을 포함하는 무기금속화합물일 수 있다. 구체적으로 상기 제 1 금속소스는 Hf, Zr, Al, Ti, La, Y, Gd, Ta 중 하나 이상의 금속을 포함하는 할라이드 계열의 무기금속화합물일 수 있다. 상기 할라이드 계열의 무기금속화합물은 탄소를 포함하지 않으며, 할로겐 원자를 하나 이상을 포함할 수 있다. 예를 들어, 상기 제 1 금속소스는 HfCl4, ZrCl4, ZrBr4, HfI4, ZrI4 또는 이들의 조합일 수 있다. 상기 제 1 금속소스의 주입 후, 퍼지가스(purge gas)가 주입될 수 있다. 상기 퍼지가스는 상기 기판에 흡착되지 않은 상기 제 1 금속소스를 반응기 밖으로 배출시킬 수 있다.
상기 반응기 내에 제 1 산화가스가 주입된다. 상기 제 1 산화가스는 O3, O 라디칼, H2O, H2O2 또는 이들의 조합일 수 있다. 상기 제 1 산화가스의 주입 후, 퍼지가스가 주입될 수 있다.
상기 반응기 내에 제 2 금속소스가 주입된다. 상기 제 2 금속소스는 Hf, Zr, Al, Ti, La, Y, Gd, Ta 또는 이들의 조합을 포함하는 유기금속화합물일 수 있다. 상기 유기금속화합물은 탄소원자를 하나 이상 포함하는 금속화합물 일 수 있다. 예를 들어, 상기 제 2 금속소스는 Hf[N(CH3)2]4, Hf[N(CH3)(C2H5)]4, Hf[N(C2H5)]4, Hf[OCH3]4, Hf[OC2H5]4, Zr[N(CH3)2]4, Zr[N(CH3)(C2H5)]4, Zr[N(C2H5)]4, Zr[OCH3]4, Zr[OC2H5]4 일 수 있다. 상기 제 2 금속소스의 주입 후, 퍼지가스가 주입될 수 있다.
상기 제 1 금속소스 및 상기 제 2 금속소스는 같은 금속을 포함하는 금속화합물일 수 있다. 예를 들어, 상기 제 1 금속소스는 탄소를 포함하지 않는 하프늄화합물이고, 상기 제 2 금속소스는 탄소를 포함하는 하프늄화합물일 수 있다.
상기 반응기 내에 제 3 산화가스가 주입된다. 상기 제 3 산화가스는 O3, O 라디칼, H2O, H2O2 또는 이들의 조합일 수 있다. 상기 제 3 산화가스의 주입 후, 퍼지가스가 주입될 수 있다. 이에 의해 상기 유전막(22)은 상기 기판(10)과 인접한 영역에서 가장 낮은 탄소농도를 갖도록 형성될 수 있다.
이와 달리, 상기 제 2 금속소스의 주입 이후, 상기 제 1 금속소스, 상기 제 1 산화가스 및 퍼지가스가 더 주입될 수 있다. 이에 의해 형성되는 상기 유전막(22)은 유전막(22)의 중앙부분에서 가장 높은 탄소 농도를 갖고, 양 가장자리에서 상기 중앙부분보다 낮은 탄소농도를 가질 수 있다.
상기 제 1, 2 금속소스 및 상기 제 1, 3 산화가스는 각각 복 수회 주입될 수 있다. 상기 제 1, 2 금속소스 및 상기 제 1, 3 산화가스의 주입순서는 예를 들어, 상기 제 1 금속소스 및 상기 제 1 산화가스가 복 수회 주입된 후, 상기 제 2 금속소스 및 상기 제 3 산화가스가 복 수회 주입될 수 있다. 구체적인 예로, 상기 제 1, 2 금속소스 및 상기 제 1, 3 산화가스는 제 1 금속소스l→제 1 산화가스m→제 2 금속소스n→제 3 산화가스o (l,m,n 및 o는 주입횟수이며, 1 이상의 자연수이다.)의 순서로 주입될 수 있다. 다른 예를 들어, 상기 제 1 금속소스 및 상기 제 1 산화가스가 교대로 복 수회 주입된 후, 상기 제 2 금속소스 및 상기 제 3 산화가스가 교대로 복 수회 주입될 수 있다. 구체적인 다른 예로, 상기 제 1, 2 금속소스 및 상기 제 1, 3 산화가스는 (제 1 금속소스→제 1 산화가스)x→(제 2 금속소스→제 3 산화가스)y (x 및 y는 주입횟수이며, 1 이상의 자연수이다.)의 순서로 주입될 수 있다. 각 단계의 반복횟수는 형성되는 막의 특성에 따라 조절될 수 있다.
상기 제 1, 2 금속소스 및 상기 제 1, 2, 3, 4 산화가스의 주입에 의해 유전막(22)이 형성될 수 있다. 상기 유전막(22)은 금속산화막 또는 금속실리콘 산화막일 수 있다. 상기 유전막(22)은 상기 기판(10)과 인접한 영역에서 가장 낮은 탄소농도를 갖도록 형성될 수 있다.
상기 유전막(22)의 형성 중 또는 후에, 후처리 공정이 더 수행될 수 있다. 상기 후처리 공정시. 유전막(22)의 상부에 위치한 탄소가 유전막(22)의 하부로 일부 확산될 수 있다. 상기 후처리 공정의 조건에 따라, 상기 유전막(22)과 상기 기판(10) 사이에 산화막(11)이 더 형성될 수 있다. 상기 산화막(11)은 실리콘 산화막, 실리콘산화질화막 또는 이들의 조합일 수 있다.
상기 유전막(22) 상에 게이트 전극(30)이 형성된다. 상기 게이트 전극(30)은 상기 유전막(22) 상에 폴리실리콘막을 형성한 후, 패터닝하여 형성될 수 있으나 이 에 의해 한정되지 않는다.
도 5, 도 1a 및 도 1b를 참조하여, 본 발명에 따른 반도체 장치의 형성방법의 다른 실시예가 설면된다. 반응기 내에 기판(10)이 로딩된다. 상기 반응기 내에 제 1 금속소스가 주입된다. 상기 제 1 금속소스는 Hf, Zr, Al, Ti, La, Y, Gd, Ta 을 포함하는 할라이드 계열의 무기금속화합물일 수 있다. 예를 들어, 상기 제 1 금속소스는 HfCl4, ZrCl4, ZrBr4, HfI4, ZrI4 또는 이들의 조합일 수 있다. 상기 제 1 금속소스의 주입 후, 퍼지가스가 주입될 수 있다.
상기 반응기 내에 제 1 산화가스가 주입된다. 상기 제 1 산화가스는 O3, O 라디칼, H2O, H2O2 또는 이들의 조합일 수 있다. 상기 제 1 산화가스의 주입 후, 퍼지가스가 주입될 수 있다.
상기 반응기 내에 무기실리콘화합물이 주입된다. 상기 무기실리콘화합물은 탄소를 포함하지 않는 실리콘 화합물로, 가스 형태로 주입될 수 있다. 상기 무기실리콘화합물은 예를 들어, SiCl4, SiCl6, SiCl2H4, SiF4를 포함하는 할라이드 계열의 실란 또는 디실란일 수 있다. 상기 무기실리콘화합물의 주입 후, 퍼지가스가 주입될 수 있다.
상기 반응기 내에 제 2 산화가스가 주입된다. 상기 제 2 산화가스는 O3, O 라디칼, H2O, H2O2 또는 이들의 조합일 수 있다. 상기 제 2 산화가스의 주입 후, 퍼지 가스가 주입될 수 있다.
상기 제 1 금속소스, 상기 제 1 산화가스, 상기 무기실리콘화합물 및 상기 제 2 산화가스는 복 수회 주입될 수 있다. 예를 들어, 상기 제 1 금속소스와 상기 제 1 산화가스가 복 수회 주입된 후, 상기 무기실리콘화합물 및 상기 제 2 산화가스가 복 수회 주입될 수 있다. 구체적인 예로, 상기 제 1 금속소스, 상기 제 1, 2 산화가스 및 상기 무기실리콘화합물은 제 1 금속소스l→제 1 산화가스m→무기실리콘화합물n→제 2 산화가스o (l,m,n 및 o는 주입횟수이며, 1 이상의 자연수이다.)의 순서로 주입될 수 있다. 다른 예를 들어, 상기 제 1 금속소스와 상기 제 1 산화가스가 교대로 복 수회 주입된 후, 상기 무기실리콘화합물 및 상기 제 2 산화가스가 교대로 복 수회 주입될 수 있다. 구체적인 다른 예로, 상기 제 1 금속소스, 상기 제 1, 2 산화가스 및 상기 무기실리콘화합물은 (제 1 금속소스→제 1 산화가스)x→(무기실리콘화합물→제 2 산화가스)y (x 및 y는 주입횟수이며, 1 이상의 자연수이다.)의 순서로 주입될 수 있다. 상기 제 1 금속소스의 주입횟수는 상기 무기실리콘화합물의 주입횟수보다 많을 수 있다. 또한 상기 제 1 금속소스, 제 1 산화가스, 무기실리콘화합물, 제 2 산화가스의 교대주입은 반복적으로 진행될 수 있다. 즉, (제 1 금속소스l→제 1 산화가스m→무기실리콘화합물n→제 2 산화가스o)q (l, m, n 및 q는 반복횟수이며, 1이상의 자연수이다), 또는 {(제 1 금속소스→제 1 산화가스)x→(무기실리콘화합물→제 2 산화가스)y}z(x, y 및 z는 반복횟수이며, 1 이상의 자연수이다)의 순서로 반복될 수 있다. 각 단계의 반복횟수는 형성되는 막의 특성에 따 라 조절될 수 있다.
상기 반응기 내에 제 2 금속소스가 주입된다. 상기 제 2 금속소스는 Hf, Zr, Al, Ti, La, Y, Gd, Ta 또는 이들의 조합을 포함하는 유기금속화합물일 수 있다. 상기 유기금속화합물은 탄소 원자를 하나 이상 포함하는 금속화합물 일 수 있다. 예를 들어, 상기 제 2 금속소스는 Hf[N(CH3)2]4, Hf[N(CH3)(C2H5)]4, Hf[N(C2H5)]4, Hf[OCH3]4, Hf[OC2H5]4, Zr[N(CH3)2]4, Zr[N(CH3)(C2H5)]4, Zr[N(C2H5)]4, Zr[OCH3]4, Zr[OC2H5]4 일 수 있다. 상기 제 2 금속소스의 주입 후, 퍼지가스가 주입될 수 있다.
상기 제 1 금속소스 및 상기 제 2 금속소스는 같은 금속을 포함하는 화합물일 수 있다. 예를 들면, 상기 제 1 금속소스는 탄소를 포함하지 않는 하프늄화합물이고, 상기 제 2 금속소스는 탄소를 포함하는 하프늄화합물일 수 있다.
상기 반응기 내에 제 3 산화가스가 주입된다. 상기 제 3 산화가스는 O3, O 라디칼, H2O, H2O2 또는 이들의 조합일 수 있다. 상기 제 3 산화가스의 주입 후, 퍼지 가스가 주입될 수 있다.
상기 반응기 내에 유기실리콘화합물이 주입된다. 상기 유기실리콘화합물은 탄소 원자를 적어도 하나 이상 포함하는 실리콘 화합물일 수 있다. 예를 들어, 상기 유기실리콘화합물은 SiHn(NR1R2)4-n을 포함하는 알킬 아미노 계열의 화합물로, 0≤n＜4이며, R1 및 R2는 각각 알킬, 알릴 그룹에서 선택될 수 있다. 상기 유기실리콘화합물의 주입 후, 상기 반응기 내에 퍼지가스가 주입될 수 있다.
상기 반응기 내에 상기 제 4 산화가스는 O3, O 라디칼, H2O, H2O2 또는 이들의 조합일 수 있다. 상기 제 4 산화가스의 주입 후, 상기 반응기 내에 퍼지가스가 주입될 수 있다.
상기 제 2 금속소스, 상기 제 3 산화가스, 상기 유기실리콘화합물 및 상기 제 4 산화가스는 복 수회 주입될 수 있다. 예를 들어, 상기 제 2 금속소스와 상기 제 3 산화가스가 복 수회 주입된 후, 상기 유기실리콘화합물 및 상기 제 4 산화가스가 복 수회 주입될 수 있다. 구체적인 예로, 상기 제 2 금속소스, 상기 제 3, 4 산화가스 및 상기 유기실리콘화합물은 제 2 금속소스l→제 3 산화가스m→유기실리콘화합물n→제 4 산화가스o (l,m,n 및 o는 주입횟수이며, 1 이상의 자연수이다.)의 순서로 주입될 수 있다. 다른 예를 들어, 상기 제 2 금속소스와 상기 제 3 산화가스가 교대로 복 수회 주입된 후, 상기 유기실리콘화합물 및 상기 제 4 산화가스가 교대로 복 수회 주입될 수 있다. 구체적인 예로, 상기 제 2 금속소스, 상기 제 3, 4 산화가스 및 상기 유기실리콘화합물은 (제 2 금속소스→제 3 산화가스)x→(유기실리콘화합물→제 4 산화가스)y (x 및 y는 주입횟수이며, 1 이상의 자연수이다.)의 순서로 주입될 수 있다. 상기 제 2 금속소스의 주입횟수는 상기 유기실리콘화합물의 주입횟수보다 많을 수 있다. 또한 상기 제 2 금속소스, 제 3 산화가스, 유기실리콘화합물, 제 4 산화가스의 교대주입은 반복적으로 진행될 수 있다. 즉, (제 2 금속소스l→제 3 산화가스m→유기실리콘화합물n→제 4 산화가스o)q(l, m, n 및 q는 반복횟 수이며, 1 이상의 자연수이다), 또는 {(제 2 금속소스→제 3 산화가스)x→(유기실리콘화합물→제 4 산화가스)y}z (x, y 및 z는 반복횟수이며, 1 이상의 자연수이다)의 순서로 반복될 수 있다. 각 단계의 반복횟수는 형성되는 막의 특성에 따라 조절될 수 있다.
상기 제 1, 2 금속소스, 상기 제 1, 2, 3, 4 산화가스, 상기 무기 실리콘화합물 및 상기 유기 실리콘화합물의 주입에 의해, 유전막(22)이 형성될 수 있다. 상기 유전막(22)은 금속실리콘산화막일 수 있다. 상기 유전막(22)은 상기 기판(10)과 인접한 영역에서 가장 낮은 탄소농도를 갖도록 형성될 수 있다.
상기 유전막(22)의 형성 도중 또는 후에, 후처리 공정이 더 수행될 수 있다. 상기 후처리 공정의 조건에 따라, 상기 유전막(22)과 상기 기판(10) 사이에 산화막(11)이 더 형성될 수 있다. 상기 산화막(11)은 실리콘산화막, 실리콘산화질화막 또는 이들의 조합일 수 있다.
상기 유전막(22) 상에 게이트 전극(30)이 형성된다. 상기 게이트 전극(30)은 상기 유전막(22) 상에 폴리실리콘막을 형성한 후, 패터닝하여 형성될 수 있으나 이에 의해 한정되지 않는다.
도 4, 도 2a 및 도 2b를 참조하여, 본 발명에 따른 반도체 장치의 형성방법의 또 다른 실시예가 설명된다. 반응기 내에 기판(10)이 로딩된다. 상기 반응기 내에 제 1 금속소스가 주입된다. 상기 제 1 금속소스는 Hf, Zr, Al, Ti, La, Y, Gd, Ta 을 포함하는 할라이드 계열의 무기금속화합물일 수 있다. 예를 들어, 상기 제 1 금속소스는 HfCl4, ZrCl4, ZrBr4, HfI4, ZrI4 또는 이들의 조합일 수 있다. 상기 제 1 금속소스의 주입 후, 퍼지가스가 주입된다.
상기 반응기 내에 제 1 산화가스가 주입된다. 상기 제 1 산화가스는 O3, O 라디칼, H2O, H2O2 또는 이들의 조합일 수 있다. 상기 제 1 산화가스의 주입 후, 퍼지가스가 주입될 수 있다. 상기 제 1 금속소스 및 상기 제 1 산화가스의 주입에 의해, 상기 기판(10) 상에 제 1 유전막(24)이 형성될 수 있다. 상기 제 1 유전막(24)은 금속산화막일 수 있다.
상기 제 1 금속소스 및 상기 제 1 산화가스는 복 수회에 걸쳐 주입될 수 있다. 예를 들어, 상기 제 1 금속소스가 복 수회 주입된 후, 상기 제 1 산화가스가 복 수 회 주입될 수 있다(제 1 금속소스l→제 1 산화가스m, l 및 m은 주입횟수이며, 1 이상의 자연수이다.). 다른 예를 들면, 상기 제 1 금속소스와 상기 제 1 산화가스가 교대로 복 수회 주입될 수 있다((제 1 금속소스→제 1 산화가스)x, x는 주입횟수이며, 1 이상의 자연수이다). 상기 제 1 금속소스 및 상기 제 1 산화가스가 주입되는 횟수에 따라 막 내의 금속 대비 산소 비율이 달라질 수 있다. 상기 제 1 금속소스 및 상기 제 1 산화가스가 주입되는 횟수를 조절하여, 상기 제 1 유전막(24)의 두께가 조절될 수 있다.
상기 제 1 유전막(24)은 이 외에도, 막 중 탄소 농도를 조절할 수 있는 다른 막 형성법에 의해 형성될 수 있다. 예를 들어, 상기 제 1 유전막(24)은 화학기상증 착법에 의해 형성되며, 탄소를 포함하지 않는 전구체를 사용하여 형성될 수 있다. 다른 예를 들면, 상기 제 1 유전막(24)은 무기금속화합물을 전구체로 사용하되 제 1 산화가스 또는 첨가가스를 조절하여, 낮은 탄소 농도를 갖도록 형성될 수 있다. 상기 제 1 유전막(24)의 형성 시, 유기금속화합물 전구체가 일부 주입될 수 있으나, 제 1 산화가스 또는 첨가가스의 조절에 의해 막 중 탄소농도를 낮출 수 있다. 이때 제 1 산화가스는 O3일 수 있으며, 상기 첨가가스는 질소를 포함할 수 있다.
상기 제 1 금속소스 및 상기 제 1 산화가스의 주입 후, 후처리 공정이 더 수행될 수 있다. 상기 후처리 공정 시, 상기 기판과 상기 제 1 유전막(24) 사이에 산화막(11)이 더 형성될 수 있다. 상기 산화막(11)은 후처리 공정의 조건에 따라, 실리콘산화막, 실리콘산화질화막 또는 이들의 조합일 수 있다.
상기 반응기 내에 제 2 금속소스가 주입된다. 상기 제 2 금속소스는 Hf, Zr, Al, Ti, La, Y, Gd, Ta 또는 이들의 조합을 포함하는 유기금속화합물일 수 있다. 상기 유기금속화합물은 탄소 원자를 하나 이상 포함하는 금속화합물 일 수 있다. 예를 들어, 상기 제 2 금속소스는 Hf[N(CH3)2]4, Hf[N(CH3)(C2H5)]4, Hf[N(C2H5)]4, Hf[OCH3]4, Hf[OC2H5]4, Zr[N(CH3)2]4, Zr[N(CH3)(C2H5)]4, Zr[N(C2H5)]4, Zr[OCH3]4, Zr[OC2H5]4 일 수 있다. 상기 제 2 금속소스의 주입 후, 퍼지가스가 주입될 수 있다.
상기 반응기 내에 제 3 산화가스가 주입된다. 상기 제 3 산화가스는 O3, O 라디칼, H2O, H2O2 또는 이들의 조합일 수 있다. 상기 제 3 산화가스의 주입 후, 상 기 반응기 내에 퍼지가스가 주입될 수 있다.
상기 제 2 금속소스 및 상기 제 3 산화가스는 복 수회 주입될 수 있다. 예를 들면, 상기 제 2 금속소스가 복 수회 주입된 후, 상기 제 3 산화가스가 복 수회 주입될 수 있다. 구체적인 예로, 상기 제 2 금속소스 및 상기 제 3 산화가스는 제 2 금속소스l→제 3 산화가스m (l 및 m 주입횟수이며, 1 이상의 자연수이다.)의 순서로 주입될 수 있다. 다른 예를 들면, 상기 제 2 금속소스 및 상기 제 3 산화가스가 교대로 복 수회 주입될 수 있다. 구체적인 다른 예를 들면, 상기 제 2 금속소스 및 상기 제 3 산화가스는 (제 2 금속소스→제 3 산화가스)x(x는 주입횟수이며, 1 이상의 자연수이다.)의 순서로 주입될 수 있다. 상기 각 단계의 수행횟수는 형성되는 유전막의 특성에 따라 조절될 수 있다.
상기 제 2 금속소스 및 제 3 산화가스의 주입에 의해, 상기 제 1 유전막(24) 상에 제 2 유전막(26)이 형성된다. 상기 제 2 유전막(26)은 금속산화막일 수 있다.
이와 달리, 상기 제 2 유전막(26)은 화학기상증착법(Chemical Vapor Deposition), 유기금속화학기상증착법(Metal Organic Chemical Vapor Deposition)을 포함하는 알려진 박막형성법에 의해서 형성될 수 있다.
상기 제 2 유전막(26)의 형성 전 또는 후에, 후처리 공정이 더 수행될 수 있다. 상기 후처리 공정의 조건에 따라, 상기 제 1 유전막(24)과 상기 기판(10) 사이에 산화막(11)이 더 형성될 수 있다. 상기 산화막(11)은 실리콘산화막, 실리콘산화질화막 또는 이들의 조합일 수 있다.
상기 제 2 유전막(24) 상에 게이트 전극(30)이 형성된다. 상기 게이트 전극(30)은 상기 제 2 유전막(24) 상에 폴리실리콘막을 형성한 후, 패터닝하여 형성될 수 있으나 이에 의해 한정되지 않는다.
도 6, 도 2a 및 도 2b를 참조하여, 본 발명에 따른 반도체 장치의 형성방법의 또 다른 실시예가 설명된다. 반응기 내에 기판(10)이 로딩된다. 상기 반응기 내에 제 1 금속소스 및 제 1 산화가스가 주입된다. 상기 제 1 금속소스의 주입 후 그리고 상기 제 1 산화가스의 주입 후, 퍼지가스가 주입될 수 있다.
상기 제 1 금속소스는 상기 제 1 금속소스는 Hf, Zr, Al, Ti, La, Y, Gd, Ta 을 포함하는 할라이드 계열의 무기금속화합물일 수 있다. 예를 들어, 상기 제 1 금속소스는 HfCl4, ZrCl4, ZrBr4, HfI4, ZrI4또는 이들의 조합일 수 있다. 상기 제 1 산화가스는 O3, O 라디칼, H2O, H2O2 또는 이들의 조합일 수 있다.
상기 반응기 내에 무기실리콘화합물이 주입된다. 상기 무기실리콘화합물은 탄소를 포함하지 않는 실리콘 화합물로, 가스 형태로 주입될 수 있다. 상기 무기실리콘화합물은 예를 들어, SiCl4, SiCl6, SiCl2H4, SiF4를 포함하는 할라이드 계열의 실란 또는 디실란일 수 있다. 상기 무기실리콘화합물의 주입 후, 퍼지가스가 주입될 수 있다.
상기 반응기 내에 제 2 산화가스가 주입된다. 상기 제 2 산화가스는 O3, O 라디칼, H2O, H2O2 또는 이들의 조합일 수 있다. 상기 제 2 산화가스의 주입 후, 퍼 지가스가 주입될 수 있다.
상기 제 1 금속소스, 상기 제 1, 2 산화가스 및 상기 무기실리콘화합물은 복 수회에 걸쳐 주입될 수 있다. 예를 들어, 상기 반응기 내에 상기 제 1 금속소스가 복 수회 주입된 후, 상기 무기실리콘화합물이 복 수회 주입될 수 있다. 구체적인 예로, 상기 제 1 금속소스, 상기 제 1, 2 산화가스 및 상기 무기실리콘화합물은 제 1 금속소스l→제 1 산화가스m→무기실리콘화합물n→제 2 산화가스o (l,m,n 및 o는 주입횟수이며, 1 이상의 자연수이다.)의 순서로 주입될 수 있다. 다른 예를 들면, 상기 제 1 금속소스와 상기 무기 실리콘화합물이 교대로 복 수회에 걸쳐 주입될 수 있다. 구체적인 예로, 상기 제 1 금속소스, 상기 제 1, 2 산화가스 및 상기 무기실리콘화합물은 (제 1 금속소스→제 1 산화가스)x→(무기실리콘화합물→제 2 산화가스)y(x 및 y는 주입횟수이며, 1 이상의 자연수이다.)의 순서로 주입될 수 있다. 상기 제 1 금속소스의 주입횟수는 상기 무기실리콘화합물의 주입 횟수보다 많을 수 있다. 또한 상기 제 1 금속소스, 제 1 산화가스, 무기실리콘화합물, 제 2 산화가스의 교대주입은 반복적으로 진행될 수 있다. 즉(제 1 금속소스l→제 1 산화가스m→무기실리콘화합물n→제 2 산화가스o)q (l, m, n 및 q는 반복횟수이며, 1 이상의 자연수이다), 또는 {(제 1 금속소스→제 1 산화가스)x→(무기실리콘화합물→제 2 산화가스)y}z(z는 반복횟수이며, 1이상의 자연수이다)의 순서로 반복될 수 있다. 각 단계의 수행횟수는 형성되는 유전막의 특성에 따라 조절될 수 있다.
상기 제 1 금속소스 및 상기 무기실리콘화합물의 주입에 의해 제 1 유전막(24)이 형성될 수 있다. 상기 제 1 유전막(24)은 금속실리콘산화막일수 있다.
상기 제 1 유전막(24)은 이 외에도, 막 중 탄소 농도를 조절할 수 있는 다른 막 형성법에 의해 형성될 수 있다. 예를 들어, 상기 제 1 유전막(24)은 화학기상증착법에 의해 형성되며, 탄소를 포함하지 않는 전구체를 사용하여 형성될 수 있다. 다른 예를 들면, 상기 제 1 유전막(24)은 유기금속화합물 및/또는 유기실리콘화합물을 전구체로 사용하되, 제 1 산화가스 또는 첨가가스의 조절을 통해 낮은 탄소 농도를 갖도록 형성될 수 있다. 이때, 상기 제 1 산화가스는 O3일 수 있으며, 상기 첨가가스는 질소를 포함할 수 있다.
상기 제 1 유전막(24)의 형성 이후, 후처리 공정이 더 수행될 수 있다. 상기 후처리 공정시, 상기 기판과 상기 제 1 유전막(24) 사이에 산화막이 더 형성될 수 있다. 상기 산화막은 후처리 공정의 조건에 따라, 실리콘 산화막, 실리콘산화질화막 또는 이들의 조합일 수 있다.
상기 제 1 유전막(24) 상에 제 2 유전막(26)이 형성된다. 상기 제 2 유전막(26)은 금속산화막일 수 있다. 상기 제 2 유전막(26)은 상기 반응기 내에 제 2 금속소스, 제 3 산화가스 및 퍼지가스를 주입하여 형성될 수 있다. 상기 제 2 금속소스 및 상기 제 3 산화가스는 각각 복 수회 주입될 수 있다.
상기 제 2 금속소스는 Hf, Zr, Al, Ti, La, Y, Gd, Ta 또는 이들의 조합을 포함하는 유기금속화합물일 수 있다. 상기 유기금속화합물은 탄소 원자를 하나 이 상 포함하는 금속화합물 일 수 있다. 예를 들어, 상기 제 2 금속소스는 Hf[N(CH3)2]4, Hf[N(CH3)(C2H5)]4, Hf[N(C2H5)]4, Hf[OCH3]4, Hf[OC2H5]4, Zr[N(CH3)2]4, Zr[N(CH3)(C2H5)]4, Zr[N(C2H5)]4, Zr[OCH3]4, Zr[OC2H5]4 일 수 있다. 상기 제 2 금속소스의 주입 후, 퍼지가스가 주입될 수 있다. 상기 제 3 산화가스는 O3, O 라디칼, H2O, H2O2 또는 이들의 조합일 수 있다. 상기 제 3 산화가스의 주입 후, 퍼지가스가 주입될 수 있다.
상기 제 2 유전막(26)의 형성 후, 후처리 공정이 더 수행될 수 있다. 상기 후처리 공정의 조건에 따라, 상기 제 1 유전막(24)과 상기 기판(10) 사이에 산화막(11)이 더 형성될 수 있다. 상기 산화막(11)은 실리콘산화막, 실리콘산화질화막 또는 이들의 조합일 수 있다.
상기 제 2 유전막(26) 상에 게이트 전극(30)이 형성된다. 상기 게이트 전극(30)은 상기 제 2 유전막(26) 상에 폴리실리콘막을 형성한 후, 패터닝하여 형성될 수 있으나 이에 의해 한정되지 않는다.
도 7, 도 2a 및 도 2b를 참조하여, 본 발명에 따른 반도체 장치의 형성방법의 또 다른 실시예가 설명된다. 기판(10)이 로딩된 반응기 내에 제 1 금속소스가 주입된다. 상기 제 1 금속소스는 Hf, Zr, Al, Ti, La, Y, Gd, Ta 을 포함하는 할라이드 계열의 무기금속화합물일 수 있다. 상기 반응기 내에 제 1 산화가스가 주입된다. 상기 제 1 산화가스는 O3, O 라디칼, H2O, H2O2 또는 이들의 조합일 수 있다. 상 기 제 1 금속소스의 주입 후 및 상기 제 1 산화가스의 주입 후, 퍼지가스가 더 주입될 수 있다. 상기 제 1 금속소스 및 상기 제 1 산화가스의 주입에 의해, 상기 기판 상에 제 1 유전막(24)이 형성될 수 있다. 상기 제 1 유전막(24)은 금속산화막일 수 있다.
상기 반응기 내에 제 2 금속소스 및 제 3 산화가스가 주입된다. 상기 제 2 금속소스는 Hf, Zr, Al, Ti, La, Y, Gd, Ta 또는 이들의 조합을 포함하는 유기금속화합물일 수 있다. 상기 제 3 산화가스는 O3, O 라디칼, H2O, H2O2 또는 이들의 조합일 수 있다. 상기 제 2 금속소스 및/또는 상기 제 3 산화가스의 주입 후, 퍼지가스가 더 주입될 수 있다.
상기 반응기 내에 유기실리콘화합물이 주입된다. 상기 유기실리콘화합물은 탄소 원자를 하나 이상 포함하는 실리콘 화합물일 수 있다. 예를 들어, 상기 유기실리콘화합물은 SiHn(NR1R2)4-n을 포함하는 알킬 아미노 계열의 화합물로, 0≤n＜4이며, R1 및 R2는 각각 알킬, 알릴 그룹에서 선택될 수 있다. 상기 유기실리콘화합물의 주입 후, 상기 반응기 내에 퍼지가스가 주입될 수 있다.
상기 반응기 내에 제 4 산화가스가 주입된다. 상기 제 4 산화가스는 O3, O 라디칼, H2O, H2O2 또는 이들의 조합일 수 있다. 상기 제 4 산화가스의 주입 후, 상기 반응기 내에 퍼지가스가 주입될 수 있다.
상기 제 2 금속소스, 제 3, 제 4 산화가스 및 상기 유기실리콘화합물은 복 수회에 걸쳐 주입될 수 있다. 예를 들어, 상기 제 2 금속소스가 복 수회 주입된 후, 상기 유기실리콘화합물이 복 수회 주입될 수 있다. 구체적인 예로, 상기 제 2 금속소스, 상기 제 3, 4 산화가스 및 상기 유기실리콘화합물은 제 2 금속소스l→제 3 산화가스m→유기실리콘화합물n→제 4 산화가스o (l,m,n 및 o는 주입횟수이며, 1 이상의 자연수이다.)의 순서로 주입될 수 있다. 다른 예를 들면, 상기 제 2 금속소스 및 상기 유기실리콘화합물이 교대로 복 수회 주입될 수 있다. 구체적인 다른 예로, 상기 제 2 금속소스, 상기 제 3, 4 산화가스 및 상기 유기실리콘화합물은 (제 2 금속소스→제 3 산화가스)x→(유기실리콘화합물→제 4 산화가스)y(x 및 y는 주입횟수이며, 1 이상의 자연수이다.)의 순서로 주입될 수 있다. 상기 제 2 금속소스가 주입되는 횟수는 상기 유기실리콘화합물이 주입되는 횟수보다 많을 수 있다. 또한 상기 제 2 금속소스, 제 3 산화가스, 유기실리콘화합물, 제 4 산화가스의 교대주입은 반복적으로 진행될 수 있다. 즉, (제 2 금속소스l → 제 3 산화가스m→ 유기실리콘화합물n→제 4 산화가스o)q (q는 반복횟수이며, 1 이상의 자연수이다), 또는 {제 2 금속소스→제 3 산화가스)x→(유기실리콘화합물→제 4 산화가스)y}z (z는 반복횟수이며, 1 이상의 자연수이다)의 순서로 반복될 수 있다. 상기 제 2 금속소스 및 상기 유기실리콘화합물의 주입횟수는 형성되는 유전막의 특성에 따라 조절될 수 있다.
상기 제 2 금속소스, 상기 제 3 산화가스, 상기 유기실리콘화합물 및 상기 제 4 산화가스의 주입에 의해 제 2 유전막(26)이 형성될 수 있다. 상기 제 2 유전 막(26)은 금속실리콘산화막일 수 있다.
상기 제 1 유전막(24) 및/또는 상기 제 2 유전막(26)의 형성 후, 후처리 공정이 더 수행될 수 있다. 상기 후처리 공정의 조건에 따라, 상기 제 1 유전막(24)과 상기 기판(10) 사이에 산화막(11)이 더 형성될 수 있다. 상기 산화막(11)은 실리콘 산화막, 실리콘산화질화막 또는 이들의 조합일 수 있다.
상기 제 2 유전막(26) 상에 게이트 전극(30)이 형성된다. 상기 게이트 전극(30)은 상기 제 2 유전막(26) 상에 폴리실리콘막을 형성한 후, 패터닝하여 형성될 수 있으나 이에 의해 한정되지 않는다.
도 5, 도 2a 및 도 2b를 참조하여, 본 발명에 따른 반도체 장치의 형성방법의 또 다른 실시예가 설명된다. 반응기 내에 기판(10)이 로딩된다. 상기 기판 상에 제 1 유전막(24)이 형성된다.
상기 제 1 유전막(24)은 상기 반응기 내에 제 1 금속소스, 제 1 산화가스, 무기실리콘화합물 및 제 2 산화가스를 주입하여 형성될 수 있다. 상기 제 1 금속소스, 제 1, 2 산화가스 및 무기실리콘화합물는 각각 복 수회 주입될 수 있다.
상기 제 1 금속소스는 Hf, Zr, Al, Ti, La, Y, Gd, Ta 을 포함하는 할라이드 계열의 무기금속화합물일 수 있다. 상기 제 1 금속소스의 주입 후, 퍼지가스가 주입될 수 있다.
상기 제 1 산화가스는 O3, O 라디칼, H2O, H2O2 또는 이들의 조합일 수 있다. 상기 제 1 산화가스의 주입 후, 퍼지가스가 주입될 수 있다. 상기 무기실리콘화합 물은 탄소를 포함하지 않는 실리콘 화합물일 수 있다. 상기 무기실리콘화합물의 주입 후, 퍼지가스가 주입될 수 있다. 이에 의해 형성되는 상기 제 1 유전막(24)은 금속실리콘산화막일 수 있다.
상기 제 1 유전막(24)이 형성된 기판 상에 제 2 유전막(26)이 형성된다. 상기 제 2 유전막(26)은 상기 반응기 내에 제 2 금속소스, 제 3 산화가스, 유기실리콘화합물 및 제 4 산화가스를 주입하여 형성될 수 있다. 이에 의해 형성되는 상기 제 2 유전막(26)은 금속실리콘산화막일 수 있다.
상기 제 2 금속소스는 Hf, Zr, Al, Ti, La, Y, Gd, Ta 또는 이들의 조합을 포함하는 유기금속화합물일 수 있다. 상기 제 2 금속소스의 주입 후, 퍼지가스가 주입될 수 있다. 상기 반응기 내에 제 3 산화가스가 주입된다. 상기 제 1 금속소스 및 상기 제 2 금속소스는 각각 다른 금속을 포함하는 화합물일 수 있다.
상기 제 3 산화가스의 주입 후, 상기 반응기 내에 유기실리콘화합물이 주입된다. 상기 유기실리콘화합물은 탄소원자를 하나 이상 포함하는 실리콘화합물일 수 있다. 예를 들어 탄소원자를 하나 이상 포함하는 실란 또는 디실란일 수 있다. 구체적인 예를 들어, 상기 유기실리콘화합물은 SiHn(NR1R2)4-n을 포함하는 알킬 아미노 계열의 화합물로, 0≤n<4이며, R1 및 R2는 각각 알킬, 알릴 그룹에서 선택될 수 있다. . 상기 유기실리콘화합물의 주입 후, 퍼지가스가 주입될 수 있다. 상기 반응기 내에 제 4 산화가스가 주입된다. 상기 제 4 산화가스의 주입 후, 퍼지가스가 주입될 수 있다.
상기 제 1 유전막(24) 및/또는 상기 제 2 유전막(26)의 형성 후, 후처리 공정이 더 수행될 수 있다. 상기 후처리 공정의 조건에 따라, 상기 제 1 유전막(24)과 상기 기판(10) 사이에 산화막(11)이 더 형성될 수 있다. 상기 산화막(11)은 실리콘산화막, 실리콘산화질화막 또는 이들의 조합일 수 있다.
상기 제 2 유전막(26) 상에 게이트 전극(30)이 형성된다. 상기 게이트 전극(30)은 상기 제 2 유전막(26) 상에 폴리실리콘막을 형성한 후, 패터닝하여 형성될 수 있으나 이에 의해 한정되지 않는다.
도 8, 도 3a 및 도 3b를 참조하여, 본 발명에 따른 반도체 장치의 형성방법의 또 다른 실시예가 설명된다. 반응기 내에 기판(10)이 로딩된다. 상기 반응기 내에 제 1 금속소스 및 제 1 산화가스가 주입된다. 상기 제 1 금속소스는 Hf, Zr, Al, Ti, La, Y, Gd, Ta 중 하나 이상의 금속을 포함하는 할라이드 계열의 무기금속화합물일 수 있다. 상기 제 1 금속소스 및/또는 상기 제 1 산화가스의 주입 후, 퍼지가스가 주입될 수 있다.
상기 반응기 내에 무기실리콘화합물 및 제 2 산화가스가 더 주입될 수 있다. 상기 무기실리콘화합물은 탄소를 포함하지 않는 할라이드 계열의 실란 또는 디실란일 수 있다. 상기 무기실리콘화합물 및/또는 상기 제 2 산화가스의 주입 후, 퍼지가스가 주입될 수 있다. 상기 제 1 금속소스, 상기 제 1,2 산화가스 및 상기 무기실리콘화합물은 각각 복 수회 주입될 수 있다.
상기 제 1 금속소스, 상기 제 1, 2 산화가스 및 상기 무기실리콘화합물의 주입에 의해, 상기 기판(10) 상에 제 1 유전막(24)이 형성될 수 있다. 상기 제 1 유 전막(24)은 상기 무기실리콘화합물 및 제 2 산화가스의 주입여부에 따라, 금속산화막 또는 금속실리콘산화막일 수 있다.
상기 반응기 내에 제 2 금속소스 및 제 3 산화가스가 주입된다. 상기 제 2 금속소스 및/또는 상기 제 3 산화가스의 주입 후, 퍼지가스가 주입될 수 있다.
상기 반응기 내에 유기실리콘화합물 및 제 4 산화가스가 더 주입될 수 있다. 상기 유기실리콘화합물의 주입 후 및 상기 제 4 산화가스의 주입 후, 퍼지가스가 주입될 수 있다. 상기 제 2 금속소스, 상기 제 3, 4 산화가스 및 상기 유기실리콘화합물은 각각 복 수회 주입될 수 있다.
상기 제 2 금속소스, 상기 제 3, 제 4 산화가스 및 상기 유기실리콘화합물의 주입에 의해, 상기 제 1 유전막(24) 상에 제 2 유전막(26)이 형성될 수 있다. 상기 유기실리콘화합물 및 제 4 산화가스의 주입여부에 따라, 상기 제 2 유전막(26)은 금속산화막 또는 금속실리콘산화막일 수 있다.
상기 반응기 내에 제 3 금속소스가 주입된다. 상기 제 3 금속소스는 Hf, Zr, Al, Ti, La, Y, Gd, Ta 또는 이들의 조합을 포함하는 금속화합물일 수 있다. 상기 제 3 금속소스의 주입 후, 퍼지가스가 주입될 수 있다.
상기 반응기 내에 제 5 산화가스가 주입된다. 상기 제 5 산화가스는 O3, O 라디칼, H2O, H2O2 또는 이들의 조합일 수 있다. 상기 제 5 산화가스의 주입 후, 퍼지가스가 주입될 수 있다.
상기 반응기 내에 실리콘화합물 및 제 6 산화가스가 더 주입될 수 있다. 상 기 제 6 산화가스는 O3, O 라디칼, H2O, H2O2 또는 이들의 조합일 수 있다. 상기 실리콘화합물의 주입 후 및 상기 제 6 산화가스의 주입 후, 퍼지가스가 주입될 수 있다.
상기 실리콘화합물 및 상기 제 6 산화가스의 주입여부에 따라, 상기 제 3 유전막(28)은 금속산화막 또는 금속실리콘산화막일 수 있다. 상기 제 3 유전막(28)은 상기 제 3 금속소스 및 상기 실리콘화합물의 탄소 포함 여부에 따라, 다른 탄소농도를 가질 수 있다.
상기 제 1 유전막(24), 상기 제 2 유전막(26) 및/또는 상기 제 3 유전막(28)의 형성 후, 후처리 공정이 더 수행될 수 있다. 상기 후처리 공정의 조건에 따라, 상기 제 1 유전막(24)과 상기 기판(10) 사이에 산화막(11)이 더 형성될 수 있다. 상기 산화막(11)은 실리콘산화막, 실리콘산화질화물 또는 이들의 조합일 수 있다.
상기 제 2 유전막(26) 상에 게이트 전극(30)이 형성된다. 상기 게이트 전극(30)은 상기 제 2 유전막(26) 상에 폴리실리콘막을 형성한 후, 패터닝하여 형성될 수 있으나 이에 의해 한정되지 않는다.
도 1a는 본 발명에 의한 반도체 장치의 일 실시예를 설명하기 위한 도면이고, 도 1b는 도 1a의 A영역을 확대한 도면이다.
도 2a는 본 발명에 의한 반도체 장치의 다른 실시예를 설명하기 위한 도면이고, 도 2b는 도 2a의 B영역을 확대한 도면이다.
도 3a는 본 발명에 의한 반도체 장치의 또 다른 실시예를 설명하기 위한 도면이고, 도 3b는 도 3a의 C영역을 확대한 도면이다.
도 4 내지 도 8은 본 발명의 실시예들에 따른 반도체 장치의 형성방법을 설명하기 위한 도면들이다.

Claims (20)

  1. 기판 상에 제 1 유전막을 형성하는 단계; 및
    상기 제 1 유전막 상에 제 2 유전막을 형성하는 단계를 포함하되,
    상기 제 1 유전막은 상기 제 2 유전막 보다 낮은 막중 탄소 농도를 갖도록 형성되고,
    상기 제 1 유전막을 형성하는 단계는:
    제 1 금속소스를 주입하는 단계;
    제 1 산화가스를 주입하는 단계; 및
    무기 실리콘 화합물을 주입하는 단계를 포함하고,
    상기 제 2 유전막을 형성하는 단계는:
    제 2 금속소스를 주입하는 단계; 및
    제 2 산화가스를 주입하는 단계를 포함하는 반도체 장치의 형성방법.
  2. 제 1 항에 있어서,
    상기 제 2 유전막 상에 상기 제 2 유전막 보다 낮은 막중 탄소농도를 갖는 제 3 유전막을 형성하는 단계를 더 포함하는 반도체 장치의 형성방법.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 1 금속소스를 주입하는 단계 및 상기 무기 실리콘 화합물을 주입하는 단계는 복수회 수행되며,
    상기 제 1 금속소스를 주입하는 단계를 수행하는 횟수가 상기 무기 실리콘 화합물을 주입하는 단계를 수행하는 횟수보다 많은 반도체 장치의 형성방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서,
    상기 제 2 유전막을 형성하는 단계는
    유기 실리콘 화합물을 주입하는 단계를 더 포함하는 반도체 장치의 형성방법.
  11. 제 10 항에 있어서,
    상기 제 2 금속소스를 주입하는 단계 및 상기 유기 실리콘 화합물을 주입하는 단계는 복 수회 수행되며,
    상기 제 2 금속소스를 주입하는 단계를 수행하는 횟수가 상기 유기 실리콘 화합물을 주입하는 단계를 수행하는 횟수보다 많은 반도체 장치의 형성방법.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060072680A (ko) * 2004-12-23 2006-06-28 주식회사 하이닉스반도체 반도체 장치의 커패시터 및 그 제조방법
US9515158B1 (en) * 2015-10-20 2016-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with insertion layer and method for manufacturing the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006066706A (ja) * 2004-08-27 2006-03-09 Renesas Technology Corp 高誘電体膜、この高誘電体膜を用いた電界効果トランジスタおよび半導体集積回路装置ならびに高誘電体膜の製造方法
JP2008028249A (ja) * 2006-07-24 2008-02-07 Matsushita Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050050003A (ko) 2003-11-24 2005-05-27 삼성전자주식회사 원자층증착 기술을 사용하여 탄소 불순물들을 함유하는유전막을 형성하는 방법
KR100889362B1 (ko) 2004-10-19 2009-03-18 삼성전자주식회사 다층 유전체막으로 이루어진 트랜지스터 및 그 제조 방법
KR100640638B1 (ko) 2005-03-10 2006-10-31 삼성전자주식회사 원자층 증착법에 의한 고유전막 형성 방법 및 고유전막을 갖는 반도체소자의 제조 방법
JP4554446B2 (ja) 2005-06-21 2010-09-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2007088113A (ja) 2005-09-21 2007-04-05 Sony Corp 半導体装置の製造方法
JP2007287856A (ja) * 2006-04-14 2007-11-01 Toshiba Corp 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
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JP2006066706A (ja) * 2004-08-27 2006-03-09 Renesas Technology Corp 高誘電体膜、この高誘電体膜を用いた電界効果トランジスタおよび半導体集積回路装置ならびに高誘電体膜の製造方法
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