JP2007287856A - 半導体装置の製造方法 - Google Patents

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克晃 名取
Masayuki Tanaka
正幸 田中
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大介 西田
Ryota Fujitsuka
良太 藤塚
Yoshio Ozawa
良夫 小澤
Akito Yamamoto
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Abstract

【課題】制御電極と電荷蓄積層との間に優れた絶縁膜を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板１１上に形成された第１の絶縁膜１２と、第１の絶縁膜上に形成された電荷蓄積層３１と、電荷蓄積層上に形成された第２の絶縁膜３０と、第２の絶縁膜上に形成された制御電極２５と、を備えた半導体装置の製造方法であって、第２の絶縁膜を形成する工程は、塩素を含まない成膜ガスを用いてシリコンを含有した絶縁膜２１を形成する工程と、シリコンを含有した絶縁膜上に、酸素及び金属元素を含有した絶縁膜２２を形成する工程とを備える。
【選択図】図８

Description

本発明は、半導体装置の製造方法に関する。
近年、不揮発性半導体記憶装置では、制御電極と電荷蓄積層との間の容量を高めるために、制御電極と電荷蓄積層との間に、酸素及び金属元素を含有した高誘電率絶縁膜を設けることが提案されている（例えば、特許文献１参照）。高誘電率絶縁膜上や高誘電率絶縁膜下には、シリコン酸化膜やシリコン窒化膜が設けられる場合もある。
しかしながら、従来は、上述したシリコン酸化膜やシリコン窒化膜の形成方法について十分な検討がなされていたとは言えず、特性や信頼性に優れた不揮発性半導体記憶装置を得ることが困難であった。
特開平５−１２９６２５号公報
本発明は、制御電極と電荷蓄積層との間に優れた絶縁膜を形成することが可能な半導体装置の製造方法を提供することを目的としている。
本発明の第１の視点に係る半導体装置の製造方法は、半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極と、を備えた半導体装置の製造方法であって、前記第２の絶縁膜を形成する工程は、塩素を含まない成膜ガスを用いてシリコンを含有した絶縁膜を形成する工程と、前記シリコンを含有した絶縁膜上に、酸素及び金属元素を含有した絶縁膜を形成する工程と、を備える。
本発明の第２の視点に係る半導体装置の製造方法は、半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極と、を備えた半導体装置の製造方法であって、前記第２の絶縁膜を形成する工程は、酸素及び金属元素を含有した絶縁膜を形成する工程と、前記酸素及び金属元素を含有した絶縁膜上に、塩素を含まない成膜ガスを用いてシリコンを含有した絶縁膜を形成する工程と、を備える。
本発明によれば、制御電極と電荷蓄積層との間に優れた絶縁膜を形成することができ、特性や信頼性に優れた半導体装置を得ることが可能となる。
以下、本発明の実施形態を図面を参照して説明する。
図１〜図８は、本発明の実施形態に係る半導体装置（不揮発性半導体記憶装置）の製造工程を模式的に示した断面図である。図１〜図７はワード線方向の断面図であり、図８はビット線方向の断面図である。以下、図１〜図８を参照して、本実施形態に係る半導体装置の製造方法を説明する。
まず、図１に示すように、ｐ型シリコン基板（半導体基板）１１上に、トンネル絶縁膜（第１の絶縁膜）１２を１〜１５ｎｍ程度の厚さで形成する。なお、ｎ型シリコン基板にｐ型ウエルを形成したものを半導体基板１１として用いてもよい。続いて、トンネル絶縁膜１２上に、ＣＶＤ（Chemical Vapor Deposition）法により、浮遊ゲート電極膜の一部となるポリシリコン膜１３を１０〜２００ｎｍ程度の厚さで形成する。その後、ＣＶＤ法によって、シリコン窒化膜１４を５０〜２００ｎｍ程度の厚さで形成し、続いてシリコン酸化膜１５を５０〜４００ｎｍ程度の厚さで形成する。さらに、シリコン酸化膜１５上にフォトレジストを塗布し、フォトレジストをパターニングしてレジストマスク１６を形成する。
次に、図２に示すように、レジストマスク１６をマスクとして用いて、シリコン酸化膜１５を選択的にエッチングする。さらに、レジストマスク１６を除去する。続いて、シリコン酸化膜１５をマスクとして用いて、シリコン窒化膜１４、ポリシリコン膜１３、トンネル絶縁膜１２及びシリコン基板１１をエッチングする。これにより、素子分離溝１７が形成される。さらに、エッチングによって生じた側面のダメージを除去するために、高温の酸化処理を行う。
なお、本実施形態では、素子分離溝１７を形成する際に、シリコン窒化膜１４及びシリコン酸化膜１５の積層膜をマスクとして用いているが、膜厚及び反応性イオンエッチング条件を適切に設定すれば、単層のシリコン窒化膜或いは単層のシリコン酸化膜を用いることも可能である。
次に、図３に示すように、全面に素子分離絶縁膜１８としてシリコン酸化膜を２００〜１５００ｎｍの厚さで形成し、素子分離絶縁膜１８で素子分離溝１７を埋める。さらに、窒素雰囲気又は酸素雰囲気で高温の熱処理を行い、素子分離絶縁膜１８を高密度化する。続いて、ＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜１４をＣＭＰストッパーとして用いて平坦化処理を行う。さらに、ホット燐酸を用いてシリコン窒化膜１４を除去する。
次に図４に示すように、シリコン窒化膜１４の除去後に得られた溝内及び素子分離絶縁膜１８上に、段差被覆性に優れた方法を用いて、浮遊ゲート電極膜の一部となるポリシリコン膜１９を堆積する。
次に、図５に示すように、ＣＭＰ法により、素子分離絶縁膜１８をストッパーにして用いて、ポリシリコン膜１９の平坦化を行う。
次に、素子分離絶縁膜１８上及びポリシリコン膜１９上に、電極間絶縁膜（第２の絶縁膜）３０として、シリコン窒化膜２０、シリコン酸化膜２１、高誘電率絶縁膜２２、シリコン酸化膜２３及びシリコン窒化膜２４の積層膜を形成する。高誘電率絶縁膜２２には、酸素及び金属元素が含有されている。また、高誘電率絶縁膜２２には、シリコン酸化膜（ＳｉＯ2膜）の比誘電率（３．８〜４．０程度）よりも高い比誘電率を有する絶縁膜を用いる。特に、電極間絶縁膜として従来から広く用いられているＯＮＯ膜の比誘電率（５．０〜５．５程度）よりも高い比誘電率を有する絶縁膜を用いることが望ましい。本実施形態では、高誘電率絶縁膜２２としてハフニウム・アルミニウム酸化物膜（ＨｆＡｌＯ膜）を用いる。
以下、電極間絶縁膜の形成方法について詳細に説明する。
まず、Ｎ2プラズマを用いてポリシリコン膜１９の表面を窒化することにより、膜厚２ｎｍのシリコン窒化膜２０を形成する。成膜温度は３００℃、プラズマパワーは８００Ｗとする。
次に、シリコン窒化膜２０上に、塩素を含まない成膜ガスを用いてシリコン酸化膜２１を堆積する。具体的には、ＳｉＨ4とＮ2Ｏを原料としたプラズマＣＶＤ法により、３ｎｍの膜厚のシリコン酸化膜２１を堆積する。堆積温度は４５０℃、圧力は５ｔｏｒｒ、プラズマパワーは１ｋＷとする。ＳｉＨ4とＮ2Ｏの流量はそれぞれ３００ｓｃｃｍと２ＳＬＭとする。
次に、シリコン酸化膜２１上に、高誘電率絶縁膜２２としてＨｆＡｌＯ膜を１０ｎｍの厚さで堆積する。具体的には、圧力が０．５ｔｏｒｒに設定された真空チャンバ内にウエハを保持し、ウエハの温度を３００℃とする。Ａｌの原料には例えばＴＭＡ（trimethyl aluminum）を、Ｈｆの原料には例えばＴＥＭＡＨ（tetrakis-ethyl-methyl-amino-hafnium)を、酸化剤には例えばオゾン（Ｏ3）を用いる。なお、高誘電率絶縁膜２２の膜厚は、１〜３０ｎｍの範囲で適宜選択してもよい。以下、ＨｆＡｌＯ膜２２の具体的な成膜シーケンスについて述べる。
ＨｆＡｌＯ膜の形成方法には、ＨｆＯ層とＡｌＯ層を積層する方法と、Ｈｆ及びＡｌの混合物を形成した後に酸化を行う方法とがある。ＨｆＯ層とＡｌＯ層を積層する方法について説明する。Ｈｆの原料ガスを流してＨｆ吸着層を形成した後、酸化剤（例えばＯ3）を流すことでＨｆＯ層を形成する。必要とされる回数ＨｆＯ層を形成した後、Ａｌの原料ガスを流してＡｌ吸着層を形成した後、酸化剤（例えばＯ3）を流すことでＡｌＯ層を形成する。必要とされる回数ＡｌＯ層を形成した後、必要に応じて再度ＨｆＯ層を形成する。積層回数及び積層順を適宜変えることで、ＨｆＡｌＯ膜の膜厚と組成を制御することが可能である。
本例では、９層のＨｆＯ層と１層のＡｌＯ層との積層膜の形成を１０回繰り返すことで、Ｈｆ：Ａｌ＝８：１で、膜厚１０ｎｍのＨｆＡｌＯを形成する。ＴＭＡの流量は２０ｓｃｃｍ、ＴＥＭＡＨの流量は１００ｓｃｃｍ、Ｏ3の流量は５ＳＬＭとし、Ｏ3の濃度は２５０ｇ／ｍ3とする。原料ガスの供給時間は、ＴＭＡ及びＴＥＭＡＨが１秒、Ｏ3が３秒とする。また、ＴＭＡとＯ3の供給の間及びＴＥＭＡＨとＯ3の供給の間に、パージのためのＮ2を５ｓｌｍの流量で２秒間流す。
高誘電率絶縁膜２２を堆積した後、５００〜１２００℃の温度で、アニール（ポストデポジションアニール：ＰＤＡ）を、酸素、オゾン或いは水蒸気のような酸化剤を含む雰囲気で行う。アニール時間は、炉アニールでは１０分〜２時間程度、ランプアニールでは１秒〜３０分程度とする。このアニール処理により、高誘電率絶縁膜２２が高密度化され、膜質が改善される。
次に、高誘電率絶縁膜２２上に、塩素を含まない成膜ガスを用いて、厚さ３ｎｍのシリコン酸化膜２３を堆積する。シリコン酸化膜２３の堆積条件は、シリコン酸化膜２１の堆積条件と同じである。
次に、シリコン酸化膜２３上に、塩素を含まない成膜ガスを用いて、厚さ２ｎｍのシリコン窒化膜２４を堆積する。具体的には、原料としてＢＴＢＡＳ（bis-tertialy-buthyl-amino-silan）及びアンモニア（ＮＨ3）を用いる。圧力は１ｔｏｒｒ、堆積温度は４００℃とする。ＢＴＢＡＳ及びＮＨ3の流量はそれぞれ、５００ｓｃｃｍ及び１．５ｓｌｍとする。
以上のようにして、シリコン窒化膜２０、シリコン酸化膜２１、高誘電率絶縁膜２２、シリコン酸化膜２３及びシリコン窒化膜２４の積層膜で形成された電極間絶縁膜３０が得られる。
次に、図６に示すように、電極間絶縁膜３０上に、制御ゲート電極膜としてポリシリコン膜２５を１０〜２００ｎｍの厚さで形成する。
次に、図７に示すように、ポリシリコン膜２５上にフォトレジスト２６を塗布し、このフォトレジストをパターニングしてレジストマスク２６を形成する。このレジストマスク２６は、レジストマスク１６（図１参照）のパターンに対して垂直なパターンを有している。
次に、図８（ビット線方向の断面図）に示すように、レジストマスク１６をマスクとして用いて、ポリシリコン膜２５、電極間絶縁膜３０、ポリシリコン膜１９、ポリシリコン膜１３及びトンネル絶縁膜１２をエッチングする。これにより、ポリシリコン膜１３及び１９で形成された浮遊ゲート電極（電荷蓄積層）３１と、ポリシリコン膜２５で形成された制御ゲート電極（制御電極）が得られる。このようにして得られたゲート構造をマスクとして用いてシリコン基板にｎ型不純物を導入し、さらに熱処理によってｎ型不純物を活性化することでソース／ドレイン領域２７を形成する。さらに、層間絶縁膜２８の成膜等を行う。
以上のようにして、シリコン基板（半導体基板上）１１上に形成されたトンネル絶縁膜（第１の絶縁膜；電気容量Ｃ１）１２と、トンネル絶縁膜１２上に形成された浮遊ゲート電極（電荷蓄積層）３１と、浮遊ゲート電極３１上に形成された電極間絶縁膜（第２の絶縁膜；電気容量Ｃ２）３０と、電極間絶縁膜３０上に形成された制御ゲート電極（制御電極）２５と、浮遊ゲート電極３１下のチャネル領域を挟むソース／ドレイン領域２７と、を備えた不揮発性半導体記憶装置が得られる。
このようにして得られた不揮発性半導体記憶装置の各メモリセルでは、シリコン基板１１と制御ゲート電極２５との間に高電圧を印加することで、カップリング比（Ｃ２／（Ｃ１＋Ｃ２））に応じた電界がトンネル絶縁膜１２に印加され、トンネル絶縁膜１２にトンネル電流が流れる。その結果、浮遊ゲート電極３１の蓄積電荷量が変化して、メモリセルの閾値が変化し、データの書き込み或いは消去動作が行われる。
実際の不揮発性半導体記憶装置では、複数のメモリセルがワード線方向及びビット線方向に配列されている。代表的には、上述した不揮発性半導体記憶装置として、直列接続された複数のメモリセルを選択トランジスタ間に設けた構成を有するＮＡＮＤ型不揮発性メモリがあげられる。
なお、上述した実施形態では、高誘電率絶縁膜２２の下面及び上面にはそれぞれ、塩素を含まない成膜ガスを用いて形成されたシリコン酸化膜２１及びシリコン酸化膜２３が接しているが、高誘電率絶縁膜２２の下面及び上面にそれぞれ、塩素を含まない成膜ガスを用いて形成されたシリコン窒化膜が接していてもよい。すなわち、塩素を含まない成膜ガスを用いて形成された下層シリコン窒化膜上に直接、高誘電率絶縁膜２２を形成し、高誘電率絶縁膜２２上に直接、塩素を含まない成膜ガスを用いて上層シリコン窒化膜を形成してもよい。また、このようなシリコン酸化膜やシリコン窒化膜といったシリコンを含有した絶縁膜（塩素を含まない成膜ガスを用いて形成された絶縁膜）は、高誘電率絶縁膜２２の下面及び上面の両面に形成されていなくてもよく、少なくとも一方の面に接して形成されていればよい。
また、シリコン酸化膜やシリコン窒化膜といったシリコンを含有した絶縁膜（塩素を含まない成膜ガスを用いて形成された絶縁膜）の成膜温度（堆積温度）は、５００℃以下であることが望ましい。
以下、本実施形態の製造方法の効果について説明する。
図９は、本実施形態の製造方法で電極間絶縁膜３０を形成した場合のＩ-Ｖ特性と、比較例の製造方法で電極間絶縁膜３０を形成した場合のＩ-Ｖ特性を示した図である。第１の比較例では、シリコン酸化膜２１及び２３を、ＤＣＳ（dichlorosilane）とＮ2Ｏを原料としたＣＶＤ法により形成した。シリコン酸化膜２１及び２３の膜厚は３ｎｍであり、形成温度は７５０℃である。第２の比較例では、シリコン窒化膜２４をＤＣＳとＮＨ3を原料としたＬＰＣＶＤ法によって形成した。シリコン窒化膜の形成温度は５００℃である。シリコン酸化膜或いはシリコン窒化膜の形成プロセス以外は同一である。
図９に示すように、本実施形態の製造方法を用いた場合には、比較例の製造方法を用いた場合に比べて、リーク電流を低減することが可能である。以下、リーク電流が低減する理由について説明する。
酸素及び金属元素を含有した高誘電率絶縁膜は、酸素欠陥によって絶縁性が著しく低下する。塩素（Ｃｌ）は金属元素と結合しやすいため、塩素が高誘電率絶縁膜中に侵入すると金属元素と容易に結合する。その結果、金属元素と酸素との結合が切断され、酸素欠陥が生じる。このようにして生成された酸素欠陥によってリーク電流経路が形成され、高誘電率絶縁膜の絶縁性の低下を招く。特に、高誘電率絶縁膜が複数の結晶粒で形成されている場合には、結晶粒界で劣化反応が生じやすい。
高誘電率絶縁膜下に塩素を含有した成膜ガスを用いてシリコン酸化膜（或いはシリコン窒化膜）を形成した場合には、膜中に残留した塩素が高誘電率絶縁膜形成時もしくは形成後の熱処理工程により高誘電率絶縁膜中に拡散し、酸素欠陥を発生させる。高誘電率絶縁膜上に塩素を含有した成膜ガスを用いてシリコン酸化膜（或いはシリコン窒化膜）を形成した場合には、成膜プロセス中においても塩素が高誘電率絶縁膜中に拡散し、酸素欠陥を発生させることになる。
また、高誘電率絶縁膜上のシリコン酸化膜は、高温で成膜すると高誘電率絶縁膜が劣化するため、低温で成膜する必要がある。そのため、シリコン酸化膜の密度が低下する。このような密度の低いシリコン酸化膜上に、ＤＣＳなどの塩素を含有した原料ガスを用いてシリコン窒化膜を形成すると、シリコン酸化膜によって塩素の拡散を防止することができない。その結果、シリコン窒化膜を成膜する際に高誘電率絶縁膜に塩素が拡散し、酸素欠陥を発生させることになる。
本実施形態では、塩素を含まない成膜ガスを用いてシリコン酸化膜やシリコン窒化膜を形成するため、塩素に起因した酸素欠陥の発生を防止することができ、高誘電率絶縁膜の絶縁性の劣化を防止することができる。したがって、本実施形態によれば、高誘電率絶縁膜のリーク電流を低減することができ、特性や信頼性に優れた不揮発性半導体記憶装置を製造することができる。特に高誘電率絶縁膜が複数の結晶粒で形成されている場合には、結晶粒界で劣化反応が生じやすいため、本実施形態の方法は極めて有効である。
以下、本実施形態の方法の有効性について、さらに説明を加える。金属元素（例えばＨｆ）と酸素の結合は、シリコンと酸素の結合やシリコンと窒素の結合よりも弱い。また、すでに述べたように、塩素は容易に金属元素と結合する。すなわち、酸素及び金属元素を含有した高誘電率絶縁膜中での酸素と塩素の置換は、シリコン酸化膜やシリコン窒化膜中での酸素と塩素の置換や窒素と塩素の置換よりもはるかに生じやすい。したがって、電極間絶縁膜として従来から広く用いられているＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）では、塩素と結合しやすい金属元素が含有されていないため、塩素に起因した酸素欠陥の問題は生じないのに対して、電極間絶縁膜に高誘電率絶縁膜が含まれている場合には、塩素に起因した酸素欠陥は大きな問題となる。したがって、電極間絶縁膜に高誘電率絶縁膜が含まれ、且つ高誘電率絶縁膜上或いは高誘電率絶縁膜下にシリコン酸化膜やシリコン窒化膜を形成する場合に、本実施形態の方法は従来の方法からは得ることのできない極めて有効な方法となる。
以上、本発明の実施形態について説明したが、本実施形態は、以下に述べるような種々の変更が可能である。
図１０は、本実施形態の変更例に係る半導体装置（不揮発性半導体記憶装置）の構成を模式的に示したワード線方向の断面図である。なお、図１〜図８に示した構成要素と対応する構成要素については同一の参照番号を付し、詳細な説明は省略する。図１０に示した例では、電極間絶縁膜３０が、浮遊ゲート電極３１の上面及び側面に沿って形成されている。このようなメモリセル構造の場合にも、図１〜図８に示した実施形態と同様の作用効果を得ることが可能である。
また、上述した実施形態では、高誘電率絶縁膜２２としてＨｆＡｌＯ膜を用いたが、高誘電率絶縁膜２２としては、比誘電率が８程度であるアルミニウム酸化物（Ａｌ2Ｏ3）膜、比誘電率が１０程度であるマグネシウム酸化物（ＭｇＯ）膜、比誘電率が１６程度であるイットリウム酸化物（Ｙ2Ｏ3）膜、比誘電率が２２程度であるハフニウム酸化物（ＨｆＯ2）膜、ジルコニウム酸化物（ＺｒＯ2）膜、比誘電率が２５程度のタンタル酸化物（Ｔａ2Ｏ5）膜、ビスマス酸化物（Ｂｉ2Ｏ3）膜、ストロンチウム酸化物（ＳｒＯ）膜、ランタン酸化物（Ｌａ2Ｏ3）膜を用いることも可能である。特に、Ｈｆ及びＡｌの少なくとも一方を含有した高誘電率絶縁膜２２を用いることが望ましい。また、ハフニウムシリケート（ＨｆＳｉＯ）膜のような金属シリケートで形成された絶縁膜を用いてもよい。また、高誘電率絶縁膜には窒素が含有されていてもよい。さらに、複数の高誘電率絶縁膜の積層膜を用いることも可能である。
また、上述した実施形態において、シリコン酸化膜をＣＶＤで形成する際の成膜ガスに含まれるシリコン原料には、ＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＢｒ4、ＳｉＩ4或いはＳｉＦ4を用いることが可能である。また、Ｓｉ(ＯＲ１)4で表されるアルコキシド（ただし、Ｒ１は炭素数が１乃至３の直鎖又は分岐状アルキル基）、或いはＲ２xＳｉ(ＯＲ３)yで表されるアルコキシド（ただし、Ｒ２は炭素数が１乃至３の直鎖又は分岐状アルキル基、フェニル(phenyl)基又はシクロペンタジエニル(cyclopentadienyl)基、Ｒ３は炭素数が１乃至３の直鎖又は分岐状アルキル基、ｘ及びｙは正の整数）を用いることも可能である。例えば、Ｓｉ(ＯＣ2Ｈ5)4、(Ｃ2Ｈ5)Ｓｉ(ＯＣ2Ｈ5)3、Ｃ6Ｈ5Ｓｉ(ＯＣ2Ｈ5)3、(ＣＨ3)2Ｓｉ(ＯＣ2Ｈ3)2等があげられる。また、Ｓｉx(ＮＲ４Ｒ５)yＨzで表されるアミノ化合物（ただし、Ｒ４及びＲ５は炭素数が１乃至３の直鎖又は分岐状アルキル基、ｘ及びｙは正の整数、ｚは０又は正の整数）を用いることも可能である。例えば、ＨＭＤＳ（(ＣＨ3)3ＳｉＮＨＳｉ(ＣＨ3)3）、ＴＤＭＡＳ（Ｃ8Ｈ24Ｎ4Ｓｉ）等の有機シリコン化合物があげられる。さらに、酸素原料（酸化剤）には、Ｎ2Ｏ、Ｏ2、ＮＯ、ＮＯ2、ＣＯ2＋Ｈ2、Ｈ2Ｏ、Ｏ3等を用いることが可能である。
また、上述した実施形態において、シリコン窒化膜をＣＶＤで形成する際の成膜ガスに含まれるシリコン原料には、ＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＢｒ4、ＳｉＩ4、ＳｉＦ4、Ｃ8Ｈ22Ｎ2Ｓｉ、或いはＳｉx(ＮＲ４Ｒ５)yＨzで表されるアミノ化合物（ただし、Ｒ４及びＲ５は炭素数が１乃至３の直鎖又は分岐状アルキル基、ｘ及びｙは正の整数、ｚは０又は正の整数）を用いることが可能である。例えば、ＢＴＢＡＳ（Ｃ8Ｈ22Ｎ2Ｓｉ）、ＨＭＤＳ（(ＣＨ3)3ＳｉＮＨＳｉ(ＣＨ3)3）、ＴＤＭＡＳ（Ｃ8Ｈ24Ｎ4Ｓｉ）等の有機シリコン化合物があげられる。さらに、窒素原料（窒化剤）としては、ＮＨ3、Ｎ2Ｈ4、Ｎ2等を用いることが可能である。
なお、例えば、シリコン酸化膜のＣＶＤ原料にＳｉＨ4とＮ2Ｏを用い、シリコン窒化膜のＣＶＤ原料にＳｉＨ4とＮＨ3を用いた場合には、シリコン酸化膜とシリコン窒化膜の積層膜を形成する際に、Ｎ2ＯとＮＨ3を切り替える変えることで積層膜を形成できるため、生産性を向上させることができる。
また、上述した実施形態では、浮遊ゲート電極（電荷蓄積層）３１と制御ゲート電極２５との間に電極間絶縁膜３０を設けた不揮発性メモリについて説明したが、電荷蓄積層と制御ゲート電極との間に電荷ブロック絶縁膜を設けた、いわゆるＭＯＮＯＳ構造の不揮発性メモリについても、上述した実施形態の方法は適用可能である。
図１１は、ＭＯＮＯＳ構造の不揮発性メモリの構成を模式的に示した断面図である。なお、基本的な構成は、上述した実施形態で示した構成と類似しており、上述した実施形態で示した構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
図１１に示すように、ＭＯＮＯＳ構造の不揮発性メモリセルでは、シリコン基板（半導体基板）１１上に、トンネル絶縁膜（第１の絶縁膜）１２、シリコン窒化膜で形成された電荷蓄積層４１、電荷ブロック絶縁膜（第２の絶縁膜）４０及び制御ゲート電極（制御電極）２５が順次積層されている。電荷ブロック絶縁膜４０に対して、上述した実施形態で示した電極間絶縁膜３０の形成方法と同様の形成方法を適用することが可能である。
このように、ＭＯＮＯＳ構造の不揮発性メモリについても、上述した実施形態で示した方法と同様の方法を適用することにより、上述した実施形態で示した効果と同様の効果を得ることが可能である。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。 本発明の実施形態の製造方法で電極間絶縁膜を形成した場合の効果を示した図である。 本発明の実施形態の変更例に係る半導体装置の構成を模式的に示した断面図である。 本発明の実施形態の他の変更例に係る半導体装置の構成を模式的に示した断面図である。
符号の説明
１１…シリコン基板（半導体基板） １２…トンネル絶縁膜（第１の絶縁膜）
１３…ポリシリコン膜 １４…シリコン窒化膜
１５…シリコン酸化膜 １６…レジストマスク
１７…素子分離溝 １８…素子分離絶縁膜
１９…ポリシリコン膜 ２０…シリコン窒化膜
２１…シリコン酸化膜 ２２…高誘電率絶縁膜
２３…シリコン酸化膜 ２４…シリコン窒化膜
２５…ポリシリコン膜（制御ゲート電極） ２６…レジストマスク
２７…ソース／ドレイン領域 ２８…層間絶縁膜
３０…電極間絶縁膜（第２の絶縁膜） ３１…浮遊ゲート電極（電荷蓄積層）
４０…電荷ブロック絶縁膜（第２の絶縁膜） ４１…電荷蓄積層

Claims (5)

  1. 半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極と、を備えた半導体装置の製造方法であって、
    前記第２の絶縁膜を形成する工程は、
    塩素を含まない成膜ガスを用いてシリコンを含有した絶縁膜を形成する工程と、
    前記シリコンを含有した絶縁膜上に、酸素及び金属元素を含有した絶縁膜を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  2. 半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極と、を備えた半導体装置の製造方法であって、
    前記第２の絶縁膜を形成する工程は、
    酸素及び金属元素を含有した絶縁膜を形成する工程と、
    前記酸素及び金属元素を含有した絶縁膜上に、塩素を含まない成膜ガスを用いてシリコンを含有した絶縁膜を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  3. 前記シリコンを含有した絶縁膜はシリコン酸化膜を含み、
    前記シリコン酸化膜の成膜ガスに含まれるシリコン原料は、ＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＢｒ4、ＳｉＩ4、ＳｉＦ4、Ｓｉ(ＯＲ１)4で表されるアルコキシド（ただし、Ｒ１は炭素数が１乃至３の直鎖又は分岐状アルキル基）、Ｒ２xＳｉ(ＯＲ３)yで表されるアルコキシド（ただし、Ｒ２は炭素数が１乃至３の直鎖又は分岐状アルキル基、フェニル基又はシクロペンタジエニル基、Ｒ３は炭素数が１乃至３の直鎖又は分岐状アルキル基、ｘ及びｙは正の整数）、及びＳｉx(ＮＲ４Ｒ５)yＨzで表されるアミノ化合物（ただし、Ｒ４及びＲ５は炭素数が１乃至３の直鎖又は分岐状アルキル基、ｘ及びｙは正の整数、ｚは０又は正の整数）の中から選択される
    ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記シリコンを含有した絶縁膜はシリコン窒化膜を含み、
    前記シリコン窒化膜の成膜ガスに含まれるシリコン原料は、ＳｉＨ4、Ｓｉ2Ｈ6、ＳｉＢｒ4、ＳｉＩ4、ＳｉＦ4、Ｃ8Ｈ22Ｎ2Ｓｉ、及びＳｉx(ＮＲ４Ｒ５)yＨzで表されるアミノ化合物（ただし、Ｒ４及びＲ５は炭素数が１乃至３の直鎖又は分岐状アルキル基、ｘ及びｙは正の整数、ｚは０又は正の整数）の中から選択される
    ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  5. 前記酸素及び金属元素を含有した絶縁膜は、複数の結晶粒で形成されている
    ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009152498A (ja) * 2007-12-21 2009-07-09 Toshiba Corp 不揮発性半導体メモリ
JP2010225684A (ja) * 2009-03-19 2010-10-07 Toshiba Corp 半導体記憶装置
US8211811B2 (en) 2008-09-02 2012-07-03 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
KR20200092393A (ko) 2018-01-19 2020-08-03 미쓰비시덴키 가부시키가이샤 박층 캐패시터 및 박층 캐패시터의 제조 방법
JP7448924B2 (ja) 2020-05-29 2024-03-13 株式会社Kokusai Electric 半導体デバイス

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4471019B2 (ja) * 2008-04-15 2010-06-02 ソニー株式会社 照明装置および表示装置
KR101377069B1 (ko) * 2008-05-23 2014-03-24 삼성전자주식회사 반도체 장치 및 그 형성방법
JP2010045175A (ja) 2008-08-12 2010-02-25 Toshiba Corp 不揮発性半導体記憶装置
JP5468227B2 (ja) * 2008-09-30 2014-04-09 株式会社東芝 半導体記憶素子、半導体記憶素子の製造方法
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
JP5378287B2 (ja) * 2009-09-11 2013-12-25 株式会社東芝 半導体装置の製造方法
KR101830193B1 (ko) * 2010-07-02 2018-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN102315223A (zh) * 2010-07-07 2012-01-11 中国科学院微电子研究所 高性能平面浮栅闪存器件结构及其制作方法
JP5566845B2 (ja) * 2010-10-14 2014-08-06 株式会社東芝 半導体装置の製造方法
US10115601B2 (en) * 2016-02-03 2018-10-30 Tokyo Electron Limited Selective film formation for raised and recessed features using deposition and etching processes
US10304749B2 (en) * 2017-06-20 2019-05-28 Intel Corporation Method and apparatus for improved etch stop layer or hard mask layer of a memory device

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6450428A (en) * 1987-08-20 1989-02-27 Tokyo Noukou Univ Oxide thin film having high permittivity and formation thereof
JPH03217059A (ja) * 1990-01-22 1991-09-24 Seiko Epson Corp 薄膜トランジスタ
JPH05267567A (ja) * 1991-03-25 1993-10-15 Tokyo Electron Ltd 半導体の成膜方法
JPH0613545A (ja) * 1992-06-25 1994-01-21 Seiko Epson Corp 強誘電体装置
JPH0845925A (ja) * 1994-07-27 1996-02-16 Fujitsu Ltd 高誘電率薄膜と半導体装置及びそれぞれの製造方法
JP2003197785A (ja) * 2001-11-27 2003-07-11 Infineon Technologies Ag フローティングゲート電界効果トランジスタ
JP2004103688A (ja) * 2002-09-06 2004-04-02 Sony Corp 絶縁膜の形成方法およびゲート絶縁膜
JP2005277223A (ja) * 2004-03-25 2005-10-06 National Institute Of Advanced Industrial & Technology 半導体装置およびその製造方法
JP2005311300A (ja) * 2004-03-26 2005-11-04 Toshiba Corp 半導体記憶装置及びその製造方法
JP2006005006A (ja) * 2004-06-15 2006-01-05 Toshiba Corp 不揮発性半導体メモリ装置
JP2007305966A (ja) * 2006-04-14 2007-11-22 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05129625A (ja) 1991-11-06 1993-05-25 Rohm Co Ltd 半導体記憶装置
JP4538693B2 (ja) 1998-01-26 2010-09-08 ソニー株式会社 メモリ素子およびその製造方法
JP4198903B2 (ja) 2001-08-31 2008-12-17 株式会社東芝 半導体記憶装置
US6642573B1 (en) * 2002-03-13 2003-11-04 Advanced Micro Devices, Inc. Use of high-K dielectric material in modified ONO structure for semiconductor devices
WO2004029312A1 (ja) 2002-09-27 2004-04-08 Nano Technology Institute, Inc 超硬質・強靭で優れた耐食性を有するナノ結晶オ−ステナイト鋼バルク材及びその製造方法
JP2004134687A (ja) 2002-10-15 2004-04-30 Toshiba Corp 半導体装置及びその製造方法
US7994617B2 (en) 2004-02-06 2011-08-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7202128B1 (en) * 2005-06-24 2007-04-10 Spansion Llc Method of forming a memory device having improved erase speed

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6450428A (en) * 1987-08-20 1989-02-27 Tokyo Noukou Univ Oxide thin film having high permittivity and formation thereof
JPH03217059A (ja) * 1990-01-22 1991-09-24 Seiko Epson Corp 薄膜トランジスタ
JPH05267567A (ja) * 1991-03-25 1993-10-15 Tokyo Electron Ltd 半導体の成膜方法
JPH0613545A (ja) * 1992-06-25 1994-01-21 Seiko Epson Corp 強誘電体装置
JPH0845925A (ja) * 1994-07-27 1996-02-16 Fujitsu Ltd 高誘電率薄膜と半導体装置及びそれぞれの製造方法
JP2003197785A (ja) * 2001-11-27 2003-07-11 Infineon Technologies Ag フローティングゲート電界効果トランジスタ
JP2004103688A (ja) * 2002-09-06 2004-04-02 Sony Corp 絶縁膜の形成方法およびゲート絶縁膜
JP2005277223A (ja) * 2004-03-25 2005-10-06 National Institute Of Advanced Industrial & Technology 半導体装置およびその製造方法
JP2005311300A (ja) * 2004-03-26 2005-11-04 Toshiba Corp 半導体記憶装置及びその製造方法
JP2006005006A (ja) * 2004-06-15 2006-01-05 Toshiba Corp 不揮発性半導体メモリ装置
JP2007305966A (ja) * 2006-04-14 2007-11-22 Toshiba Corp 半導体装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009152498A (ja) * 2007-12-21 2009-07-09 Toshiba Corp 不揮発性半導体メモリ
US8211811B2 (en) 2008-09-02 2012-07-03 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2010225684A (ja) * 2009-03-19 2010-10-07 Toshiba Corp 半導体記憶装置
KR20200092393A (ko) 2018-01-19 2020-08-03 미쓰비시덴키 가부시키가이샤 박층 캐패시터 및 박층 캐패시터의 제조 방법
US11276530B2 (en) 2018-01-19 2022-03-15 Mitsubishi Electric Corporation Thin-layer capacitor and method of fabricating the same
JP7448924B2 (ja) 2020-05-29 2024-03-13 株式会社Kokusai Electric 半導体デバイス

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