JP2010225684A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2010225684A
JP2010225684A JP2009068963A JP2009068963A JP2010225684A JP 2010225684 A JP2010225684 A JP 2010225684A JP 2009068963 A JP2009068963 A JP 2009068963A JP 2009068963 A JP2009068963 A JP 2009068963A JP 2010225684 A JP2010225684 A JP 2010225684A
Authority
JP
Japan
Prior art keywords
film
insulating film
selection transistor
silicon
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009068963A
Other languages
English (en)
Other versions
JP4834750B2 (ja
Inventor
Katsuyuki Sekine
克行 関根
Kensuke Takano
憲輔 高野
Masaaki Higuchi
正顕 樋口
Tetsuya Kai
徹哉 甲斐
Yoshio Ozawa
良夫 小澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2009068963A priority Critical patent/JP4834750B2/ja
Priority to US12/726,952 priority patent/US8829593B2/en
Publication of JP2010225684A publication Critical patent/JP2010225684A/ja
Application granted granted Critical
Publication of JP4834750B2 publication Critical patent/JP4834750B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

【課題】基板上に垂直方向に積層されたメモリセルストリング内での書き込み及び消去特性の向上を図る。
【解決手段】半導体基板１１１と、半導体基板上に形成された第１選択トランジスタＬＳＴと、第１選択トランジスタ上に積層され、直列に接続された複数のメモリセルトランジスタＭＴｒと、メモリセルトランジスタ上に形成された第２選択トランジスタＵＳＴと、を具備し、メモリセルトランジスタは、第１選択トランジスタから第２選択トランジスタに向けて径が大きくなるテーパー形状の柱状半導体ＳＰと、柱状半導体の側面に形成されたトンネル絶縁膜１２２と、トンネル絶縁膜の側面に形成され、第１選択トランジスタ側から第２選択トランジスタ側に向けて電荷のトラップ密度が大きくなる電荷蓄積層１２１と、電荷蓄積層の側面に形成されたブロック絶縁膜１２０と、ブロック絶縁膜の側面に形成されたゲート電極としての複数の導電体膜ＷＬと、を有する。
【選択図】 図２

Description

本発明は、基板上に垂直方向に積層された複数のメモリセルトランジスタを有する半導体記憶装置に関する。
例えば、ＮＡＮＤ型フラッシュメモリにおいて、メモリストリング（ＮＡＮＤストリング）を構成する複数のメモリセルと選択トランジスタとが積層された３次元積層メモリが開発されている。また、この複数のメモリセルと選択トランジスタとを一括して形成する技術が開発されている（例えば、特許文献１参照）。この技術は、半導体基板上に複数の素子分離絶縁膜及び電極膜が交互に積層された後、ＭＯＮＯＳ膜とコントロールゲートを設けるためのメモリホールが形成される。しかしながら、このメモリホールの形成工程において、完全に垂直なメモリホールを形成することは困難である。このため、メモリホールは基板界面側でホール径が小さく、逆側となるビットライン側でホール径が大きくなるテーパー形状に形成される。この基板側のメモリホール径とビットライン側のメモリホール径との差は、積層する段数が多くなり、メモリホールのアスペクトが大きくなればなるほど大きくなる。これらホール径のばらつきにより、各メモリセルの電界の差や各メモリセルのＭＯＮＯＳ膜の膜厚にばらつきが生じ、この結果、各メモリセルの書き込み及び消去特性にばらつきが生じる。
特開２００７−２６６１４３号公報
本発明は、基板上に垂直方向に積層されたメモリセルストリング内での書き込み及び消去特性の向上を図る半導体記憶装置を提供する。
本発明の第１の視点による半導体装置は、半導体基板と、前記半導体基板上に形成された第１選択トランジスタと、前記第１選択トランジスタ上に積層され、直列に接続された複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタ上に形成された第２選択トランジスタと、を具備し、前記複数のメモリセルトランジスタは、前記第１選択トランジスタから前記第２選択トランジスタに向けて径が大きくなるテーパー形状の柱状半導体と、前記柱状半導体の側面に形成されたトンネル絶縁膜と、前記トンネル絶縁膜の側面に形成され、前記第１選択トランジスタ側から前記第２選択トランジスタ側に向けて電荷のトラップ密度が大きくなる電荷蓄積層と、前記電荷蓄積層の側面に形成されたブロック絶縁膜と、前記ブロック絶縁膜の側面に形成されたゲート電極としての複数の導電体膜と、を有する。
本発明の第２の視点による半導体装置は、半導体基板と、前記半導体基板上に形成された第１選択トランジスタと、前記第１選択トランジスタ上に前記半導体基板表面に積層され、直列に接続された複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタ上に形成された第２選択トランジスタと、を具備し、前記複数のメモリセルトランジスタは、前記第１選択トランジスタから前記第２選択トランジスタに向けて径が大きくなるテーパー形状の柱状半導体と、前記柱状半導体の側面に形成され、前記第１選択トランジスタから前記第２選択トランジスタに向けて正孔の通過効率が大きくなるトンネル絶縁膜と、前記トンネル絶縁膜の側面に形成された電荷蓄積層と、前記電荷蓄積層の側面に形成されたブロック絶縁膜と、前記ブロック絶縁膜の側面に形成されたゲート電極としての複数の導電体膜と、を有する。
本発明によれば、基板上に垂直方向に積層されたメモリセルストリング内での書き込み及び消去特性の向上を図る半導体記憶装置を提供できる。
本発明の実施の形態に係る半導体装置を示す構成図。 本発明の第１の実施の形態に係る半導体装置を示す断面図。 本発明の第１の実施の形態に係る半導体装置を示す断面図とトラップ密度を示すグラフ図。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。 図４に続く、製造工程を示す断面図。 図５に続く、製造工程を示す断面図。 図６に続く、製造工程を示す断面図。 図７に続く、製造工程を示す断面図。 図８に続く、製造工程を示す断面図。 図９に続く、製造工程を示す断面図。 図１１（ａ）は、本発明の第１の実施の形態に係る半導体装置の構成１を示す断面図、図１１（ｂ）は、本発明の第１の実施の形態に係る半導体装置の構成１の変形例を示す断面図。 本発明の第１の実施の形態に係る半導体装置の構成２を示す断面図。 本発明の第１の実施の形態に係る半導体装置の構成３を示す断面図。 本発明の第２の実施の形態に係る半導体装置を示す断面図。 本発明の第２の実施の形態に係る半導体装置を示す断面図と正孔の通過効率を示すグラフ図。 本発明の第２の実施の形態に係る半導体装置を示す断面図。
上述したように、従来の一括加工型３次元積層メモリのＮＡＮＤストリングにおいて、メモリホールは、基板界面側でホール径が小さく、逆側のビットライン側でホール径が大きくなるテーパー形状に形成される。このメモリホールに膜厚及び膜質が均一なメモリセル（例えば、ＭＯＮＯＳセル）が形成された場合、各ＭＯＮＯＳセルのホール径の差によりＮＡＮＤストリング内で電界の差が生じる。このため、全てのＭＯＮＯＳセルで同じ電圧による書き込み及び消去が行われた場合、基板側（下側）のＭＯＮＯＳセルは、トンネル電界が強くなるため、書き込み及び消去速度が速くなり、ビットライン側（上側）のＭＯＮＯＳセルは、トンネル電界が弱くなるため、書き込み及び消去速度が遅くなってしまう。
また、メモリホール径のアスペクト比が大きくなると、ＭＯＮＯＳ膜の形成において、ローディング効果により、下側でＭＯＮＯＳ各層は薄膜になり、上側で厚膜になりやすい。このため、下側のＭＯＮＯＳセルは、トンネル電界が強くなるため、書き込み及び消去速度が速くなり、上側のＭＯＮＯＳセルは、トンネル電界が弱くなるため、書き込み及び消去速度が遅くなってしまう。
つまり、上記２つの理由により、ＮＡＮＤストリングの上下で書き込み及び消去速度のばらつきが大きくなり、セル特性がばらつき、これらがデバイスの高速動作を阻害していることが判明した。
従って、本発明は、ＮＡＮＤストリング内での書き込み及び消去速度のばらつきを改善し、デバイスの高速動作を可能とするものである。
以下に、本発明の実施の形態について図面を参照して説明する。尚、図面において、同一部分には同一の符号を付す。
［１］一括加工型３次元積層メモリ
まず、図１を参照して本発明が適用されるＮＡＮＤストリングを有する一括加工型３次元積層メモリについて説明する。
図１に示すように、一括加工型３次元積層メモリは、ｍ×ｎ個（ｍ、ｎは自然数）のＮＡＮＤストリング１０を含んでいる。各ＮＡＮＤストリング１０は、下部選択トランジスタＬＳＴｒｍｎ、メモリセルトランジスタＭＴｒ１ｍｎ乃至ＭＴｒ４ｍｎ及び上部選択トランジスタＵＳＴｒｍｎを有している。図１は、ｍ＝３、ｎ＝４の例を示している。
各ＮＡＮＤストリング１０において、メモリセルトランジスタＭＴｒ１ｍｎ乃至ＭＴｒ４ｍｎのゲート電極は、それぞれ同一の導電層によって形成された共通のワードラインＷＬ１乃至ＷＬ４に接続されている。すなわち、各ＮＡＮＤストリング１０において、メモリセルトランジスタＭＴｒ１ｍｎのゲート電極は、全てワードラインＷＬ１に接続され、各ＮＡＮＤストリング１０のメモリセルトランジスタＭＴｒ２ｍｎのゲート電極は、全てワードラインＷＬ２に接続さている。さらに、各ＮＡＮＤストリング１０のメモリセルトランジスタＭＴｒ３ｍｎのゲート電極は、全てワードラインＷＬ３に接続され、各ＮＡＮＤストリング１０のメモリセルトランジスタＭＴｒ４ｍｎのゲート電極は、全てワードラインＷＬ４に接続されている。
これらワードラインＷＬ１乃至ＷＬ４はそれぞれ、２次元的に広がる板状の平面構造である。また、ワードラインＷＬ１乃至ＷＬ４はそれぞれ、各ＮＡＮＤストリング１０に垂直な平面構造である。尚、下部選択トランジスタＬＳＴｒｍｎを駆動する下部選択ゲートＬＳＧは、動作上、各層毎に共通電位とすることが可能である。よって、下部選択ゲートＬＳＧは、板状の平面構造である。
各ＮＡＮＤストリング１０は、半導体基板１１１のＰ−ｗｅｌｌ領域（図示せず）に形成されたｎ＋領域の上に形成された柱状半導体を有している。各ＮＡＮＤストリング１０は、柱状半導体に垂直な面内にマトリクス状に配置されている。
この柱状半導体は円柱状であっても、角柱状であってもよい。また、柱状半導体は、段々形状を有する柱状の半導体を含む。
［２］第１の実施形態
第１の実施形態は、ＮＡＮＤストリング１０におけるメモリセルトランジスタＭＴｒのＭＯＮＯＳ構造において、電荷蓄積層のトラップ密度を上部側と下部側とで変化させることにより、メモリセル特性の向上を図る例である。
［２−１］ＮＡＮＤストリングの構造
図２は、第１の実施形態に係るＮＡＮＤストリング１０の構成を示している。
図２に示すように、ＮＡＮＤストリング１０は、半導体基板（シリコン基板）１１１、低抵抗層ＣＳ、下部選択トランジスタＬＳＴ、メモリセルトランジスタＭＴｒ、上部選択トランジスタＵＳＴ、素子分離絶縁膜１１８及びビットラインＢＬで構成されている。
半導体基板１１１上に、ソースラインとなる不純物が導入された低抵抗層ＣＳ（例えばｎ＋拡散層）が形成されている。この低抵抗層ＣＳ上に、半導体基板１１１表面に垂直方向にシリコンピラー（柱状半導体）ＳＰ１が形成されている。このシリコンピラーＳＰ１の側面に、シリコン酸化膜を主成分とするゲート絶縁膜ＧＤが形成されている。このゲート絶縁膜ＧＤの側面に、シリコン酸化膜を主成分とする素子分離絶縁膜１１２、多結晶シリコンからなる下部選択ゲートＬＳＧ及びシリコン酸化膜を主成分とする素子分離絶縁膜１１３が積層された積層体ＭＬ１が形成されている。この積層体ＭＬ１は、板状の平面構造である。これらシリコンピラーＳＰ１、ゲート絶縁膜ＧＤ及び積層体ＭＬ１により下部選択トランジスタＬＳＴが構成されている。
この下部選択トランジスタＬＳＴのシリコンピラーＳＰ１上に、半導体基板１１１表面に垂直方向にシリコンピラーＳＰ２が形成されている。シリコンピラーＳＰ２の側面に、後述するメモリ膜１２４が形成されている。このメモリ膜１２４の側面に、シリコン酸化膜を主成分とする素子分離絶縁膜１１４とワードラインＷＬとが交互に積層された積層体ＭＬ２が形成されている。この積層体ＭＬ２は、板状の平面構造である。これらシリコンピラーＳＰ２、メモリ膜１２４及び積層体ＭＬ２により複数のメモリセルトランジスタＭＴｒが構成されている。図２は、ＮＡＮＤストリング１０が、例えば４つのメモリセルトランジスタＭＴｒにより形成されている場合を示している。
このメモリセルトランジスタＭＴｒのシリコンピラーＳＰ２上に、シリコンピラーＳＰ３が形成されている。このシリコンピラーＳＰ３の側面に、シリコン酸化膜を主成分とするゲート絶縁膜ＧＤが形成されている。このゲート絶縁膜ＧＤの側面に、シリコン酸化膜を主成分とする素子分離絶縁膜１１５、多結晶シリコンからなる上部選択ゲートＵＳＧ及びシリコン酸化膜を主成分とする素子分離絶縁膜１１６で積層される積層体ＭＬ３が形成されている。この積層体ＭＬ３は、板状の平面構造である。これらシリコンピラーＳＰ３、ゲート絶縁膜ＧＤ及び積層体ＭＬ３により上部選択トランジスタＬＳＴが構成されている。
この上部選択トランジスタＵＳＴのシリコンピラーＳＰ３上に、ビットラインＢＬが形成され、このビットラインＢＬの側面に素子分離絶縁膜１１８が形成されている。このようにして、一つのＮＡＮＤストリングが構成されている。
ここで、メモリセルトランジスタＭＴｒを構成するシリコンピラーＳＰ２は、テーパー形状である。すなわち、シリコンピラーＳＰ２のシリコン径（メモリホール径）は、下部選択トランジスタＬＳＴ側（下部側）から上部選択トランジスタＵＳＴ側（上部側）に向けて大きくなっている。このため、上述したように、下部側のＭＯＮＯＳ構造ではトンネル電界が大きく、電荷蓄積層１２１に流入する電荷量も多いが、上部側のＭＯＮＯＳ構造ではトンネル電界が小さく、電荷蓄積層１２１に流入する電荷量は小さくなる。しかし、本実施形態の場合、以下のように、電荷蓄積層１２１のトラップ密度を設定することにより、各メモリセルトランジスタの特性を揃えることができる。
図３は、メモリ膜１２４の構成と、メモリ膜１２４における電荷蓄積層１２１のトラップ密度を示している。
図３に示すように、メモリ膜１２４は、トンネル絶縁膜１２２、電荷蓄積層１２１及びブロック絶縁膜１２０で構成される。トンネル絶縁膜１２２は、シリコンピラーＳＰ２の側面に形成されている。このトンネル絶縁膜１２２は、例えばシリコン酸化膜で構成されている。電荷蓄積層１２１は、トンネル絶縁膜１２２の側面に形成されている。この電荷蓄積層１２１は、例えばシリコン窒化膜で構成されている。ブロック絶縁膜１２０は、電荷蓄積層１２１の側面に形成されている。このブロック絶縁膜１２０は、例えば、アルミナ又はシリコン酸化膜で構成されている。
ここで、電荷蓄積層１２１における電荷のトラップ密度は、後述するように、下部から上部に向けて大きくなるように設定される。この電荷蓄積層１２１のトラップ密度は、下部から上部に向けて徐々に大きくなっても、上部において急激に大きくなってもよいが、シリコンピラーＳＰ２のメモリホール径の大きさによって、適宜変化していくことが望ましい。
［２−２］ＮＡＮＤストリングの製造方法
図４乃至図１０は、本実施形態に係るＮＡＮＤストリング１０の製造工程を示している。
まず、図４に示すように、半導体基板１１１のメモリセルアレイ領域に、不純物イオンが注入される。これにより、半導体基板１１１の表面に、ｎ＋型拡散層からなる低抵抗層（セルソース）ＣＳが形成される。
次に、低抵抗層ＣＳが形成された半導体基板１１１上に、シリコン酸化膜を主成分とする素子分離絶縁膜１１２が形成される。この素子分離絶縁膜１１２は、例えば、原料ガスとしてジクロロシランとＮ２Ｏを用いて、温度を６５０℃から７５０℃としたＬＰＣＶＤ法によりシリコン酸化物を堆積することで形成される。
次に、素子分離絶縁膜１１２上に、導電膜からなる下部選択ゲートＬＳＧが形成される。この下部選択ゲートＬＳＧは、例えば、原料ガスとしてＳｉＨ４及びＰＨ３を用いて、温度を５５０℃から６５０℃としたＬＰＣＶＤ法により、ｎ型の多結晶シリコンを堆積させることで形成される。
次に、下部選択ゲートＬＳＧ上に、シリコン酸化膜を主成分とする素子分離絶縁膜１１３が形成される。この素子分離絶縁膜１１３は、例えば、原料ガスとしてジクロロシランとＮ２Ｏを用いて、温度を６５０℃から７５０℃としたＬＰＣＶＤ法により、シリコン酸化物を堆積することで形成される。これにより、素子分離絶縁膜１１３、下部選択ゲートＬＳＧ及び素子分離絶縁膜１１３で構成される積層体ＭＬ１が形成される。
次に、図５に示すように、リソグラフィ及びエッチングにより、積層体ＭＬ１が加工される。これにより、積層体ＭＬ１内に、シリコン基板１１１の低抵抗層ＣＳを露出するメモリホール１１７ａが形成される。
次に、積層体ＭＬ１上の全面に、シリコン窒化膜が形成される。このシリコン窒化膜は、積層体ＭＬ１の上面、メモリホール１１７ａの底面及び側面に形成される。次に、例えばＲＩＥにより、積層体ＭＬ１の上面及びメモリホール１１７ａの底面におけるシリコン窒化膜が除去される。これにより、メモリホール１１７ａの側面にシリコン窒化膜が残留し、ゲート絶縁膜ＧＤが形成される。
次に、メモリホール１１７ａ内に、非晶質シリコンが埋め込まれる。これにより、メモリホール１１７ａ内に、シリコンピラーＳＰ１が形成される。このようにして、下部選択トランジスタＬＳＴが形成される。
次に、図６に示すように、積層体ＭＬ１上に、例えば、シリコン酸化膜を主成分とする素子分離絶縁膜１１４及びｎ型の多結晶シリコンからなるワードラインＷＬが交互に積層され、積層体ＭＬ２が形成される。図６において、積層体ＭＬ２は、５層の素子分離絶縁膜１１４と４層のワードラインＷＬとが交互に積層されて構成されている。
次に、図７に示すように、積層体ＭＬ２上に、フォトレジスト（図示せず）が塗布される。その後、フォトレジストが露光及び現像によりパターニングされることで、フォトレジスト膜（図示せず）が形成される。
次に、フォトレジスト膜をマスクとして、ＲＩＥにより、積層された素子分離絶縁膜１１４及びワードラインＷＬが一括で加工される。これにより、積層体ＭＬ２内に、シリコンピラーＳＰ１を露出するメモリホール１１７ｂが形成される。すなわち、メモリホール１１７ｂは、メモリホール１１７ａの直上域に形成され、メモリホール１１７ａに連通される。また、上述したように、メモリホール１１７ｂは、下部から上部に向けて径が大きくなるテーパー形状に形成される。その後、ウェット処理が行われ、加工残渣が除去される。
次に、図８に示すように、積層体ＭＬ２上の全面に、ブロック層１２０が形成される。このブロック層１２０は、例えば、アルミナ又はシリコン酸化膜を主成分とする膜である。ブロック層１２０がアルミナの場合、ブロック層１２０はＴＭＡ（Trimetylaluminium）とＨ２Ｏとを用いたＡＬＤ法により形成される。ブロック層１２０がシリコン酸化膜の場合、ブロック層１２０はＴＤＭＡＳ（Trisdimetylaminosilane）とＯ３とを用いたＡＬＤ法により形成される。
次に、ブロック層１２０上に、例えばシリコン窒化膜を主成分とする電荷蓄積層１２１が形成される。この電荷蓄積層１２１は、下部から上部に向けてトラップ密度が大きくなるように形成される。このような電荷蓄積層１２１の形成方法の詳細については後述する。
次に、電荷蓄積層１２１上に、例えばシリコン酸化膜を主成分とするトンネル絶縁膜１２２が形成される。このトンネル絶縁膜１２２は、ＴＤＭＡＳ（Trisdimetylaminosilane）とＯ３を用いたＡＬＤ法により形成される。これらブロック層１２０、電荷蓄積層１２１及びトンネル絶縁膜１２２で構成されるメモリ膜１２４は、積層体ＭＬ２の上面上、メモリホール１１７ａの底面上及び側面上に形成される。
次に、例えば、原料ガスとしてシランを用いて、温度を５００から６００℃としたＬＰＣＶＤ法により形成された非晶質シリコン層を保護膜として、ＲＩＥにより積層体ＭＬ２の上面及びメモリホール１１７ｂの底面のメモリ膜１２４が除去される。これにより、メモリホール１１７ｂの側面のみに、メモリ膜１２４が形成される。その後、ウェット処理が行われ、加工残渣が除去される。
次に、例えば、原料ガスとしてシランを用いて、温度を５００から６００℃としたＬＰＣＶＤ法によりメモリホール１１７ａ内に、非晶質シリコンが埋め込まれる。その後、結晶化アニールにより、非晶質シリコンが結晶化されて多結晶シリコンが形成され、メモリセルトランジスタＭＴｒのチャネルとなるシリコンピラーＳＰ２が形成される。このようにして、メモリセルトランジスタＭＴｒが形成される。
次に、図９に示すように、積層体ＭＬ１と同様に、積層体ＭＬ２上に、素子分離絶縁膜１１５、上部選択ゲートＵＳＧ及び素子分離絶縁膜１１６が順に形成される。これにより、素子分離絶縁膜１１５、上部選択ゲートＵＳＧ及び素子分離絶縁膜１１６で構成される積層体ＭＬ３が形成される。
次に、図１０に示すように、積層体ＭＬ３内に、シリコンピラー２を露出するメモリホール１１７ｃが形成される。このメモリホール１１７ｃは、メモリホール１１７ｂの直上域に形成され、メモリホール１１７ｂに連通される。すなわち、積層体ＭＬ１乃至ＭＬ３にそれぞれ形成されたメモリホール１１７ａ乃至ｃは、相互に連通される。
次に、下部選択トランジスタＬＳＴと同様に、積層体ＭＬ３におけるメモリホール１１７ｃの側面にシリコン窒化物からなるゲート絶縁膜ＧＤが形成され、メモリホール１１７ｃ内にシリコンピラーＳＰ３が形成される。このようにして、上部選択トランジスタＵＳＴが形成される。
次に、図２に示すように、積層体ＭＬ３上に、絶縁膜１１８が形成される。次に、絶縁膜１１８内にコンタクトが形成される。次に、全面に金属膜が形成され、金属膜がパターニングされることで、ビットラインＢＬが形成される。このビットラインＢＬは、シリコンピラーＳＰ３に接続されている。このようにして、本実施形態に係るＮＡＮＤストリングが形成される。
［２−３］電荷蓄積層
上述したような、下部から上部に向けてトラップ密度が大きくなる電荷蓄積層１２１の構成について、図１１乃至図１３を参照して説明する。
［２−３（ａ）］構成１
図１１（ａ）は、本実施形態に係るメモリセルトランジスタＭＴｒにおけるメモリ膜１２４の構成１を示している。
図１１（ａ）に示すように、構成１におけるメモリ膜１２４の電荷蓄積層１２１は、下部側から上部側において膜厚がほぼ等しく、下部側から上部側に向けてシリコンの組成比が大きくなる第１シリコン窒素含有膜（第１シリコン窒化膜）１２１ａで構成されている。すなわち、第１シリコン窒化膜１２１ａのＮ／Ｓｉ組成比は、下部側において化学量論組成比近い１．３３程度であり、上部側において化学量論組成比よりシリコンリッチとなる１．３３未満である。尚、第１シリコン窒化膜１２１ａがシリコンリッチとなる場合、第１シリコン窒化膜１２１ａのＮ／Ｓｉ組成比は１．２以上であることが望ましい。
このように、電荷蓄積層１２１において、下部側から上部側に向けてシリコンの組成比が大きくなることで、上部側における電荷のトラップ密度が大きくなり、下部側における電荷のトラップ密度が小さくなる。
上記構成１における電荷蓄積層１２１の形成方法の例について以下で説明する。
まず、原料ガスとしてジクロロシランとＮＨ３ガスを交互に供給するＡＬＤ法により、ブロック絶縁膜１２０上に、組成が均一な薄膜のシリコン窒化膜（図示せず）が形成される。この薄膜のシリコン窒化膜の形成は、ＮＡＮＤストリングの上下でカバレッジがよく、ローディング効果が出にくいプロセスである。
次に、原料ガスをシランに切り換え、圧力を気層反応が起こらない程度の圧力まで増加させることにより、シリコン窒化膜上に、シリコン薄膜（図示せず）が形成される。このシリコン薄膜の形成は、ＮＡＮＤストリングの上下でカバレッジが悪く、ローディング効果の出やすいプロセスである。すなわち、シリコン薄膜は、ＮＡＮＤストリングの上部に形成されやすく、ＮＡＮＤストリングの下部に形成されにくい。
その後、電荷蓄積層１２１の膜厚方向におけるシリコン濃度が均一に拡散するために熱処理が行われてもよい。この際、電荷蓄積層１２１の膜厚方向に比べて、深さ方向（上下方向）は非常に大きいため、深さ方向におけるシリコンの組成比は熱処理の影響を受けず、保持されている。
このように、ローディング効果の出にくいシリコン窒化膜の形成プロセスと、ローディング効果の出やすいシリコン薄膜の形成プロセスとが交互に行われることにより、膜厚が上部側と下部側とでほぼ等しく、ＮＡＮＤストリングの上部側でシリコンの組成比が大きく、ＮＡＮＤストリングの下部側でシリコンの組成比が小さい第１シリコン窒化膜１２１ａで構成される電荷蓄積層１２１が形成される。
図１１（ｂ）は、本実施形態に係るメモリセルトランジスタＭＴｒにおけるメモリ膜１２４の構成１の変形例を示している。
図１１（ｂ）に示すように、第１シリコン窒化膜１２１ａの膜厚は、ＮＡＮＤストリング内の下部側で薄く、上部側で厚くなってもよい。特に、第１シリコン窒化膜１２１ａのＮ／Ｓｉ比が上部側で１．２以下となる場合、第１シリコン窒化膜１２１ａの膜厚は、上部側で厚くなるようにしたほうがよい。
一般的に、通常の化学量論組成に近いシリコン窒化膜では、膜厚が厚いほうが、トンネル電界が小さくなり、トンネル電流が減るので、書き込み及び消去速度が遅くなる。しかし、シリコンリッチなシリコン窒化膜では、膜厚が厚いほうが、トラップ準位の絶対量が多くなるため、トンネル電界が小さくなっても、書き込み及び消去速度は増加するためである。
上記変形例の形成方法として、まず、原料ガスとしてジクロロシランとＮＨ３ガスを交互に供給するローディング効果の出にくいＡＬＤ法により、シリコン窒化膜が形成される。次に、ローディング効果の出やすいＰＥＣＶＤ法やスパッタ法により、シリコン薄膜が形成される。次に、再度、ローディング効果の出にくいＡＬＤ法により、シリコン窒化膜が形成される。その後、電荷蓄積層１２１の膜厚方向におけるシリコン濃度を均一にするために熱処理が行われてもよい。このような方法により、ＮＡＮＤストリング１０の上下でシリコン窒化膜の組成が変わるだけでなく、膜厚も変化させることができる。
［２−３（ｂ）］構成２
図１２は、本実施形態に係るメモリセルトランジスタＭＴｒにおけるメモリ膜１２４の構成２を示している。
図１２に示すように、構成２におけるメモリ膜１２４における電荷蓄積層１２１は、トンネル絶縁膜１２２の側面に形成された第２シリコン窒素含有膜（第２シリコン窒化膜）１２１ｂと第２シリコン窒化膜１２１ｂの側面に形成された高誘電率絶縁膜１２１ｃとの積層膜で構成されている。この高誘電率絶縁膜１２１ｃは、下部側から上部側に向けて膜厚が大きくなる。尚、高誘電率絶縁膜１２１ｃは、第２シリコン窒化膜１２１ｂの上部のみに形成されてもよい。
このように、電荷蓄積層１２１において、下部側から上部側に向けて膜厚が大きくなる高誘電率絶縁膜１２１ｃを積層させることで、上部側における電荷のトラップ密度が大きくなり、下部側における電荷のトラップ密度が小さくなる。
上記構成２における電荷蓄積層１２１の形成方法の例について以下で説明する。
まず、ローディング効果の出やすいＰＥＣＶＤ法やスパッタ法により、ブロック絶縁膜上に、高誘電率絶縁膜（例えば、ハフニア）１２１ｃが形成される。次に、原料ガスとしてジクロロシランとＮＨ３ガスを交互に供給するローディング効果の出にくいＡＬＤ法により、シリコン窒化膜（第２シリコン窒化膜１２１ｂ）が形成される。このようにして、第２シリコン窒化膜１２１ｂと下部側から上部側に向けて膜厚が大きくなる高誘電率絶縁膜１２１ｃとで構成される電荷蓄積層１２１が形成される。
［２−３（ｃ）］構成３
図１３は、本実施形態に係るメモリセルトランジスタＭＴｒにおけるメモリ膜１２４の構成３を示している。
図１３に示すように、構成３におけるメモリ膜１２４における電荷蓄積層１２１は、金属又はシリコンで構成されたナノクリスタル１２１ｅを含む第３シリコン窒素含有膜（第３シリコン窒化膜）１２１ｄで構成されている。このナノクリスタル１２１ｅは、下部側から上部側に向けて存在密度が大きくなる。尚、ナノクリスタル１２１ｅは、第３シリコン窒化膜１２１ｄの上部のみに形成されてもよい。
このように、電荷蓄積層１２１において、下部側から上部側に向けて存在密度が大きくなるナノクリスタル１２１ｅを含有することで、上部側における電荷のトラップ密度が大きくなり、下部側における電荷のトラップ密度が小さくなる。
上記構成３における電荷蓄積層１２１の形成方法の例について以下で説明する。
まず、原料ガスとしてジクロロシランとＮＨ３ガスを交互に供給するローディング効果の出にくいＡＬＤ法により、シリコン窒化膜が形成される。次に、ローディング効果の出やすいＰＥＣＶＤ法やスパッタ法により、シリコン薄膜が形成される。次に、再度、ローディング効果の出にくいＡＬＤ法により、シリコン窒化膜が形成される。その後、９００から１０００℃程度のＲＴＡ（Rapid Thermal Anneal）処理が行われる。このＲＴＡ処理は、高温短時間で行われるため、生産性の向上を図ることができる。このようにして、シリコンで構成されたナノクリスタル１２１ｅを含む第３シリコン窒化膜１２１ｄで構成される電荷蓄積層１２１が形成される。
尚、金属で構成されたナノクリスタルを含む第３シリコン窒化膜１２１ｄは、シリコン薄膜を形成する工程の代わりに、金属薄膜を形成すれば同様に形成することができる。また、金属材料としては、例えばＷ、ＷＮ、Ｈｆ、Ｚｒ及びＴｉを適用できる。
［２−４］効果
上記第１の実施形態によれば、一括加工型３次元積層メモリにおけるトンネル電界が小さい上部側とトンネル電界が大きい下部側とを有するＮＡＮＤストリング１０を構成するメモリ膜１２４の電荷蓄積層１２１は、上部側で電荷のトラップ密度が大きく、下部側でトラップ密度が小さくなっている。すなわち、本実施形態では、トンネル電界が小さく、書き込み及び消去速度が遅い上部側の電荷蓄積層１２１のトラップ密度を大きくし、トンネル電界が大きく、書き込み及び消去速度が速い上部側の電荷蓄積層１２１のトラップ密度を小さくしている。これにより、ＮＡＮＤストリング１０の上部側と下部側において、書き込み及び消去速度のばらつきを低減することができ、デバイスの高速動作を実現することができる。
尚、上述した構成１乃至３は、それぞれ組み合わせることも可能である。これにより、ＮＡＮＤストリング１０の上部側と下部側において、より書き込み及び消去速度のばらつきを低減することができる。
［３］第２の実施形態
第１の実施形態は、メモリセルトランジスタのＭＯＮＯＳ構造において、電荷蓄積層のトラップ密度を上部側と下部側とで変化させた。これに対し、第２の実施形態は、ＭＯＮＯＳ構造において、トンネル絶縁膜の正孔の通過効率を上部側と下部側とで変化させることにより、メモリセル特性の向上を図る例である。尚、第２の実施形態において、第１の実施形態と同様の点については説明を省略し、異なる点について詳説する。
［３−１］ＮＡＮＤストリングの構造
図１４は、第２の実施形態に係るＮＡＮＤストリング１０の構成を示している。
図１４に示すように、本実施形態におけるＮＡＮＤストリング１０は、第１の実施形態とメモリ膜２２４の構成が相違している。
図１５は、本実施形態に係るメモリセルトランジスタＭＴｒのメモリ膜２２４の構成とメモリ膜２２４におけるトンネル絶縁膜の正孔の通過効率を示している。図１５に示すように、メモリ膜２２４は、トンネル絶縁膜２２２、電荷蓄積層２２１及びブロック絶縁膜２２０で構成される。本実施形態において第１の実施形態と異なる点は、トンネル絶縁膜２２２の正孔の通過効率が、下部から上部に向けて大きくなる点である。このトンネル絶縁膜２２２の正孔の通過効率は、下部から上部に向けて徐々に大きくなっても、上部において急激に大きくなってもよいが、シリコンピラーＳＰ２のメモリホール径の大きさによって、適宜変化していくことが望ましい。
［３−２］ＮＡＮＤストリングの製造方法
本実施形態におけるＮＡＮＤストリング１０の製造方法においては、第１の実施形態と同様に、半導体基板表面に低抵抗層ＣＳが形成され、この低抵抗層ＣＳ上に下部選択トランジスタＬＳＴ、メモリセルトランジスタＭＴｒ、上部選択トランジスタＵＳＴ、素子分離絶縁膜１１８及びビットラインＢＬが順に形成される。
本実施形態において第１の実施形態と異なる点は、メモリ膜２２４の製造方法である。積層体ＭＬ２内にメモリホールが形成された後、積層体ＭＬ２上の全面に、ブロック層２２０が形成される。次に、ブロック層２２０上に、例えばシリコン窒化膜で構成される電荷蓄積層２２１が形成される。次に、電荷蓄積層２２１上に、下部から上部に向けて正孔の通過効率が大きくなるトンネル絶縁膜２２２が形成される。このようなトンネル絶縁膜２２２の形成方法については後述する。次に、ＲＩＥにより、積層体ＭＬ２の上面上及びメモリホールの底面上のメモリ膜２２４が除去される。これにより、メモリホールの側面上のみに、メモリ膜２２４が形成される。
［３−３］トンネル絶縁膜
上述したような、下部から上部に向けて正孔の通過効率が大きくなるトンネル絶縁膜２２２の構成について、図１６を参照して説明する。
図１６は、本実施形態に係るメモリセルトランジスタＭＴｒにおけるメモリ膜２２４を示している。
図１６に示すように、本実施形態に係るメモリ膜２２４におけるトンネル絶縁膜２２２は、シリコン酸化膜を主成分とする第１絶縁膜（第１シリコン酸化膜）２２２ａ、シリコン窒化膜を主成分とする第２絶縁膜（第４シリコン窒化膜）２２２ｂと、シリコン酸化膜を主成分とする第３絶縁膜（第２シリコン酸化膜）２２２ｃとの積層膜で構成されている。この第４シリコン窒化膜２２２ｂは、下部側から上部側に向けて膜厚が大きくなる。
尚、第１シリコン酸化膜２２２ａ及び第２シリコン酸化膜２２２ｃの膜厚は、ＮＡＮＤストリング内でほぼ一定であっても、下部側で薄く、上部側で厚くなってもよい。ここで、第１シリコン酸化膜２２２ａ及び第２シリコン酸化膜２２２ｃの上部側と下部側との膜厚差より、第４シリコン窒化膜２２２ｂの上部側と下部側との膜厚差が大きくなることが望ましい。また、第４シリコン窒化膜２２２ｂの組成比は、上部側と下部側とで均一であってもよいが、下部側で化学量論組成、上部側でシリコンリッチであるほうが望ましい。このように、トンネル絶縁膜２２２において、下部側から上部側に向けて膜厚が大きくなる第４シリコン窒化膜２２２ｂを積層することで、上部側の正孔の通過効率が大きくなり、下部側の正孔の通過効率が小さくなる。
上記トンネル絶縁膜２２２の形成方法の例について以下で説明する。
まず、原料ガスとしてＴＤＭＡＳとＯ３を用いたＡＬＤ法により、電荷蓄積層２２１上に、第１シリコン酸化膜２２２ａが形成される。次に、ジクロロシランとアンモニアラジカルを用いたローディング効果の出やすいＡＬＤ法により、第１シリコン酸化膜２２２ａ上に、第４シリコン窒化膜２２２ｂが形成される。この第４シリコン窒化膜２２２ｂは、下部側から上部側に向けて膜厚が大きくなるように形成される。次に、第１シリコン酸化膜２２２ａと同様の方法により、第４シリコン窒化膜２２２ｂ上に、第２シリコン酸化膜２２２ｃが形成される。このようにして、第１シリコン酸化膜２２２ａ、第４シリコン窒化膜２２２ｂ及び第２シリコン酸化膜２２２ｃとで構成されるトンネル絶縁膜２２２が形成される。
尚、第４シリコン窒化膜２２２ｂの代わりに、下部側から上部側に向けて膜厚が大きくなる第４絶縁膜（シリコン酸窒化膜）が形成されてもよい。このシリコン酸窒化膜は、第１シリコン酸化膜２２２ａの形成後に、第１シリコン酸化膜２２２ａが窒素を含有したプラズマに暴露されることにより形成される。
また、第４シリコン窒化膜２２２ｂの代わりに、下部側から上部側に向けて膜厚が大きくなるシリコン酸窒化膜及び第４シリコン窒化膜２２２ｂの積層膜が形成されてもよい。この積層膜は、第１シリコン酸化膜２２２ａの形成後に、第１シリコン酸化膜２２２ａが窒素を含有したプラズマに暴露されることにより、シリコン酸窒化膜が形成され、その後、ジクロロシランとアンモニアラジカルを用いたＡＬＤ法により、第４シリコン窒化膜２２２ｂが形成されることで積層される。
［３−４］効果
上記第２の実施形態によれば、一括加工型３次元積層メモリにおけるトンネル電界が小さい上部側とトンネル電界が大きい下部側とを有するＮＡＮＤストリング１０を構成するメモリ膜２２４のトンネル絶縁膜２２２は、上部側で正孔の通過効率が大きく、下部側で正孔の通過効率が小さくなっている。すなわち、本実施形態では、トンネル電界が小さく、書き込み及び消去速度が遅い上部側のトンネル絶縁膜２２２の正孔の通過効率を大きくし、トンネル電界が大きく、書き込み及び消去速度が速い上部側のトンネル絶縁膜２２２の正孔の通過効率を小さくしている。これにより、ＮＡＮＤストリング１０の上部側と下部側において、書き込み速度とともに特に消去速度のばらつきを低減することができ、デバイスの高速動作を実現することができる。
尚、上記第２の実施形態は、第１の実施形態に組み合わせることも可能である。これにより、ＮＡＮＤストリング１０の上部側と下部側において、より書き込み及び消去速度のばらつきを低減することができる。
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
１１１…半導体基板、１２０，２２０…ブロック絶縁膜、１２１，２２１…電荷蓄積層、１２１ａ…第１シリコン窒化膜、１２１ｂ…第２シリコン窒化膜、１２１ｃ…高誘電率絶縁膜、１２１ｄ…第３シリコン窒化膜、１２１ｅ…ナノクリスタル、１２２，２２２…トンネル絶縁膜、２２２ａ…第１シリコン酸化膜、２２２ｂ…第４シリコン窒化膜、２２２ｃ…第２シリコン酸化膜、ＬＳＴ…下部選択トランジスタ、ＭＴｒ…メモリトランジスタ、ＵＳＴ…上部選択トランジスタ、ＷＬ…ワードライン（導電体膜）、ＳＰ…シリコンピラー。

Claims (6)

  1. 半導体基板と、
    前記半導体基板上に形成された第１選択トランジスタと、
    前記第１選択トランジスタ上に積層され、直列に接続された複数のメモリセルトランジスタと、
    前記複数のメモリセルトランジスタ上に形成された第２選択トランジスタと、
    を具備し、
    前記複数のメモリセルトランジスタは、前記第１選択トランジスタから前記第２選択トランジスタに向けて径が大きくなるテーパー形状の柱状半導体と、前記柱状半導体の側面に形成されたトンネル絶縁膜と、前記トンネル絶縁膜の側面に形成され、前記第１選択トランジスタ側から前記第２選択トランジスタ側に向けて電荷のトラップ密度が大きくなる電荷蓄積層と、前記電荷蓄積層の側面に形成されたブロック絶縁膜と、前記ブロック絶縁膜の側面に形成されたゲート電極としての複数の導電体膜と、を有することを特徴とする半導体記憶装置。
  2. 前記電荷蓄積層は、前記第１選択トランジスタ側から前記第２選択トランジスタ側に向けてシリコンの組成比が大きくなるシリコン窒化膜を主成分とする第１シリコン窒素含有膜で構成されることを特徴とする請求項１記載の半導体記憶装置。
  3. 前記電荷蓄積層は、前記トンネル絶縁膜の側面に形成されたシリコン窒化膜を主成分とする第２シリコン窒素含有膜と、前記第２シリコン窒素含有膜の側面に形成され、前記第１選択トランジスタ側から前記第２選択トランジスタ側に向けて膜厚が大きくなる高誘電率絶縁膜と、で構成されることを特徴とする請求項１記載の半導体記憶装置。
  4. 前記電荷蓄積層は、金属又はシリコンで構成され、前記第１選択トランジスタ側から前記第２選択トランジスタ側に向けて存在密度が大きくなるナノクリスタルを含むシリコン窒化膜を主成分とする第３シリコン窒素含有膜で構成されることを特徴とする請求項１記載の半導体記憶装置。
  5. 半導体基板と、
    前記半導体基板上に形成された第１選択トランジスタと、
    前記第１選択トランジスタ上に前記半導体基板表面に積層され、直列に接続された複数のメモリセルトランジスタと、
    前記複数のメモリセルトランジスタ上に形成された第２選択トランジスタと、
    を具備し、
    前記複数のメモリセルトランジスタは、前記第１選択トランジスタから前記第２選択トランジスタに向けて径が大きくなるテーパー形状の柱状半導体と、前記柱状半導体の側面に形成され、前記第１選択トランジスタから前記第２選択トランジスタに向けて正孔の通過効率が大きくなるトンネル絶縁膜と、前記トンネル絶縁膜の側面に形成された電荷蓄積層と、前記電荷蓄積層の側面に形成されたブロック絶縁膜と、前記ブロック絶縁膜の側面に形成されたゲート電極としての複数の導電体膜と、を有することを特徴とする半導体記憶装置。
  6. 前記トンネル絶縁膜は、前記柱状半導体の側面に形成されたシリコン酸化膜を主成分とする第１絶縁膜と、前記第１絶縁膜の側面に形成され、前記第１選択トランジスタから前記第２選択トランジスタに向けて膜厚が大きくなるシリコン窒化膜を主成分とする第２絶縁膜と、前記第２絶縁膜の側面に形成されたシリコン酸化膜を主成分とする第３絶縁膜と、で構成されることを特徴とする請求項５記載の半導体記憶装置。
JP2009068963A 2009-03-19 2009-03-19 半導体記憶装置 Expired - Fee Related JP4834750B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009068963A JP4834750B2 (ja) 2009-03-19 2009-03-19 半導体記憶装置
US12/726,952 US8829593B2 (en) 2009-03-19 2010-03-18 Semiconductor memory device having three-dimensionally arranged memory cells, and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009068963A JP4834750B2 (ja) 2009-03-19 2009-03-19 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2010225684A true JP2010225684A (ja) 2010-10-07
JP4834750B2 JP4834750B2 (ja) 2011-12-14

Family

ID=42736761

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009068963A Expired - Fee Related JP4834750B2 (ja) 2009-03-19 2009-03-19 半導体記憶装置

Country Status (2)

Country Link
US (1) US8829593B2 (ja)
JP (1) JP4834750B2 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012203969A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
JP2013055195A (ja) * 2011-09-02 2013-03-21 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2014150236A (ja) * 2013-01-31 2014-08-21 Toshiba Corp 半導体記憶装置
US9111964B2 (en) 2013-03-19 2015-08-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
KR20150116896A (ko) * 2013-03-06 2015-10-16 인텔 코포레이션 3차원 메모리 구조
JP2017168551A (ja) * 2016-03-15 2017-09-21 東芝メモリ株式会社 半導体記憶装置
KR20190030169A (ko) * 2017-09-13 2019-03-21 도쿄엘렉트론가부시키가이샤 실리콘 산화막을 형성하는 방법 및 장치, 및 기억 매체
US10910401B2 (en) 2019-03-15 2021-02-02 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same
CN112310113A (zh) * 2019-09-26 2021-02-02 长江存储科技有限责任公司 三维存储器件及其制造方法

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011029234A (ja) * 2009-07-21 2011-02-10 Toshiba Corp 不揮発性半導体記憶装置
US8159060B2 (en) * 2009-10-29 2012-04-17 International Business Machines Corporation Hybrid bonding interface for 3-dimensional chip integration
US8254173B2 (en) * 2010-08-31 2012-08-28 Micron Technology, Inc. NAND memory constructions
JP5524140B2 (ja) * 2011-07-20 2014-06-18 株式会社東芝 不揮発性半導体記憶装置
JP2014013634A (ja) 2012-07-03 2014-01-23 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法
US8890234B2 (en) * 2012-09-05 2014-11-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9105737B2 (en) 2013-01-07 2015-08-11 Micron Technology, Inc. Semiconductor constructions
US8853769B2 (en) 2013-01-10 2014-10-07 Micron Technology, Inc. Transistors and semiconductor constructions
KR102054226B1 (ko) 2013-03-14 2019-12-10 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9041090B2 (en) * 2013-05-15 2015-05-26 Micron Technology, Inc. Methods for forming a string of memory cells and apparatuses having a vertical string of memory cells including metal
US9425207B2 (en) 2014-07-03 2016-08-23 Kabushiki Kaisha Toshiba Memory device with different memory film diameters in the same laminate level
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
US9508739B2 (en) 2014-09-11 2016-11-29 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US20160118391A1 (en) * 2014-10-22 2016-04-28 SanDisk Technologies, Inc. Deuterium anneal of semiconductor channels in a three-dimensional memory structure
US9865614B2 (en) 2015-03-09 2018-01-09 Toshiba Memory Corporation Semiconductor device
US9524982B2 (en) 2015-03-09 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor device
US9659949B2 (en) * 2015-03-23 2017-05-23 Micron Technology, Inc. Integrated structures
US10147737B2 (en) * 2015-07-21 2018-12-04 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9741732B2 (en) * 2015-08-19 2017-08-22 Micron Technology, Inc. Integrated structures
US9704877B2 (en) * 2015-08-31 2017-07-11 Kabushiki Kaisha Toshiba Semiconductor memory device
US9876025B2 (en) 2015-10-19 2018-01-23 Sandisk Technologies Llc Methods for manufacturing ultrathin semiconductor channel three-dimensional memory devices
US9780108B2 (en) * 2015-10-19 2017-10-03 Sandisk Technologies Llc Ultrathin semiconductor channel three-dimensional memory devices
CN109478552B (zh) 2015-12-09 2023-08-01 铠侠股份有限公司 半导体装置及其制造方法
US9852942B2 (en) * 2015-12-30 2017-12-26 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
US9953996B2 (en) * 2016-02-10 2018-04-24 Toshiba Memory Corporation Semiconductor memory device
KR102619875B1 (ko) * 2016-07-08 2024-01-03 삼성전자주식회사 유전체 층을 포함하는 반도체 소자
JP2018157035A (ja) * 2017-03-16 2018-10-04 東芝メモリ株式会社 半導体装置、およびその製造方法
JP2018164043A (ja) * 2017-03-27 2018-10-18 東芝メモリ株式会社 半導体装置
KR102465936B1 (ko) * 2017-11-30 2022-11-10 삼성전자주식회사 수직형 메모리 장치
US10468413B2 (en) 2018-04-06 2019-11-05 Sandisk Technologies Llc Method for forming hydrogen-passivated semiconductor channels in a three-dimensional memory device
US11721727B2 (en) 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
US10797061B2 (en) 2018-12-17 2020-10-06 Sandisk Technologies Llc Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same
US10797060B2 (en) 2018-12-17 2020-10-06 Sandisk Technologies Llc Three-dimensional memory device having stressed vertical semiconductor channels and method of making the same
CN111587489B (zh) 2018-12-17 2023-09-29 桑迪士克科技有限责任公司 具有应力竖直半导体沟道的三维存储器器件及其制备方法
US10985172B2 (en) 2019-01-18 2021-04-20 Sandisk Technologies Llc Three-dimensional memory device with mobility-enhanced vertical channels and methods of forming the same
CN109887926B (zh) * 2019-02-01 2021-03-12 长江存储科技有限责任公司 一种三维存储器及其制备方法
JP2020155490A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体装置
US11024551B1 (en) * 2020-01-07 2021-06-01 International Business Machines Corporation Metal replacement vertical interconnections for buried capacitance

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004040064A (ja) * 2002-07-01 2004-02-05 Yutaka Hayashi 不揮発性メモリとその製造方法
JP2007184380A (ja) * 2006-01-05 2007-07-19 Micronics Internatl Co Ltd 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法
JP2007266143A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2007287856A (ja) * 2006-04-14 2007-11-01 Toshiba Corp 半導体装置の製造方法
JP2009027134A (ja) * 2007-06-21 2009-02-05 Tokyo Electron Ltd Ｍｏｓ型半導体メモリ装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010027870A (ja) * 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
JP2010050127A (ja) * 2008-08-19 2010-03-04 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP4675996B2 (ja) * 2008-09-10 2011-04-27 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004040064A (ja) * 2002-07-01 2004-02-05 Yutaka Hayashi 不揮発性メモリとその製造方法
JP2007184380A (ja) * 2006-01-05 2007-07-19 Micronics Internatl Co Ltd 不揮発性メモリセル、これを有するメモリアレイ、並びに、セル及びアレイの操作方法
JP2007266143A (ja) * 2006-03-27 2007-10-11 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2007287856A (ja) * 2006-04-14 2007-11-01 Toshiba Corp 半導体装置の製造方法
JP2009027134A (ja) * 2007-06-21 2009-02-05 Tokyo Electron Ltd Ｍｏｓ型半導体メモリ装置

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012203969A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
JP2013055195A (ja) * 2011-09-02 2013-03-21 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2014150236A (ja) * 2013-01-31 2014-08-21 Toshiba Corp 半導体記憶装置
KR20150116896A (ko) * 2013-03-06 2015-10-16 인텔 코포레이션 3차원 메모리 구조
KR101693444B1 (ko) * 2013-03-06 2017-01-06 인텔 코포레이션 3차원 메모리 구조
US9111964B2 (en) 2013-03-19 2015-08-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
JP2017168551A (ja) * 2016-03-15 2017-09-21 東芝メモリ株式会社 半導体記憶装置
KR102313842B1 (ko) 2017-09-13 2021-10-19 도쿄엘렉트론가부시키가이샤 실리콘 산화막을 형성하는 방법 및 장치, 및 기억 매체
KR20190030169A (ko) * 2017-09-13 2019-03-21 도쿄엘렉트론가부시키가이샤 실리콘 산화막을 형성하는 방법 및 장치, 및 기억 매체
CN109509698A (zh) * 2017-09-13 2019-03-22 东京毅力科创株式会社 形成氧化硅膜的方法和装置
JP2019054032A (ja) * 2017-09-13 2019-04-04 東京エレクトロン株式会社 シリコン酸化膜を形成する方法および装置
CN109509698B (zh) * 2017-09-13 2023-10-24 东京毅力科创株式会社 形成氧化硅膜的方法和装置
US10910401B2 (en) 2019-03-15 2021-02-02 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same
US11335699B2 (en) 2019-03-15 2022-05-17 Kioxia Corporation Semiconductor device and method of manufacturing the same
US11785774B2 (en) 2019-03-15 2023-10-10 Kioxia Corporation Semiconductor device and method of manufacturing the same
JP2022538396A (ja) * 2019-09-26 2022-09-02 長江存儲科技有限責任公司 ３次元メモリデバイスおよびその製造方法
US11665905B2 (en) 2019-09-26 2023-05-30 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and manufacturing method thereof
CN112310113A (zh) * 2019-09-26 2021-02-02 长江存储科技有限责任公司 三维存储器件及其制造方法
CN112310113B (zh) * 2019-09-26 2023-12-19 长江存储科技有限责任公司 三维存储器件及其制造方法
JP7480190B2 (ja) 2019-09-26 2024-05-09 長江存儲科技有限責任公司 ３次元メモリデバイスおよびその製造方法

Also Published As

Publication number Publication date
US20100237402A1 (en) 2010-09-23
US8829593B2 (en) 2014-09-09
JP4834750B2 (ja) 2011-12-14

Similar Documents

Publication Publication Date Title
JP4834750B2 (ja) 半導体記憶装置
JP4675996B2 (ja) 不揮発性半導体記憶装置
US10903220B2 (en) Integrated assemblies having anchoring structures proximate stacked memory cells, and methods of forming integrated assemblies
CN107408558B (zh) 具有高k电荷俘获层的存储器单元
US9666593B2 (en) Alternating refractive index in charge-trapping film in three-dimensional memory
US7906818B2 (en) Memory array with a pair of memory-cell strings to a single conductive pillar
US8254175B2 (en) Semiconductor device and method of manufacturing the same
WO2019133192A1 (en) Memory arrays, and methods of forming memory arrays
CN107408498B (zh) 形成具有高k电荷俘获层的方法
JP2008172164A (ja) 半導体装置
CN107634065A (zh) 存储器件
US20190081144A1 (en) Semiconductor memory device and method of manufacturing the same
JP2019165178A (ja) 半導体記憶装置
US20110175157A1 (en) Nonvolatile semiconductor memory device and method for manufacturing same
JP2011023586A (ja) 半導体記憶装置およびその製造方法
JP2009252774A (ja) 半導体記憶装置およびその製造方法
US20100155817A1 (en) Hto offset for long leffective, better device performance
US10854620B2 (en) Semiconductor memory device
JP2010045175A (ja) 不揮発性半導体記憶装置
JP5354907B2 (ja) 窒化酸化物層を有する半導体デバイスおよびこのための方法
US9679911B2 (en) Semiconductor memory device and production method thereof
US10707307B2 (en) Semiconductor storage device
US11631697B2 (en) Integrated assemblies having vertically-extending channel material with alternating regions of different dopant distributions, and methods of forming integrated assemblies
JP5351274B2 (ja) 不揮発性半導体記憶装置
JP5160175B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110309

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110830

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110908

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110926

R151 Written notification of patent or utility model registration

Ref document number: 4834750

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140930

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees