JP2014150236A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】複数の第1導電層は、基板に対して垂直な第1方向に所定ピッチをもって積層され、基板に対して平行な第2方向に延びる。メモリ層は、複数の第1導電層の側面に共通に設けられ且つメモリセルとして機能する。第2導電層は、メモリ層を介して複数の第1導電層の側面に接する第1側面を有し、第1方向に延びる。第1位置における第1側面の第2方向の幅は、第1位置よりも下の第2位置における第1側面の第2方向の幅よりも狭い。第1位置に配置された第1導電層の第1方向の厚みは、第2位置に配置された第1導電層の第1方向の厚みよりも厚い。
【選択図】図6
Description
[構成]
先ず、第1の実施の形態に係る半導体記憶装置の全体構成について説明する。図1は、第1の実施の形態に係る半導体記憶装置のブロック図の一例である。図1に示すように、半導体記憶装置は、メモリセルアレイ11、行デコーダ12、列デコーダ13、上位ブロック14、及び電源15、及び制御回路16を有する。
次に、図7〜図10を参照して、第1の実施の形態に係る半導体記憶装置の製造方法について説明する。図7〜図10はメモリセルアレイ11の製造方法を示す斜視図の一例である。なお、以下で説明する製造方法においては、メモリ層40の製造方法のみを示す。
[構成]
次に、図11を参照して、第2の実施の形態に係る半導体記憶装置について説明する。図11は、第2の実施の形態のX方向からみたメモリ層40の一例を示す。図11に示すように、第2の実施の形態のメモリ層40において、可変抵抗層44のY方向の厚みは、−Z方向(図11の下方向)に進むにすれて薄くなる。したがって、より上層に位置する導電層42a〜42dほど、それに接する可変抵抗層44の抵抗値を変化させるために必要な電圧は高くなる。そこで、第2の実施の形態においては、第1の実施の形態と同様に、上層にある導電層42a〜42dほどZ方向の厚みLa1〜La4を厚くしている。この厚みに伴い、より上層に位置する導電層42a〜42dほど配線抵抗は低くなる。したがって、導電層42a〜42dの一端に同じ電圧を印加して可変抵抗層44に電圧を転送する場合、より上層に位置する可変抵抗層44ほど高い電圧が印加されることになる。これにより、第2の実施の形態は、複数の可変抵抗層44の抵抗値を均一に変化させることができる。
[構成]
次に、図12及び図13を参照して、第3の実施の形態に係る半導体記憶装置について説明する。図12はX方向からみたメモリ層40を示し、図13はY方向からみたメモリ層40を示す。なお、図13において、層間絶縁層41a〜41d及び可変抵抗層44は省略している。また、図12における平面は図3のF4−F4断面に、図13における平面は図3のF6−F6断面に相当する。
次に、図14〜図17を参照して、第3の実施の形態に係る半導体記憶装置の製造方法の一例について説明する。図14〜図17はメモリセルアレイ11の製造方法を示す斜視図である。なお、以下で説明する製造方法においては、メモリ層40の製造方法のみを示す。
[構成]
次に、図18を参照して、第4の実施の形態に係る半導体記憶装置の一例について説明する。図18は、X方向からみたメモリ層40を示す。図18に示すように、第4の実施の形態のメモリ層40において、可変抵抗層44のY方向の厚みは、−Z方向(図11の下方向)に進むにすれて厚くなる。したがって、より下層に位置する導電層42d〜42bほど、それに接する可変抵抗層44の抵抗値を変化させるために必要な電圧は高くなる。そこで、第4の実施の形態においては、第3の実施の形態と同様に、下層にある導電層42a〜42dLb1〜Lb4ほどZ方向の厚みを厚くしている。この厚みに伴い、より下層に位置する導電層42a〜42dほど配線抵抗は低くなる。したがって、導電層42a〜42dの一端に同じ電圧を印加して可変抵抗層44に電圧を転送する場合、より下層に位置する可変抵抗層44ほど高い電圧が印加されることになる。これにより、第4の実施の形態は、複数の可変抵抗層44の抵抗値を均一に変化させることができる。
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Claims (11)
- 複数のメモリセルを有するメモリセルアレイを備え、
前記メモリセルアレイは、
基板に対して垂直な第1方向に所定ピッチをもって積層され、前記基板に対して平行な第2方向に延びる複数の第1導電層と、
前記複数の第1導電層の側面に共通に設けられ且つ前記メモリセルとして機能するメモリ層と、
前記メモリ層を介して前記複数の第1導電層の側面に接する第1側面を有し、前記第1方向に延びる第2導電層とを備え、
第1位置における前記第1側面の前記第2方向の幅は、前記第1位置よりも下の第2位置における前記第1側面の前記第2方向の幅よりも狭く、
前記第1位置に配置された第1導電層の前記第1方向の厚みは、前記第2位置に配置された第1導電層の前記第1方向の厚みよりも厚い
ことを特徴とする半導体記憶装置。 - 前記第1方向及び前記第2方向に直交する方向を第3方向とし、
前記第1位置における前記メモリ層の前記第3方向の厚みは、前記第2位置における前記メモリ層の前記第3方向の厚みよりも厚い
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記メモリ層は可変抵抗層であり、
前記第1方向と前記第2方向で構成される面状に配置されている
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記第1導電層は、前記第1方向にみて櫛歯状に形成されている
ことを特徴とする請求項1記載の半導体記憶装置。 - 複数のメモリセルを有するメモリセルアレイを備え、
前記メモリセルアレイは、
基板に対して垂直な第1方向に所定ピッチをもって積層され、前記基板に対して平行な第2方向に延びる複数の第1導電層と、
前記複数の第1導電層の側面に共通に設けられ且つ前記メモリセルとして機能するメモリ層と、
前記メモリ層を介して前記複数の第1導電層の側面に接する第1側面を有し、前記第1方向に延びる第2導電層とを備え、
第1位置における前記第1側面の前記第2方向の幅は、前記第1位置よりも上の第2位置における前記第1側面の前記第2方向の幅よりも狭く、
前記第1位置に配置された第1導電層の前記第1方向の厚みは、前記第2位置に配置された第1導電層の前記第1方向の厚みよりも厚い
ことを特徴とする半導体記憶装置。 - 前記第1方向及び前記第2方向に直交する方向を第3方向とし、
前記第1位置における前記メモリ層の前記第3方向の厚みは、前記第2位置における前記メモリ層の前記第3方向の厚みよりも厚い
ことを特徴とする請求項5記載の半導体記憶装置。 - 前記メモリ層は可変抵抗層であり、
前記第1方向と前記第2方向で構成される面状に配置されている
ことを特徴とする請求項5記載の半導体記憶装置。 - 前記第1導電層は、前記第1方向にみて櫛歯状に形成されている
ことを特徴とする請求項5記載の半導体記憶装置。 - 複数のメモリセルを有するメモリセルアレイを備え、
前記メモリセルアレイは、
基板に対して垂直な第1方向に所定ピッチをもって積層され、前記基板に対して平行な第2方向に延びる複数の第1導電層と、
前記複数の第1導電層の側面に共通に設けられ且つ前記メモリセルとして機能するメモリ層と、
前記メモリ層を介して前記複数の第1導電層の側面に接する第1側面を有し、前記第1方向に延びる第2導電層とを備え、
第1位置における前記第1側面の前記第2方向の幅は、前記第1位置よりも上の第2位置における前記第1側面の前記第2方向の幅よりも狭く、
前記第1方向及び前記第2方向に直交する方向を第3方向とし、
前記第1位置における前記メモリ層の前記第3方向の厚みは、前記第2位置における前記メモリ層の前記第3方向の厚みよりも厚い
ことを特徴とする半導体記憶装置。 - 前記メモリ層は可変抵抗層であり、
前記第1方向と前記第2方向で構成される面状に配置されている
ことを特徴とする請求項9記載の半導体記憶装置。 - 前記第1導電層は、前記第1方向にみて櫛歯状に形成されている
ことを特徴とする請求項9記載の半導体記憶装置。
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