JP2017168698A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2017168698A
JP2017168698A JP2016053250A JP2016053250A JP2017168698A JP 2017168698 A JP2017168698 A JP 2017168698A JP 2016053250 A JP2016053250 A JP 2016053250A JP 2016053250 A JP2016053250 A JP 2016053250A JP 2017168698 A JP2017168698 A JP 2017168698A
Authority
JP
Japan
Prior art keywords
impurity concentration
semiconductor layer
wiring
memory cell
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016053250A
Other languages
English (en)
Inventor
周一 鳥山
Shuichi Toriyama
周一 鳥山
智紀 黒沢
Tomoki Kurosawa
智紀 黒沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2016053250A priority Critical patent/JP2017168698A/ja
Priority to US15/388,376 priority patent/US9997570B2/en
Publication of JP2017168698A publication Critical patent/JP2017168698A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】選択メモリセルに流れるオン電流を大きくする一方、非選択メモリセルに流れるオフ電流を小さくすることを可能にする。【解決手段】この実施の形態に係る不揮発性半導体記憶装置は、第１方向を長手方向として延びる第１の配線と、第１方向と交差する第２方向を長手方向として延びる第２の配線と、第１及び第２の配線の交差部に配置され、可変抵抗素子を含むメモリセルと、第２の配線に一端を接続される選択トランジスタと、選択トランジスタの他端に接続される第３の配線とを備える。選択トランジスタ中の半導体層は、第２の端部側において半導体層と第３の配線との間でオーミック接触を生じさせる第１の不純物濃度を有し、第１の端部に向かうに従って不純物濃度が前記第１の不純物濃度から第２の不純物濃度に向けて低下する。【選択図】図６

Description

以下に記載された実施の形態は、半導体記憶装置に関する。
近年、抵抗値を可逆的に変化させる可変抵抗素子をメモリとして利用した半導体記憶装置が提案されている。このような半導体記憶装置では、選択メモリセルに流れるオン電流を大きくする一方、非選択メモリセルに流れるオフ電流を小さくすることが求められる。
特開２０１５−７６１１８号公報
以下に記載の実施の形態に係る不揮発性半導体記憶装置は、選択メモリセルに流れるオン電流を大きくする一方、非選択メモリセルに流れるオフ電流を小さくすることを可能にするものである。
一の実施の形態に係る不揮発性半導体記憶装置は、第１方向を長手方向として延びる第１の配線と、第１方向と交差する第２方向を長手方向として延びる第２の配線と、第１及び第２の配線の交差部に配置され、可変抵抗素子を含むメモリセルと、第２の配線に一端を接続される選択トランジスタと、選択トランジスタの他端に接続される第３の配線とを備える。選択トランジスタは、半導体層と、ゲート絶縁膜と、選択ゲート線とを有する。半導体層は、第２の配線に第１の端部を接続され第２の端部を前記第３の配線に接続されその内部に不純物を含む。ゲート絶縁膜は、半導体層の側面に配置される。選択ゲート線は、ゲート絶縁膜を介して半導体層と対向する。半導体層は、第２の端部側において半導体層と第３の配線との間でオーミック接触を生じさせる第１の不純物濃度を有し、第１の端部に向かうに従って不純物濃度が前記第１の不純物濃度から第２の不純物濃度に向けて低下する。
第１の実施の形態に係る半導体記憶装置のブロック図の一例である。 第１の実施の形態のメモリセルアレイ１１の回路図の一例である。 メモリセルアレイ１１の積層構造を示す斜視図の一例である。 図３のＦ４−Ｆ４線に沿った断面図である。 図３の上面図である。 第１の実施の形態の柱状半導体層の不純物濃度分布を示すグラフである（オフセット距離Ｌｏｆｓ＝４５ｎｍの場合）。 非選択の選択トランジスタＳＴｒに印加されるゲート電圧ＶＳＧと、選択トランジスタＳＴｒに流れる電流の大きさとの関係を示すグラフである（オフセット距離Ｌｏｆｓ＝４５ｎｍの場合）。 減衰定数ｘｊと、選択された選択トランジスタＳＴｒを流れるオン電流Ｉｏｎとの関係を示すグラフである（オフセット距離Ｌｏｆｓ＝４５ｎｍの場合）。 非選択の選択トランジスタＳＴｒに印加されるゲート電圧ＶＳＧと、選択トランジスタＳＴｒに流れる電流の大きさとの関係を示すグラフである（オフセット距離Ｌｏｆｓ＝６０ｎｍの場合）。 減衰定数ｘｊと、選択された選択トランジスタＳＴｒを流れるオン電流Ｉｏｎとの関係を示すグラフである（オフセット距離Ｌｏｆｓ＝６０ｎｍの場合）。 非選択の選択トランジスタＳＴｒに印加されるゲート電圧ＶＳＧと、選択トランジスタＳＴｒに流れる電流の大きさとの関係を示すグラフである（オフセット距離Ｌｏｆｓ＝７５ｎｍの場合）。 減衰定数ｘｊと、選択された選択トランジスタＳＴｒを流れるオン電流Ｉｏｎとの関係を示すグラフである（オフセット距離Ｌｏｆｓ＝７５ｎｍの場合）。 第２の実施の形態のメモリセルアレイ１１の回路図の一例である。 第２の実施の形態のメモリセルアレイ１１の積層構造を示す斜視図の一例である。 図９の上面図である。 図９のＡ−Ａ’線に沿った断面図である。 第２の実施の形態のメモリセルアレイ１１の１つの柱状半導体層４３Ａの断面図である。
以下、図面を参照して、不揮発性半導体記憶装置の実施の形態について説明する。
［第１の実施の形態］
［構成］
先ず、第１の実施の形態に係る半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る半導体記憶装置のブロック図の一例である。図１に示す通り、半導体記憶装置は、メモリセルアレイ１１、行デコーダ１２、列デコーダ１３、上位ブロック１４、電源１５及び制御回路１６を有する。メモリセルアレイ１１は、互いに交差する複数のワード線ＷＬ及びビット線ＢＬ、並びに、これらの各交差部に配置されたメモリセルＭＣを有する。行デコーダ１２は、アクセス（書き込み／読み出し）時にワード線ＷＬを選択する。列デコーダ１３は、アクセス時にビット線ＢＬを選択し、アクセス動作を制御するドライバを含む。
上位ブロック１４は、メモリセルアレイ１１中のアクセス対象となるメモリセルＭＣを選択する。上位ブロック１４は、行デコーダ１２、列デコーダ１３に対して、それぞれ行アドレス、列アドレスを与える。電源１５は、データ消去／書き込み／読み出しの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２及び列デコーダ１３に供給する。
制御回路１６は、外部からのコマンドに従い、上位ブロック１４にアドレスを送付するなどの制御を行い、また、電源１５の制御を行う。その他、制御回路１６は、セット動作やリセット動作等の書き込み動作を行う際、メモリセルＭＣに流れる電流（以下、「セル電流」と呼ぶ。）Ｉｃｅｌｌがコンプライアンス電流Ｉｃｏｍｐより小さくなるように、電圧値等を制御する機能や、メモリセルアレイ１１から読み出したデータのエラー検出／訂正を行う機能などを有していてもよい。
次に、図２及び図３を参照して、第１の実施の形態に係るメモリセルアレイ１１について詳しく説明する。図２は、メモリセルアレイ１１の回路図の一例である。図３はメモリセルアレイ１１の積層構造を示す斜視図の一例である。なお、図２において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。また、図２に示す構造は、Ｘ方向に繰り返し設けられている。また、図３においては、各配線の間には実際には層間絶縁層が形成されているが、図示の簡単化のため、図３では層間絶縁層の図示は省略されている。
メモリセルアレイ１１は、図２に示すように、上述したワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ、及び選択ゲート線ＳＧを有する。
ワード線ＷＬ１〜ＷＬ４は、図２及び図３に示すように、所定ピッチをもってＺ方向に配列され、Ｘ方向を長手方向として延びるように形成されている。ビット線ＢＬは、Ｘ方向及びＹ方向にマトリクス状に配列され、Ｚ方向を長手方向として延びるように形成されている。メモリセルＭＣは、これらワード線ＷＬとビット線ＢＬが交差する箇所に配置される。したがって、メモリセルＭＣは、メモリセルアレイ１１においてＸ方向、Ｙ方向、及びＺ方向に３次元マトリクス状に配列される。
メモリセルＭＣは、図２に示すように、可変抵抗素子ＶＲを含む。可変抵抗素子ＶＲを含むメモリセルＭＣは電気的に書き換え可能で、その可変抵抗素子ＶＲに与えられた抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子ＶＲは、ある一定以上の電圧をその両端に印加するセット動作によって高抵抗状態（リセット状態）から低抵抗状態（セット状態）に変化し、ある一定以上の電圧をその両端に印加するリセット動作によって低抵抗状態（セット状態）から高抵抗状態（リセット状態）に変化する。
また、可変抵抗素子ＶＲは、製造直後においては容易に抵抗状態を変化させない状態にあり且つ高抵抗状態にある。そこで、可変抵抗素子ＶＲの両端にセット動作及びリセット動作以上の高電圧を印加するフォーミング動作が実行される。このフォーミング動作により、可変抵抗素子ＶＲ内に局所的に電流が流れ易い領域（フィラメントパス）が形成され、可変抵抗素子ＶＲは容易に抵抗状態を変化させることができ、記憶素子として動作可能な状態となる。
選択トランジスタＳＴｒは、図２に示すように、その一端をビット線ＢＬの一端に接続される一方、他端をグローバルビット線ＧＢＬに接続される。グローバルビット線ＧＢＬは、Ｘ方向に所定ピッチをもって並び、Ｙ方向を長手方向として延びるように形成されている。１本のグローバルビット線ＧＢＬは、Ｙ方向に一列に配列された複数の選択トランジスタＳＴｒの一端に共通接続されている。また、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒは、１つのゲート電極に共通接続されている。
選択ゲート線ＳＧは、Ｙ方向に所定ピッチをもって並び、Ｘ方向を長手方向として延びるように形成されている。１本の選択ゲート線ＳＧは、Ｘ方向に一列に配列された複数の選択トランジスタＳＴｒのゲートに共通接続されている。なお、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒのゲート電極を分離して、２つの選択トランジスタＳＴｒをそれぞれ独立に動作させることもできる。
次に、図３、図４及び図５を参照して、第１の実施の形態に係るメモリセルアレイ１１の積層構造について説明する。図４は図３のＦ４−Ｆ４線に沿った断面図であり、図５は図３の上面図である。なお、図３及び図５において層間絶縁層の図示は省略している。
メモリセルアレイ１１は、図３及び図４に示すように、基板２０上に積層された選択トランジスタ層３０及びメモリ層４０を有する。選択トランジスタ層３０は選択トランジスタＳＴｒとして機能し、メモリ層４０はメモリセルＭＣとして機能する。
選択トランジスタ層３０は、図３及び図４に示すように、導電層３１、層間絶縁層３２、導電層３３、及び層間絶縁層３４を有する。これら導電層３１、層間絶縁層３２、導電層３３、及び層間絶縁層３４は、基板２０に対して垂直なＺ方向に積層されている。導電層３１はグローバルビット線ＧＢＬとして機能し、導電層３３は選択ゲート線ＳＧ及び選択トランジスタＳＴｒのゲートとして機能する。選択された選択トランジスタＳＴｒは、選択ゲート線ＳＧに正の電圧を印加されることにより導通し、対応するメモリセルＭＣを選択状態に設定する。このとき、非選択の選択トランジスタＳＴｒは、選択ゲート線ＳＧに負の電圧を印加されることにより非導通状態とされ、対応するメモリセルＭＣを非選択状態に維持する。
導電層３１は、基板２０に層間絶縁層２９を介して、平行なＸ方向に所定ピッチをもって並び、Ｙ方向を長手方向として延びるように形成されている（図４参照）。層間絶縁層３２は、導電層３１の上面を覆う。導電層３３は、Ｙ方向に所定ピッチをもって並び、Ｘ方向を長手方向として延びるように形成されている（図４参照）。層間絶縁層３４は、導電層３３の上面を覆う。導電層３１及び３３は例えばポリシリコンにより構成され得る。層間絶縁層３２及び３４は酸化シリコン（ＳｉＯ２）により構成され得る。
また、選択トランジスタ層３０は、図３及び図４に示すように、柱状半導体層３５、及びゲート絶縁層３６を有する。柱状半導体層３５は選択トランジスタＳＴｒのボディ（チャネル）として機能し、ゲート絶縁層３６は選択トランジスタＳＴｒのゲート絶縁膜として機能する。
柱状半導体層３５は、不純物としてリン（Ｐ）、砒素（Ａｓ）などの５価元素を不純物として含むｎ型半導体であり、Ｘ及びＹ方向にマトリクス状に配置され、Ｚ方向を長手方向とする柱状の形状を有する。また、柱状半導体層３５は、導電層３１の上面に接し、ゲート絶縁層３６を介して導電層３３のＹ方向の側面に接する。柱状半導体層３５は、ｎ型の半導体層であり、そのドナー（リン等）に関し後述する不純物濃度分布を与えられている。
なお、図３及び図４では、選択トランジスタ層３０がメモリ層４０の下層に形成される例を示したが、これに代えて、選択トランジスタ層３０をメモリ層４０の上層に配置してもよい。すなわち、選択トランジスタＳＴｒは、柱状導電層４３の上端側に接続されていてもよい。
メモリ層４０は、図３及び図４に示すように、Ｚ方向に交互に積層された層間絶縁層４１ａ〜４１ｄ、及び導電層４２ａ〜４２ｄを有する。導電層４２ａ〜４２ｄは、それぞれワード線ＷＬ１〜ＷＬ４として機能する。導電層４２ａ〜４２ｄは、Ｚ方向から見た場合、それぞれＸ方向に対向する一対の櫛歯形状を有する（図５参照）。層間絶縁層４１ａ〜４１ｄは例えば酸化シリコン（ＳｉＯ２）にて構成され、導電層４２ａ〜４２ｄは例えばポリシリコンや窒化チタン（ＴｉＮ）にて構成される。また、メモリ層４０は、図３及び図４に示すように、柱状導電層４３、及び可変抵抗層４４を有する。柱状導電層４３はビット線ＢＬとして機能する。可変抵抗層４４は、例えば酸化ハフニウム（ＨｆＯｘ）などの材料から構成され、可変抵抗素子ＶＲとして機能する。その厚さは例えば５ｎｍ程度であるが、２〜１０ｎｍ程度の範囲で適宜変更可能である。ＨｆＯｘ以外の材料としては、クロム（Ｃｒ）、タングステン（Ｗ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、トリウム（Ｔｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）等の遷移金属酸化物、あるいはランタン（Ｌａ）からルテチウム（Ｌｕ）までのいわゆる希土類元素等の酸化物を用いることができる。
柱状導電層４３は、Ｘ及びＹ方向にマトリクス状に配置され、その下端において柱状半導体層３５の上面に接すると共にＺ方向に柱状に延びる。可変抵抗層４４は、柱状導電層４３の側面に配置され、前述のメモリセルＭＣを構成する。この図示の例では、可変抵抗層４４は柱状導電層４３の全周囲に亘り、閉ループ状に形成されている。すなわち、可変抵抗層４４は、図４に示すように、柱状導電層４３のＹ方向の両側面に沿って設けられると共に、図５に示すように柱状導電層４３のＸ方向の両側面に沿っても設けられ（すなわち、柱状導電層４３と層間絶縁層５１との間の位置にも設けられ）、柱状導電層４３の全周囲に亘って閉ループ状に形成されている。ただし、これはあくまで一例であり、柱状導電層４３のＹ方向の側面にのみ可変抵抗層４４が設けられる構成も採用可能である。
また、可変抵抗層４４は、柱状導電層４３の底面と柱状半導体層３５との間の位置においては、少なくとも一部除去されており、これにより、柱状導電層４３と柱状半導体層３５とは、可変抵抗層４４を介さずに直接接続される部分を有している。柱状導電層４３は例えばポリシリコン、窒化タングステン（ＷＮ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）などの導電材料、又はこれら複数種類の材料の積層体により構成される。
次に、柱状半導体層３５の不純物濃度分布に関し、図６及び図７を参照して説明する。図６は、柱状半導体層３５の不純物濃度分布を示すグラフであり、図７は、非選択の選択トランジスタＳＴｒに印加されるゲート電圧ＶＳＧと、選択トランジスタＳＴｒに流れる電流の大きさとの関係を示すグラフである。なお、図６は、グローバルビット線ＧＢＬの上端から選択ゲート線ＳＧ下端までのＺ方向の距離（以下、オフセット距離Ｌｏｆｓという）が４５ｎｍに設定された場合を示している。
選択トランジスタＳＴｒは、選択時において大きなオン電流Ｉｏｎを流す一方で、非選択時においてそのオフ電流Ｉｏｆｆを小さくする必要がある。オン電流Ｉｏｎとオフ電流Ｉｏｆｆの大きさの差（マージン）が小さいと、メモリセルＭＣのデータを正確に判定することが困難になる。しかし、前述したように、非選択の選択トランジスタＳＴｒに負のゲート電圧を印加する場合、その非選択の選択トランジスタＳＴｒの近傍でいわゆるＧＩＤＬ（Gate Induced Drain Leakage）電流が発生し、これにより非選択トランジスタＳＴｒにおけるリーク特性が悪化するという問題がある。これにより、選択メモリセルに流れるオン電流Ｉｏｎと非選択メモリセルに流れるオフ電流Ｉｏｆｆとの差が小さくなり、メモリセルの保持データの正確な読み出しが困難になる。
このため、本実施の形態の半導体記憶装置は、柱状半導体層３５に含まれる不純物（リン等）の不純物濃度ρを、グローバルビット線ＧＢＬ側において高くし、ビット線ＢＬ側に向かうに従って小さくなるような濃度分布に設定している。例えば、グローバルビット線ＧＢＬ側の柱状半導体層３５の端部における不純物濃度ρを５×１０１９［ｃｍ−３］以上とし、当該端部からビット線ＢＬ側に少なくとも３０ｎｍ離れた位置における不純物濃度ρを、その１／１００以下に設定する。これにより、グローバルビット線ＧＢＬと柱状半導体層３５と間のオーミック接触を維持しつつ、ＧＩＤＬ電流を有効に抑制し、リーク特性を良好に維持することができる。
より具体的には、グローバルビット線ＧＢＬ側の柱状半導体層３５の端部から距離Ｚの位置における柱状半導体層３５の不純物濃度ρ（Ｚ）は、以下の式で表される。ここで、ρoはグローバルビット線ＧＢＬ側の柱状半導体層３５の端部の不純物濃度であり、Ｚｏはグローバルビット線ＧＢＬ側の柱状半導体層３５の端部のＺ軸座標であり、ｘｊは減衰定数であり、ＮＢＧは半導体層３５のビット線ＢＬ側での減衰後の不純物濃度、換言すれば、半導体層３５内の意図しない背景ドナーの濃度を表している。なお、図６は、ρoを５×１０２０［ｃｍ−３］に、ＮＢＧを１×１０１７［ｃｍ−３］に設定した場合のグラフである。
Figure 2017168698
ここで、Ａは次の式で示される定数である。また、不純物濃度ρ（z)は、ＮＢＧを最小値として設定される。
Figure 2017168698
［数１］のＡに［数２］を代入し、更に不純物濃度ρ（z)がＮＢＧを最小値として設定されることを考慮すると、次の式［数３］が導かれる。
Figure 2017168698
図６に示すように、減衰定数ｘｊを変化させると、柱状半導体層３５における不純物濃度分布の減衰カーブの減衰の度合を変化させることができる。ｘｊを４０より小さい値に設定すると、グローバルビット線ＧＢＬから３０ｎｍの位置における不純物濃度を、グローバルビット線ＧＢＬ側の端部に比べ１／１００以下とすることができる。
また、図７に示す通り、非選択の選択トランジスタＳＴｒに印加するゲート電圧ＶＳＧを、負の値、例えば−２Ｖ前後に設定すると、非選択の選択トランジスタＳＴｒに流れるオフ電流Ｉｏｆｆを最小にすることができる（Ｉｏｆｆが最小となるゲート電圧ＶＳＧは、ｘｊの値によって異なる）。なお、ゲート電圧ＶＳＧが負の値であっても、その絶対値が大きくなると却ってＧＩＤＬ電流が増加し、オフ電流Ｉｏｆｆは増加する。
そして、図７に示すように、減衰定数ｘｊの値が小さいほど、非選択の選択トランジスタにおけるオフ電流Ｉｏｆｆを小さくすることができる。１つの選択トランジスタＳＴｒにおいて許容できるオフ電流Ｉｏｆｆの上限値が例えば１×１０−１１［Ａ］である場合、減衰定数ｘｊはｘｊ≦４０に設定するのが好ましい。ただし、ｘｊが５［ｎｍ］よりも小さいと、グローバルビット線ＧＢＬと柱状半導体層３５のオーミック接触が得られなくなるので、ｘｊはｘｊ≧５に設定するのが好ましい。ただし、図８に示すように、ｘｊが小さくなるほど、選択メモリセルにおけるオン電流Ｉｏｎが低下する。したがって、ｘｊの値は、求められるオン電流Ｉｏｎの値と、オフ電流Ｉｏｆｆの上限値とを考慮して最適な値に決定されることが望ましい。
上述の図６、及び図７のグラフは、オフセット距離Ｌｏｆｓが４５ｎｍに設定された場合を示している。
図９、及び図１０は、このオフセット距離Ｌｏｆｓを６０ｎｍに設定した場合のグラフである。Ｌｏｆｓ＝６０ｎｍの場合、図９に示すように、ｘｊの値に関わらず、非選択の選択トランジスタＳＴｒを流れる電流は、ゲート電圧ＶＳＧが−２Ｖ前後において最小値となる。ただし、ｘｊの値が４０未満（例えばｘｊ＝２０、１０、又は５）で、ゲート電圧ＶＳＧが−２Ｖ未満であると、非選択の選択トランジスタＳＴｒを流れる電流は収束せず、ある電圧値を境に振動する（僅かなゲート電圧ＶＳＧの変化で、非選択の選択トランジスタＳＴｒを流れる電流が大きく変動する）ことが確認された。また、図１０に示すように、ｘｊが４０未満に低下すると、選択された選択トランジスタＳＴｒにおけるオン電流Ｉｏｎも大幅に低下してしまい、その低下の割合はＬｏｆｓが４５ｎｍの場合に比べ顕著であることが確認された。
図１１、及び図１２は、このオフセット距離Ｌｏｆｓを７５ｎｍに設定した場合のグラフである。Ｌｏｆｓ＝７５ｎｍの場合、図１１に示すように、ｘｊの値に関わらず、非選択の選択トランジスタＳＴｒを流れる電流は、ゲート電圧ＶＳＧが−２Ｖ前後において最小値となるが、ｘｊの値が４０未満で、ゲート電圧ＶＳＧが−２Ｖ未満であると、非選択の選択トランジスタＳＴｒを流れる電流は収束せず、ある電圧値を境に振動することが確認された。また、図１２に示すように、ｘｊが４０未満に低下すると、選択された選択トランジスタＳＴｒにおけるオン電流も大幅に低下してしまい、その低下の割合はＬｏｆｓが６０ｎｍの場合に比べても更に顕著であることが確認された。
以上の結果から、オフセット距離Ｌｏｆｓはできるだけ短く設定することが好適であり、また、ｘｊの値も、設定されたオフセット距離Ｌｏｆｓに応じて、最適なオン電流Ｉｏｎとオフ電流Ｉｏｆｆが得られる範囲において設定されることが好ましい。
以上説明したように、この第１の実施の形態では、選択トランジスタＳＴｒ中の柱状半導体層３５の不純物濃度分布が上記のように設定される。これにより、選択メモリセルに流れるオン電流を大きくする一方、非選択メモリセルに流れるオフ電流を小さくすることができる。
［第２の実施の形態］
次に、第２の実施の形態に係る半導体記憶装置を、図１３〜図１７を参照して説明する。
この第２の実施の形態の半導体記憶装置の概略構成は第１の実施の形態（図１）と同様であるが、メモリセルアレイの構成が第１の実施の形態とは異なっている。なお、第1の実施の形態のメモリセルアレイと同一の構成要素については、図１３〜図１７において同一の符号を付している。
図１３に示すように、第２の実施の形態におけるメモリセルアレイ１１においては、複数のメモリセルＭＣが、ワード線ＷＬとローカルビット線ＬＢＬの交差部に設けられている。ローカルビット線ＬＢＬは、複数の直列接続された選択トランジスタＳＴｒを備えている。そして、この選択トランジスタＳＴｒは、そのゲートに接続されるゲート電極ＧＥを備えており、ゲート電極ＧＥはゲート線ＧＬに接続されている。なお、本実施の形態の不揮発性半導体記憶装置は、図１３で示した構成が紙面水平方向及び紙面垂直方向にも複数配設された構成を有している。
メモリセルＭＣは、可変抵抗素子ＶＲを含んでいる。可変抵抗素子ＶＲは電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。
選択した一つのメモリセルＭＣにアクセスする際には、選択メモリセルＭＣに接続されたローカルビット線ＬＢＬを列デコーダ１３によって選択する。つまり、選択するローカルビット線ＬＢＬに対応するゲート線ＧＬに所定の電圧を印加する。同時に、選択したメモリセルＭＣに対応するグローバルビット線ＧＢＬに、ゲート線ＧＬに印加した電圧とは異なる値の電圧を印加する。すると、ゲート線ＧＬに電気的に接続されたゲート電極ＧＥとグローバルビット線ＧＢＬとの電位差によってローカルビット線ＬＢＬに反転層が生じる。これにより、チャネル（電流経路）がローカルビット線ＬＢＬ中に形成される。即ち図１３に示す選択トランジスタＳＴｒが導通状態となる。
このように、本実施の形態の不揮発性半導体記憶装置においては、ゲート電極ＧＥ、ローカルビット線ＬＢＬ及びこれらの間に介在するゲート絶縁膜（後述する。図１３には不図示）が選択トランジスタＳＴｒを構成している。すなわち、ゲート電極ＧＥが選択トランジスタＳＴｒのゲートとして機能し、ローカルビット線ＬＢＬが選択トランジスタＳＴｒのチャネルとして機能する。そして、選択メモリセルＭＣに接続したワード線ＷＬに所定の電圧を印加することで、このワード線ＷＬとグローバルビット線ＧＢＬとの電位差により電流が流れ、メモリセルＭＣにアクセスできる。また、選択しないメモリセルＭＣに接続されたワード線ＷＬには、所定の電圧を印加することで選択しないメモリセルＭＣに電流が流れないようにする。
次に、図１４、図１５及び図１６を参照して、第２の実施の形態に係るメモリセルアレイ１１の概略構成について説明する。図１４はメモリセルアレイ１１の積層構造の一例を示す斜視図である。図１５は、メモリセルアレイ１１の上面をＺ方向から見た概略上面図である。図１６は、図１４のＡ−Ａ’線断面図である。
メモリセルアレイ１１は、図１４に示すように、基板２０に対して垂直なＺ方向に所定ピッチをもって積層され、基板２０の表面に対して平行なＸ方向に延在する複数の導電層４２ａ〜４２ｅ（ワード線ＷＬ）を備えている。導電層４２ａ〜４２ｅは、Ｘ方向に直交するＹ方向に複数配設されており、図１５及び図１６に示すように、Ｚ方向から見て櫛歯状に形成されている。
導電層４２ａ〜４２ｅのＹ方向の側面には、Ｚ方向に延在する可変抵抗層４４（可変抵抗素子ＶＲ）が設けられている。可変抵抗層４４は、第１の実施の形態と同様、例えば酸化ハフニウム（ＨｆＯｘ）等からなる。また、可変抵抗素子ＶＲは、図１５においては複数のワード線ＷＬに跨って共通に配置されているが、ワード線ＷＬごとに分断して配置されるように構成してもよい。
可変抵抗層４４の、ワード線ＷＬと反対側の側面には、図１４、図１５及び図１６に示すように、Ｚ方向に延在する柱状形状の柱状半導体層４３Ａ（ローカルビット線ＬＢＬ）が配置されている。つまり、柱状半導体層４３Ａは、可変抵抗層４４を介して導電層４２ａ〜４２ｅ（ワード線ＷＬ）に接している。また、柱状半導体層４３ＡはＸ方向及びＹ方向にマトリクス状に配置されている。柱状半導体層４３Ａを構成する半導体は、少なくともその下端においてリン（Ｐ）、砒素（Ａｓ）などの不純物が添加されたｎ型半導体層とされている。
本実施の形態の不揮発性半導体記憶装置は、上記の構成を有することにより、ワード線ＷＬ及びローカルビット線ＬＢＬが交差する箇所（交点）において、可変抵抗素子ＶＲを含むメモリセルＭＣが配置されることになる。従って、メモリセルＭＣは、Ｘ、Ｙ、及びＺ方向のそれぞれに沿って配置された３次元マトリクス状の構成である。
なお、本実施の形態においては、図１５及び図１６に示す通りローカルビット線ＬＢＬの平面形状は矩形状である。この矩形状については、Ｘ方向及びＹ方向の長さの関係についてはいずれかの長さが他方より長くても、同一の長さでもよい。また、ローカルビット線ＬＢＬの平面形状は矩形状に限らず、円形状でもよい。
また、図１４に示すように、ローカルビット線ＬＢＬのＺ方向の下端には、グローバルビット線ＧＢＬとして機能する導電層３１が接続されている。この導電層３１（グローバルビット線ＧＢＬ）は、Ｙ方向に延びており、Ｘ方向に所定ピッチをもって基板２０上に配列されており、例えば、タングステン（Ｗ）等の金属からなる。
また、図１４及び図１５に示すように、最上層の導電層４２ｅ（ワード線ＷＬ）より上方において、Ｘ方向に延在し、Ｙ方向に所定のピッチで導電層５８が配列されている。導電層５８は前述のゲート線ＧＬとして機能する。そして、図１４及び図１６に示すように、柱状半導体層４３Ａの内部には、Ｚ方向に延在する導電層５６（ゲート電極ＧＥ）がゲート絶縁膜５５を介して配置されている。即ち、ローカルビット線ＬＢＬの内側の側面とゲート電極ＧＥの側面とはゲート絶縁膜を介して対向している。ゲート電極ＧＥとして機能する導電層５６は、例えば濃度の高いｎ＋型ポリシリコンや、窒化チタン（ＴｉＮ）等から構成され得る。そして、ゲート電極ＧＥの上端はゲート線ＧＬと電気的に接続されている。
次に、図１７を参照して、第１の実施の形態に係るメモリセルアレイ１１の積層構造について断面図を用いて説明する。
図１７は、メモリセルアレイ１１の、複数のメモリセルＭＣを含む部分を示す概略断面図である。
図１７に示すように、本実施の形態においては、基板２０上に層間絶縁層４１及び導電層４２が交互にＺ方向に積層されている。この導電層４２のＹ方向の端側面には、可変抵抗層４４が共通して設けられている。なお、第２の実施の形態においては、最下層の導電層４２はワード線ＷＬとしては機能せず、いわゆるダミーワード線として取り扱われてもよい。このように、第２の実施の形態では、最下層のワード線ＷＬとグローバルビット線ＧＢＬとの間に選択トランジスタＳＴｒは存在しない。選択トランジスタＳＴｒは、等価回路上では、各ローカルビット線ＬＢＬの間の位置に直列に接続されている（図１３参照）。なお、層間絶縁層４１は、例えば酸化シリコン（ＳｉＯｘ）等の絶縁材料から形成され得る。導電層４２は、ワード線ＷＬとして機能する。そして、上述したワード線ＷＬの材料から形成され得る。可変抵抗層４４は、可変抵抗素子ＶＲとして機能する。そして、上述した可変抵抗素子ＶＲの材料から形成され得る。
可変抵抗層４４の、導電層４２と反対側の側面には、Ｚ方向に延在し、柱状形状を有する柱状半導体層４３Ａ（ローカルビット線ＬＢＬ）が配置されている。そして、柱状半導体層４３Ａの内部には、導電層５６（ゲート電極ＧＥ）がゲート絶縁層５５を介して芯状に配置されている。芯状に配置された導電層５６は、柱状半導体層４３Ａの下端までは貫通しておらず、その結果柱状半導体層４３ＡはＹＺ断面で見るとＵ字状に形成されている。
導電層５６は、その上端において、導電層５８（ゲート線ＧＬ）とバリア層５７を介して接続されている。導電層５８はワード線ＷＬと同様にＸ方向に延在している。バリア層５７は、例えばチタンシリサイド（ＴｉＳｉｘ）等から構成される。
半導体層４３Ａの下端は、バリア層３２を介して導電層３１に接続されている。導電層３１は、絶縁膜２９を介して基板２０上に配置されている。バリア層３２は、窒化チタン（ＴｉＮ）等からなり、導電層３１への不純物等の拡散を防止するバリアメタルとしての機能を果たす。
この第２の実施の形態における柱状半導体層４３Ａの、グローバルビット線ＧＢＬ側の端部における不純物濃度分布は、第１の実施の形態における柱状半導体層３５と同様に設定することができる。
柱状半導体層４３Ａ（ローカルビット線ＬＢＬ）は、選択トランジスタＳＴｒのチャネル部を構成する。選択トランジスタＳＴｒは、選択時において大きなオン電流Ｉｏｎを流す一方で、非選択時においてそのオフ電流Ｉｏｆｆを小さくする必要がある。オン電流Ｉｏｎとオフ電流Ｉｏｆｆの大きさの差（マージン）が小さいと、メモリセルＭＣのデータを正確に判定することが困難になる。しかし、前述したように、非選択の選択トランジスタＳＴｒにゲート線ＧＬを介して負のゲート電圧を印加する場合、その非選択の選択トランジスタＳＴｒの近傍でいわゆるＧＩＤＬ（Gate Induced Drain Leakage）電流が発生し、これにより非選択トランジスタＳＴｒ（柱状半導体層４３Ａ）におけるリーク特性が悪化するという問題がある。これにより、選択メモリセルに流れるオン電流Ｉｏｎと非選択メモリセルに流れるオフ電流Ｉｏｆｆとの差が小さくなり、メモリセルの保持データの正確な読み出しが困難になる。
このため、本実施の形態の半導体記憶装置は、柱状半導体層４３Ａに含まれる不純物（リン等）の不純物濃度ρを、グローバルビット線ＧＢＬ側において高くし、グローバルビット線ＧＢＬから離れるに従って小さくなるような濃度分布に設定している。例えば、グローバルビット線ＧＢＬ側の柱状半導体層４３Ａの端部における不純物濃度ρを、オーミック接触が得られる濃度、例えば５×１０１９［ｃｍ−３］以上とし、当該端部からビット線ＢＬ側に少なくとも３０ｎｍ離れた位置における不純物濃度ρを、その１／１００以下に設定する。これにより、グローバルビット線ＧＢＬと柱状半導体層４３Ａと間のオーミック接触を維持しつつ、ＧＩＤＬ電流を有効に抑制し、リーク特性を良好に維持することができる。
より具体的には、グローバルビット線ＧＢＬ側の柱状半導体層４３Ａの端部から距離Ｚの位置における柱状半導体層４３Ａの不純物濃度ρ（Ｚ）は、第１の実施の形態と同様に、［数１］〜［数３］で表される。ここで、ρoはグローバルビット線ＧＢＬ側の柱状半導体層４３Ａの端部の不純物濃度であり、Ｚｏはグローバルビット線ＧＢＬ側の柱状半導体層４３Ａの端部のＺ軸座標であり、ｘｊは減衰定数であり、ＮＢＧは半導体層４３Ａのビット線ＢＬ側の側における減衰後の不純物濃度を表している。なお、減衰定数ｘｊの変化に基づく不純物濃度分布の減衰カーブの変化、オフ電流Ｉｏｆｆの変化などに関しても、第１の実施の形態と略同様であるので、重複する説明は省略する。
以上説明したように、この第２の実施の形態では、柱状半導体層４３Ａの不純物濃度分布が上記のように設定される。これにより、第１の実施の形態と同様に、選択メモリセルに流れるオン電流を大きくする一方、非選択メモリセルに流れるオフ電流を小さくすることができる。
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
例えば、上記の実施の形態では、遷移金属酸化物や希土類元素酸化物などを可変抵抗素子とした抵抗変化メモリを例として説明したが、本発明はこれに限定されず、金属原子自体を可変抵抗素子としたＣＢＲＡＭ（Conductive Bridging RAM）や、相変化素子を可変抵抗素子としたＰＣＲＡＭ（Phase Change RAM）に適用することも可能である。
１１・・・メモリセルアレイ、 １２・・・行デコーダ、 １３・・・列デコーダ、 １４・・・上位ブロック、 １５・・・電源、 １６・・・制御回路、 ＢＬ・・・ビット線、 ＷＬ・・・ワード線、 ＭＣ・・・メモリセル、 ＶＲ・・・可変抵抗素子、 ＳＴｒ・・・選択トランジスタ、 ＳＧ・・・選択ゲート線、 ２０・・・基板、 ２９・・・層間絶縁層、 ３０・・・選択トランジスタ層、 ３１・・・導電層、３２・・・層間絶縁層、 ３３・・・導電層、 ３４・・・層間絶縁層、 ３５・・・柱状半導体層、 ４０・・・メモリ層、 ４１ａ〜４１ｄ・・・層間絶縁層、 ４２ａ〜４２ｄ・・・導電層、 ４３・・・柱状導電層、 ４３Ａ・・・柱状半導体層、 ４４・・・可変抵抗層、 ５１・・・層間絶縁層、 ５５・・・ゲート絶縁膜、 ５６・・・導電層（ゲート電極ＧＥ）、 ５７・・・バリア層、 ５８・・・導電層（ゲート線ＧＬ）。

Claims (8)

  1. 第１方向を長手方向として延びる第１の配線と、
    前記第１方向と交差する第２方向を長手方向として延びる第２の配線と、
    前記第１及び第２の配線の交差部に配置され、可変抵抗素子を含むメモリセルと、
    前記第２の配線に一端を接続される選択トランジスタと
    前記選択トランジスタの他端に接続される第３の配線と
    を備え、
    前記選択トランジスタは、
    前記第２の配線に第１の端部を接続され第２の端部を前記第３の配線に接続されその内部に不純物を含む半導体層と、
    前記半導体層の側面に配置されるゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記半導体層と対向する選択ゲート線と
    を含み、
    前記半導体層は、前記第２の端部側において前記半導体層と前記第３の配線との間でオーミック接触を生じさせる第１の不純物濃度を有し、前記第２の端部から前記第１の端部に向かうに従って前記不純物濃度が前記第１の不純物濃度から第２の不純物濃度に向けて低下する
    ことを特徴とする、半導体記憶装置。
  2. 前記第２の不純物濃度は、前記第１の不純物濃度の１／１００以下である、請求項１記載の半導体記憶装置。
  3. 前記第１の不純物濃度は、５×１０１９［ｃｍ−３］以上である、請求項１又は２に記載の半導体記憶装置。
  4. 前記第２の端部の不純物濃度をρo、前記第２の端部の座標をＺo、ｘｊは減衰定数、前記半導体層における減衰後の不純物濃度をＮＢＧとした場合、前記半導体層の前記第２の端部から距離Ｚの位置における前記半導体層の不純物濃度ρが、
    Figure 2017168698
    である、請求項１乃至３のいずれか１項に記載の半導体記憶装置。
  5. 第１方向を長手方向として延び第１及び第２の端部を有する第１の配線と、
    前記第１方向と交差する第２方向を長手方向として延びる半導体層と、
    前記第１の配線と前記半導体層との間の交差部に配置され、可変抵抗素子を含むメモリセルと、
    前記半導体層の内側にゲート絶縁膜を介して対向し、前記第２方向に延在する第２の配線と、
    前記半導体層の前記第１の端部に接続される第３の配線と
    を備え、
    前記半導体層は、
    前記第１の端部において前記半導体層と前記第３の配線との間でオーミック接触を生じさせる第１の不純物濃度を有し、前記第１の端部からから前記半導体層の前記第２の端部に向かうに従って前記不純物濃度が前記第１の不純物濃度から第２の不純物濃度に向けて低下する
    ことを特徴とする、半導体記憶装置。
  6. 前記第２の不純物濃度は、前記第１の不純物濃度の１／１００以下である、請求項５記載の半導体記憶装置。
  7. 前記第１の不純物濃度は、５×１０１９［ｃｍ−３］以上である、請求項５又は６に記載の半導体記憶装置。
  8. 前記第１の端部の不純物濃度をρo、前記第１の端部の座標をＺo、ｘｊを減衰定数、前記半導体層における減衰後の不純物濃度をＮＢＧとした場合、前記半導体層の前記第１の端部から距離Ｚの位置における前記半導体層の不純物濃度ρが、
    Figure 2017168698
    であることを特徴とする、請求項５乃至７のいずれか１項に記載の半導体記憶装置。
JP2016053250A 2016-03-17 2016-03-17 半導体記憶装置 Pending JP2017168698A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016053250A JP2017168698A (ja) 2016-03-17 2016-03-17 半導体記憶装置
US15/388,376 US9997570B2 (en) 2016-03-17 2016-12-22 Resistive memory with varying dopant concentration in select transistor channel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016053250A JP2017168698A (ja) 2016-03-17 2016-03-17 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2017168698A true JP2017168698A (ja) 2017-09-21

Family

ID=59855926

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016053250A Pending JP2017168698A (ja) 2016-03-17 2016-03-17 半導体記憶装置

Country Status (2)

Country Link
US (1) US9997570B2 (ja)
JP (1) JP2017168698A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10535712B2 (en) 2018-03-14 2020-01-14 Toshiba Memory Corporation Semiconductor device
KR20210089082A (ko) * 2020-01-06 2021-07-15 윈본드 일렉트로닉스 코포레이션 저항 변화형 기억장치 및 이의 제조 방법
KR20210089075A (ko) * 2020-01-06 2021-07-15 윈본드 일렉트로닉스 코포레이션 저항 변화형 기억 장치 및 그 제조 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180137927A1 (en) * 2016-04-16 2018-05-17 Chengdu Haicun Ip Technology Llc Three-Dimensional Vertical One-Time-Programmable Memory Comprising No Separate Diode Layer
KR102710732B1 (ko) * 2019-07-30 2024-09-27 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR102710731B1 (ko) * 2019-07-31 2024-09-27 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR102697923B1 (ko) 2019-11-19 2024-08-22 삼성전자주식회사 메모리 장치
KR102624196B1 (ko) * 2021-10-06 2024-01-11 한양대학교 산학협력단 3차원 저항 변화 메모리

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01157522A (ja) * 1987-12-14 1989-06-20 Mitsubishi Electric Corp 半導体装置の製造方法
JP2009246383A (ja) * 2009-07-17 2009-10-22 Renesas Technology Corp 半導体装置
JP2015103271A (ja) * 2013-11-26 2015-06-04 株式会社東芝 記憶装置及び記憶装置の制御方法
US20150255510A1 (en) * 2014-03-06 2015-09-10 Kabushiki Kaisha Toshiba Semiconductor device
US20160019952A1 (en) * 2014-05-20 2016-01-21 Sandisk 3D Llc Intrinsic vertical bit line architecture

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4894171B2 (ja) 2005-06-15 2012-03-14 日本電気株式会社 電界効果トランジスタおよびその製造方法
US8891277B2 (en) 2011-12-07 2014-11-18 Kabushiki Kaisha Toshiba Memory device
US9165933B2 (en) 2013-03-07 2015-10-20 Sandisk 3D Llc Vertical bit line TFT decoder for high voltage operation
US9105468B2 (en) 2013-09-06 2015-08-11 Sandisk 3D Llc Vertical bit line wide band gap TFT decoder
US9286978B2 (en) 2013-10-09 2016-03-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2015141726A (ja) 2014-01-28 2015-08-03 株式会社東芝 半導体記憶装置
US9653617B2 (en) * 2015-05-27 2017-05-16 Sandisk Technologies Llc Multiple junction thin film transistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01157522A (ja) * 1987-12-14 1989-06-20 Mitsubishi Electric Corp 半導体装置の製造方法
JP2009246383A (ja) * 2009-07-17 2009-10-22 Renesas Technology Corp 半導体装置
JP2015103271A (ja) * 2013-11-26 2015-06-04 株式会社東芝 記憶装置及び記憶装置の制御方法
US20150255510A1 (en) * 2014-03-06 2015-09-10 Kabushiki Kaisha Toshiba Semiconductor device
US20160019952A1 (en) * 2014-05-20 2016-01-21 Sandisk 3D Llc Intrinsic vertical bit line architecture

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10535712B2 (en) 2018-03-14 2020-01-14 Toshiba Memory Corporation Semiconductor device
KR20210089082A (ko) * 2020-01-06 2021-07-15 윈본드 일렉트로닉스 코포레이션 저항 변화형 기억장치 및 이의 제조 방법
KR20210089075A (ko) * 2020-01-06 2021-07-15 윈본드 일렉트로닉스 코포레이션 저항 변화형 기억 장치 및 그 제조 방법
JP2021111634A (ja) * 2020-01-06 2021-08-02 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型記憶装置
JP2021111635A (ja) * 2020-01-06 2021-08-02 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型記憶装置
KR102468482B1 (ko) * 2020-01-06 2022-11-18 윈본드 일렉트로닉스 코포레이션 저항 변화형 기억 장치 및 그 제조 방법
KR102471884B1 (ko) * 2020-01-06 2022-11-28 윈본드 일렉트로닉스 코포레이션 저항 변화형 기억장치 및 이의 제조 방법

Also Published As

Publication number Publication date
US20170271405A1 (en) 2017-09-21
US9997570B2 (en) 2018-06-12

Similar Documents

Publication Publication Date Title
US9997570B2 (en) Resistive memory with varying dopant concentration in select transistor channel
US9018613B2 (en) Semiconductor memory device with a memory cell block including a block film
US20140145137A1 (en) Resistive Random Access Memory Devices Having Variable Resistance Layers
US11894053B2 (en) Vertical nonvolatile memory device including memory cell string
US20150255511A1 (en) Nonvolatile memory device
US9275729B2 (en) Semiconductor memory device
US9865656B2 (en) Semiconductor memory device
JP6415956B2 (ja) 半導体記憶装置及びその制御方法
EP3772062A1 (en) Non-volatile memory device and operating method of the same
US11087839B2 (en) Nonvolatile memory device with vertical string including semiconductor and resistance change layers, and method of operating the same
US9502103B1 (en) Semiconductor memory device
US9368555B2 (en) Semiconductor memory device
US9831290B2 (en) Semiconductor memory device having local bit line with insulation layer formed therein
US9825098B2 (en) Semiconductor memory device
JP6045983B2 (ja) 半導体記憶装置
US20230121581A1 (en) Variable resistance memory device
US11856873B2 (en) Variable resistance memory device
US20170077180A1 (en) Nonvolatile semiconductor memory device
US9871197B2 (en) Semiconductor memory device
US20150263278A1 (en) Memory device
US11545224B2 (en) Nonvolatile memory device and operating method of the same
EP4326029A2 (en) Variable resistance memory device and electronic device including the same
US20240315052A1 (en) Semiconductor storage device
KR20240090092A (ko) 가변 저항 메모리 소자 및 이를 포함하는 전자 장치
CN117597016A (zh) 可变电阻存储器件和包括其的电子设备

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180130

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180831

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180907

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181002

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190402