JP6415956B2 - 半導体記憶装置及びその制御方法 - Google Patents

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Description

本実施の形態は、半導体記憶装置及びその制御方法に関する。
近年、抵抗値を可逆的に変化させる可変抵抗素子をメモリとして利用したＲｅＲＡＭ（Resistive RAM）が提案されている。そして、このＲｅＲＡＭにおいて可変抵抗素子を基板に対して平行に延びるワード線の側壁と基板に対して垂直に延びるビット線の側壁との間に設ける構造により、メモリセルアレイの更なる高集積化が可能とされている。このような構造のメモリセルアレイにおいては、ビット線の下端に選択ゲートトランジスタが接続されており、各ビット線はこの選択ゲートトランジスタによって選択的にグローバルビット線に接続される。
特開２００８−１８１９７８号公報
本実施の形態は、可変抵抗素子の抵抗値を変化させる動作を正確に行うことが出来る半導体記憶装置及びその制御方法を提供するものである。
本発明の一の実施の形態に係る半導体記憶装置は、複数の第１の配線と、複数の第２の配線と、可変抵抗層と、第１のバリア絶縁層と、第２のバリア絶縁層とを備えている。第１の配線は、基板に対して交わる第１方向に所定ピッチで配列されている。第２の配線は、第１方向と交わる第２方向に所定ピッチで配列され第１方向に延びるように形成されている。可変抵抗層は、第１の配線及び第２の配線の間であって、第１の配線と第２の配線が交わる位置に配置されている。第１のバリア絶縁層は、第１の配線と可変抵抗層の間に配置されている。第２のバリア絶縁層は第２の配線と可変抵抗層の間に配置されている。
第１の実施の形態に係る半導体記憶装置のブロック図の一例である。 同半導体記憶装置のメモリセルアレイ１１の回路図の一例である。 同メモリセルアレイ１１の積層構造を示す斜視図の一例である。 図３のＸ方向から見た断面図の一例である。 同実施の形態に係るセット動作の方法を説明するためのフローチャートである。 同セット動作を説明するための模式的なグラフである。 同セット動作中におけるメモリセルＭＣの様子を説明するための、模式的なエネルギーバンド図である。 同セット動作中におけるメモリセルＭＣの様子を説明するための、模式的なエネルギーバンド図である。 同セット動作中におけるメモリセルＭＣの様子を説明するための、模式的なエネルギーバンド図である。 同セット動作中におけるメモリセルＭＣの様子を説明するための、模式的なエネルギーバンド図である。 比較例に係る半導体記憶装置のセット動作について説明するための模式的なグラフである。 同セット動作中におけるメモリセルＭＣの様子を説明するための、模式的なエネルギーバンド図である。 同セット動作中におけるメモリセルＭＣの様子を説明するための、模式的なエネルギーバンド図である。 同セット動作中におけるメモリセルＭＣの様子を説明するための、模式的なエネルギーバンド図である。 他の比較例に係る半導体記憶装置のセット動作について説明するための模式的なグラフである。 他の比較例に係る半導体記憶装置のセット動作について説明するための模式的なグラフである。 第１の計算の結果を示すエネルギーバンドの図である。 第２の計算の結果を示す電流−電圧特性のグラフである。 第２の計算に用いた第１の計算モデルを示すエネルギーバンド図である。 第２の計算に用いた第２の計算モデルを示すエネルギーバンド図である。 第２の計算に用いた第３の計算モデルを示すエネルギーバンド図である。 第３の計算の結果を示す電流−電圧特性のグラフである。 第３の計算の結果を示す電流−電圧特性のグラフである。 第２の実施の形態に係るセット動作の方法を説明するためのフローチャートである。 他の実施の形態に係るメモリセルアレイの積層構造を示す斜視図の一例である。 他の実施の形態に係るメモリセルアレイの積層構造を示す斜視図の一例である。
［第１の実施の形態］
［構成］
先ず、第１の実施の形態に係る半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る半導体記憶装置のブロック図の一例である。図１に示す通り、半導体記憶装置は、メモリセルアレイ１１、行デコーダ１２、列デコーダ１３、上位ブロック１４、電源１５及び制御回路１６を有する。
メモリセルアレイ１１は、互いに交差する複数のワード線ＷＬ、及びビット線ＢＬ、並びに、これらの各交差部に配置されたメモリセルＭＣを有する。行デコーダ１２は、アクセス（データ消去／書き込み／読み出し）時にワード線ＷＬを選択する。列デコーダ１３は、アクセス時にビット線ＢＬを選択し、アクセス動作を制御するドライバを含む。
上位ブロック１４は、メモリセルアレイ１１中のアクセス対象となるメモリセルＭＣを選択する。上位ブロック１４は、行デコーダ１２、列デコーダ１３に対して、それぞれ行アドレス、列アドレスを与える。電源１５は、データ消去／書き込み／読み出しの、それぞれの動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２及び列デコーダ１３に供給する。制御回路１６は、外部からのコマンドに従い、上位ブロック１４にアドレスを送付するなど制御を行い、また、電源１５の制御を行う。
次に、図２及び図３を参照して、第１の実施の形態に係るメモリセルアレイ１１について詳しく説明する。図２は、メモリセルアレイ１１の回路図の一例である。図３はメモリセルアレイ１１の積層構造を示す斜視図の一例である。なお、図２において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。また、図２に示す構造は、Ｘ方向に繰り返し設けられている。
メモリセルアレイ１１は、図２に示すように、上述したワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ、及び選択ゲート線ＳＧを有する。
ワード線ＷＬ１〜ＷＬ４は、図２及び図３に示すように、所定ピッチをもってＺ方向に配列され、Ｘ方向に延びる。ビット線ＢＬは、Ｘ方向及びＹ方向にマトリクス状に配列され、Ｚ方向に延びる。メモリセルＭＣは、これらワード線ＷＬとビット線ＢＬが交差する箇所に配置される。したがって、メモリセルＭＣは、Ｘ、Ｙ、Ｚ方向に３次元マトリクス状に配列される。
メモリセルＭＣは、図２に示すように、可変抵抗素子ＶＲを含む。可変抵抗素子ＶＲの抵抗値が印加電圧に基づき高抵抗状態と低抵抗状態との間で変化することにより、メモリセルＭＣはその抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子ＶＲは、ある一定以上の電圧をその両端に印加するセット動作によって高抵抗状態（リセット状態）から低抵抗状態（セット状態）に変化し、ある一定以上の電圧をその両端に印加するリセット動作によって低抵抗状態（セット状態）から高抵抗状態（リセット状態）に変化する。また、可変抵抗素子ＶＲは、製造直後においては容易に抵抗状態を変化させない状態にあり且つ高抵抗状態にある。そこで、可変抵抗素子ＶＲの両端にセット動作及びリセット動作以上の高電圧を印加するフォーミング動作が実行される。このフォーミング動作により、可変抵抗素子ＶＲ内に局所的に電流が流れ易い領域（フィラメントパス）が形成され、可変抵抗素子ＶＲは容易に抵抗状態を変化させることができ、記憶素子として動作可能な状態となる。
尚、本実施の形態において、セット動作を行う場合には、ワード線ＷＬを高電位に設定し、ビット線ＢＬを低電位に設定する。また、リセット動作を行う場合には、ワード線ＷＬを低電位に設定し、ビット線ＢＬを高電位に設定する。以下の説明において、ワード線ＷＬを低電位に設定し、ビット線ＢＬを高電位に設定する様な電圧の方向を正の方向とし、ワード線ＷＬを高電位に設定し、ビット線ＢＬを低電位に設定する様な電圧の方向を負の方向とする。
選択トランジスタＳＴｒは、図２に示すように、ビット線ＢＬの一端とグローバルビット線ＧＢＬとの間に設けられる。グローバルビット線ＧＢＬは、Ｘ方向に所定ピッチをもって並び、Ｙ方向に延びる。１本のグローバルビット線ＧＢＬは、Ｙ方向に一列に配列された複数の選択トランジスタＳＴｒの一端に共通接続されている。
また、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒ間に配置されたゲート電極は共通接続することができる。選択ゲート線ＳＧは、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びる。１本の選択ゲート線ＳＧは、Ｘ方向に一列に配列された複数の選択トランジスタＳＴｒのゲートに共通接続されている。なお、Ｙ方向に隣接して配列された２つの選択トランジスタＳＴｒ間のゲート電極を分離して、２つの選択トランジスタＳＴｒをそれぞれ独立に動作させることもできる。
次に、図３及び図４を参照して、第１の実施の形態に係るメモリセルアレイ１１の積層構造について説明する。図４は図３のＦ４−Ｆ４平面の断面図の一例である。なお、図３において層間絶縁膜の図示は省略している。
メモリセルアレイ１１は、図３に示すように、基板２０上に積層された選択トランジスタ層３０及びメモリ層４０を有する。選択トランジスタ層３０は選択トランジスタＳＴｒとして機能し、メモリ層４０はメモリセルＭＣとして機能する。
選択トランジスタ層３０は、図３及び図４に示すように、導電層３１、層間絶縁膜３２、導電層３３、及び層間絶縁膜３４を有する。これら導電層３１、層間絶縁膜３２、導電層３３、及び層間絶縁膜３４は、基板２０に対して垂直なＺ方向に積層されている。導電層３１はグローバルビット線ＧＢＬとして機能し、導電層３３は選択ゲート線ＳＧ及び選択トランジスタＳＴｒのゲートとして機能する。
導電層３１は、基板２０に対して平行なＸ方向に所定ピッチをもって並び、Ｙ方向に延びるストライプ形状を有している。複数の導電層３１の間には、図示しない層間絶縁膜が形成されている。導電層３１は、例えば、ポリシリコン等により構成される。
層間絶縁膜３２は、導電層３１の上面を覆うように形成され、導電層３２と選択ゲート線ＳＧ（導電層３３）との間を電気的に絶縁させる役割を有している。層間絶縁膜３２は、例えば、酸化シリコン（ＳｉＯ２）により構成される。
導電層３３は、Ｙ方向に所定ピッチをもって並び、Ｘ方向に延びるストライプ形状に形成されている。層間絶縁膜３４は、導電層３３の上面を覆うように堆積されている。導電層３３は、例えば、ポリシリコンにより構成される。層間絶縁膜３４は、例えば、酸化シリコン（ＳｉＯ２）により構成される。
また、選択トランジスタ層３０は、図３及び図４に示すように、例えば柱状の半導体層３５、及びゲート絶縁層３６を有する。半導体層３５は選択トランジスタＳＴｒのボディ（チャネル）として機能し、ゲート絶縁層３６は選択トランジスタＳＴｒのゲート絶縁膜として機能する。
半導体層３５は、Ｘ及びＹ方向にマトリクス状に配置され、Ｚ方向に延びる。また、半導体層３５は、導電層３１の上面に接し、ゲート絶縁層３６を介して導電層３３のＹ方向の側面に接する。そして、半導体層３５は、下方から上方へ、積層されたＮ＋型半導体層３５ａ、Ｐ＋型半導体層３５ｂ、及びＮ＋型半導体層３５ｃを有する。
Ｎ＋型半導体層３５ａは、図３及び図４に示すように、そのＹ方向の側面にてゲート絶縁層３６を介して層間絶縁膜３２に接する。Ｐ＋型半導体層３５ｂは、そのＹ方向の側面にてゲート絶縁層３６を介して導電層３３の側面に接する。Ｎ＋型半導体層３５ｃは、そのＹ方向の側面にてゲート絶縁層３６を介して層間絶縁膜３４に接する。Ｎ＋型半導体層３５ａ、３５ｃはＮ＋型の不純物を注入されたポリシリコンにより構成され、Ｐ＋型半導体層３５ｂはＰ＋型の不純物を注入されたポリシリコンにより構成される。ゲート絶縁層３６は例えば酸化シリコン（ＳｉＯ２）により構成される。
メモリ層４０は、図３及び図４に示すように、Ｚ方向に交互に積層された層間絶縁膜４１ａ〜４１ｄ、及び導電層４２ａ〜４２ｄを有する。導電層４２ａ〜４２ｄは、それぞれワード線ＷＬ１〜ＷＬ４として機能する。導電層４２ａ〜４２ｄは、Ｚ方向から見た場合、それぞれＸ方向に対向する一対の櫛歯形状を有する。層間絶縁膜４１ａ〜４１ｄは例えば酸化シリコン（ＳｉＯ２）にて構成され、導電層４２ａ〜４２ｄは例えばポリシリコン、あるいは、遷移金属単体またはその窒化物により構成される。当該遷移金属としては、例えば、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、プラチナ（Ｐｔ）等を用いることができる。
また、メモリ層４０は、図３及び図４に示すように、例えば柱状の導電層４３、可変抵抗層４４、第１のバリア絶縁層４５及び第２のバリア絶縁層４６を有する。導電層４３はビット線ＢＬとして機能する。可変抵抗層４４は複数の可変抵抗素子ＶＲとして機能する。また、第１のバリア絶縁層４５及び第２のバリア絶縁層４６は、可変抵抗層４４の両側面に形成され、可変抵抗層４４内に量子井戸を形成する。
導電層４３は、Ｘ及びＹ方向にマトリクス状に配置され、その下端において半導体層３５の上面に接すると共にＺ方向に柱状に延びる。Ｘ方向に並ぶ半導体層４３の間には、図示しない層間絶縁膜が形成されている。この実施の形態の導電層４３は、Ｚ方向及びＹ方向に沿ったＺＹ断面において、上端部の幅が大きく下端部の幅が小さい逆テーパ形状を有する場合がある。尚、導電層４３は、例えばポリシリコンにより構成される。
可変抵抗層４４は、導電層４３のＹ方向の側面と層間絶縁膜４１ａ〜４１ｄのＹ方向の側面との間に設けられる。また、可変抵抗層４４は、導電層４３のＹ方向の側面と導電層４２ａ〜４２ｄのＹ方向の側面との間に設けられる。また、本実施の形態において、可変抵抗層４４は、Ｘ方向に配置された複数のビット線ＢＬと、Ｚ方向に配置された複数のワード線ＷＬの間に形成された平面に沿って、平面状に広がる。可変抵抗層４４は、例えば遷移金属酸化物により構成される。当該遷移金属としては、例えば、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）等を用いることができる。また、可変抵抗層４４は、残留キャリア濃度が低く高抵抗であれば、酸化物半導体であっても構わない。当該酸化物半導体としては、例えば、酸素とガリウムとの化合物半導体である酸化ガリウム（例えば、Ｇａ２Ｏ３）や、それにＩｎやＺｎを混晶させたＩｎＧａＺｎＯ等を用いることができる。
また、上述の通り、可変抵抗層４４内には、量子井戸が形成される。従って、可変抵抗層４４の膜厚は、可変抵抗層４４における電子や正孔のエネルギー準位が量子化して、離散的な値をとる程度の膜厚に調整される。また、可変抵抗層４４の膜厚は、可変抵抗層４４における離散的なエネルギー準位のうち、少なくとも最も低いものが、第１のバリア絶縁層及び第２のバリア絶縁層におけるエネルギー障壁よりも低くなるように調整される。また、可変抵抗層４４の膜厚は、可変抵抗層４４、第１のバリア絶縁層４５及び第２のバリア絶縁層４６の材料や、その他の条件により、適宜調整可能である。尚、可変抵抗層４４の膜厚は、例えば一原子層以上３ｎｍ以下に設定される。
第１のバリア絶縁層４５は、導電層４２ａ〜４２ｄのＹ方向の側面と、可変抵抗層４４のＹ方向の側面の間に設けられる。また、第２のバリア絶縁層４６は、可変抵抗層４４のＹ方向の側面と、導電層４３のＹ方向の側面の間に設けられる。第１のバリア絶縁層４５及び第２のバリア絶縁層４６は、可変抵抗層４４と比較して電子親和力の低い材料（電子に対するエネルギー障壁が高い材料）により構成される。例えば、可変抵抗層４４が遷移金属酸化物である場合、第１のバリア絶縁層４５及び第２のバリア絶縁層４６として、可変抵抗層４４よりも電子親和力が小さくて充分にエネルギー障壁が高い材料（例えば、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、Ａｌ２Ｏ３等）を選択することが好適である。一方、例えば、可変抵抗層４４が残留キャリア濃度の低い酸化物半導体である場合、第１のバリア絶縁層４５及び第２のバリア絶縁層４６として上記の材料を選択しても良いし、例えば遷移金属酸化物を選択しても良い。一般に、残留キャリア濃度の低い酸化物半導体の電子親和力は、遷移金属酸化物の電子親和力よりも大きいからである。尚、本実施の形態においては、可変抵抗層４４の材料として、遷移金属酸化物を選択している。
また、例えば、第１のバリア絶縁層４５及び第２のバリア絶縁層４６は、可変抵抗層４４と比較して、正孔に対するエネルギー障壁が高い材料により構成されていても良い。尚、ここで言う「正孔に対するエネルギー障壁」は、真空順位からエネルギーギャップの下端（価電子帯の上端）までのエネルギー差を意味しており、電子親和力とエネルギーギャップの和に等しい。
本実施の形態においては、ビット線ＢＬ及びワード線ＷＬの間に電圧を印加し、可変抵抗層４４を介して、ビット線ＢＬからワード線ＷＬに、または、ワード線ＷＬからビット線ＢＬに電流を流す。従って、第１のバリア絶縁層４５及び第２のバリア絶縁層４６は、充分に薄く形成される。本実施の形態において、第１のバリア絶縁層４５及び第２のバリア絶縁層４６の膜厚は、１ｎｍ以下に設定される。
ここで、上述の通り、本実施の形態において、可変抵抗層４４内には、量子井戸が形成される。また、可変抵抗層４４における電子や正孔のエネルギー準位は量子化して、離散的な値をとる。例えば、可変抵抗層４４の電子親和力と第１のバリア絶縁層４５の電子親和力との差をΔχ1と、可変抵抗層４４の電子親和力と第２のバリア絶縁層４６の電子親和力との差をΔχ2と、可変抵抗層４４の膜厚をＴと、可変抵抗層４４の伝導帯の電子の有効質量をｍと、プランク定数をhとすると、少なくとも下記式（１）及び式（２）が成立する場合には、可変抵抗層４４における電子のエネルギー準位が量子化して、離散的な値をとるものと考えられる。
式（１）
式（２）
更に、可変抵抗層４４のエネルギーギャップをＥｇと、可変抵抗層４４の電子親和力をχとし、第１のバリア絶縁層４５のエネルギーギャップをＥｇ１と、第１のバリア絶縁層４５の電子親和力をχ1とし、第２のバリア絶縁層４６のエネルギーギャップをＥｇ２と、第２のバリア絶縁層４６の電子親和力をχ２とし、可変抵抗層４４の膜厚をＴと、可変抵抗層４４の価電子帯の正孔の有効質量をｍと、プランク定数をhとすると、少なくとも下記式（３）及び式（４）が成立する場合には、可変抵抗層４４における正孔のエネルギー準位が量子化して、離散的な値をとるものと考えられる。
式（３）
式（４）
次に、図５〜図１０を参照して、第１の実施の形態に係るセット動作について説明する。図５は、第１の実施の形態に係るセット動作の方法を説明するためのフローチャートである。図６は、同セット動作を説明するための模式的なグラフであり、横軸はビット線ＢＬとワード線ＷＬとの間に印加される電圧Ｖの大きさを、縦軸はメモリセルＭＣに流れるセル電流Ｉｃｅｌｌを示している。
図５に示す通り、本実施の形態に係るセット動作においては、電圧印加ステップＳ１０１とベリファイステップＳ１０２とを繰り返し行う。また、図５及び図６に示す通り、電圧印加ステップＳ１０１において、ビット線ＢＬとワード線ＷＬの間に印加する電圧Ｖを徐々に増大させ、セル電流Ｉｃｅｌｌが閾値電流ＩＳＶに到達した時点で、セット動作を終了する。また、電圧Ｖがコンプライアンス電圧Ｖｃｏｍｐに達した場合には、セット動作を中断する（ステップＳ１０３）。
図５に示す通り、電圧印加ステップＳ１０１においては、選択メモリセルＭＣに対し、書き込み電圧としてＶ０＋ｎ・Ｖｓｔｅｐを印加する。ここで、書き込み初期電圧Ｖ０は書き込み電圧の初期値であり、ステップ電圧Ｖｓｔｅｐは書き込み電圧の増加幅であり、ｎは電圧印加ステップＳ１０１を行った回数を表す整数である。電圧印加ステップＳ１０１の終了後、ベリファイステップＳ１０２を行う。以下の説明では、簡単のためＶｓｔｅｐを定数値として扱う。ただし、Ｖｓｔｅｐの値は、ｎと共に減少又は増大させても良い。また、ｎ回目のＶｓｔｅｐの値を、あらかじめテーブルで決めていても良い。更に、Ｖｓｔｅｐの値は、ｎの関数であって良い。
図５に示す通り、ベリファイステップＳ１０２においては、選択メモリセルＭＣに対して書き込み電圧よりも小さいセットベリファイ電圧ＶＳＶを印加して、セル電流Ｉｃｅｌｌを閾値電流ＩＳＶと比較する。セル電流Ｉｃｅｌｌが閾値電流ＩＳＶよりも小さい場合には、選択メモリセルＭＣがベリファイステップＳ１０２をパスしなかったものと判定する。この場合、ｎを１だけ増大させ、電圧確認ステップＳ１０３を行う。一方、セル電流Ｉｃｅｌｌが閾値電流ＩＳＶよりも大きい場合には、選択メモリセルＭＣがベリファイステップＳ１０２をパスしたものと判定する。この場合、セット動作を終了する。尚、セットベリファイ電圧ＶＳＶの大きさは、選択メモリセルＭＣの抵抗値が変化しない程度の大きさに設定される。
図５に示す通り、電圧確認ステップＳ１０３においては、書き込み電圧Ｖ０＋ｎ・Ｖｓｔｅｐが、コンプライアンス電圧Ｖｃｏｍｐよりも小さいかどうかを確認する。書き込み電圧がコンプライアンス電圧Ｖｃｏｍｐよりも小さい場合には、再度電圧印加ステップＳ１０１を行う。一方、書き込み電圧がコンプライアンス電圧Ｖｃｏｍｐ以上である場合には、上述の通り、セット動作を中断する。尚、図６に示す通り、本実施の形態においては、ビット線ＢＬとワード線ＷＬとの間に印加する電圧がコンプライアンス電圧Ｖｃｏｍｐに到達すると、電圧の増大に伴ってセル電流Ｉｃｅｌｌが減少する微分負性抵抗が、メモリセルＭＣにおいて発現する。これは、図１０を参照して後述する通り、可変抵抗層４４には量子井戸が形成されており、この量子井戸内の離散化したエネルギー準位ＷＥよりもビット線ＢＬ内のフェルミレベルＥｆが高くなることにより、バリア層４６を介して可変抵抗層４４へ注入できる直接トンネル電流が減少することに起因する。以下、微分負性抵抗が発現することによりセル電流Ｉｃｅｌｌが極大値となる電圧Ｖを、「微分負性抵抗バイアス点」と呼ぶ。
次に、図７〜図１０を参照して、セット動作中におけるメモリセルＭＣの様子を説明する。図７〜図１０は、セット動作中におけるメモリセルＭＣの様子を説明するための、模式的なエネルギーバンド図である。
図７上部には、図４の模式的な拡大図を示した。図７下部のエネルギーバンド図は、図７上部に示した拡大図に対応している。図７に示す通り、可変抵抗層４４中には、複数の酸素欠陥ＶＯからなるフィラメントパスＦＰが形成されている。酸素欠陥ＶＯは、金属酸化物からなる可変抵抗層４４中の、酸素原子が存在しない部分である。酸素欠陥ＶＯは、酸素原子が存在する他の部分と比較して、低抵抗である。また、酸素欠陥ＶＯは、可変抵抗素子ＶＲ中に、トラップ準位ＴＰを形成している。
また、図７に示す通り、第１のバリア絶縁層４５及び第２のバリア絶縁層４６は、可変抵抗層４４の両側面に形成され、可変抵抗層４４に量子井戸を形成している。換言すれば、可変抵抗層４４内の禁制帯上端の両側面はエネルギー障壁によって覆われており、可変抵抗層４４内のエネルギー準位ＷＥは、離散的な値を取っている。尚、図７には、可変抵抗層４４内にエネルギー準位ＷＥが１つのみ存在する例を示している。しかしながら可変抵抗層４４内に存在するエネルギー準位ＷＥの数は、可変抵抗層４４，第１のバリア絶縁層４５及び第２のバリア絶縁層４６の材料の電子親和力や電子有効質量によって異なる。従って、可変抵抗層４４内に複数のエネルギー準位が存在しても良いし、あるいはエネルギー準位が存在しなくても良い。尚、量子井戸にできるエネルギー準位ＷＥの数は、およそ上述した微分負性抵抗バイアス点の数に相当する。
図６に示す通り、ビット線ＢＬ及びワード線ＷＬの間に電圧Ｖ１を印加すると、セル電流Ｉｃｅｌｌが流れる。図８中の実線の矢印、点線の矢印及び一点鎖線の矢印は、このタイミングにおけるセル電流Ｉｃｅｌｌの成分を模式的に示している。図８中の実線の矢印は、第１のトラップアシストトンネル（ＴＡＴ）電流ＴＡＴ１の経路を、点線の矢印は第２のＴＡＴ電流ＴＡＴ２の経路を、一点鎖線の矢印は直接トンネル電流ＤＴの経路を、模式的に示している。電圧が小さいこのタイミングでは、第１のＴＡＴ電流ＴＡＴ１が支配的である。また、第２のＴＡＴ電流ＴＡＴ２及び直接トンネル電流ＤＴは、第１のＴＡＴ電流ＴＡＴ１と比較して、微量である。
図８に示す通り、第１のＴＡＴ電流ＴＡＴ１は、下記の様にして流れる。即ち、このタイミングでは、ビット線ＢＬのフェルミレベルＥｆ近傍の電子が、バリア層４６及び可変抵抗層４４のトラップ準位ＴＰが形成されていない領域を直接トンネルしたのちに、可変抵抗層４４中のトラップ準位ＴＰに一度捕獲される。捕獲された電子は、可変抵抗層４４中に形成された複数のトラップ準位ＴＰを介してトンネルし、ワード線ＷＬ近傍のトラップ準位ＴＰに移動する。ワード線ＷＬ近傍のトラップ準位ＴＰに到達した電子は、このトラップ準位ＴＰからバリア層４５をトンネルして、ワード線ＷＬへ移動する。
図８に示す通り、第２のＴＡＴ電流ＴＡＴ２は、下記の様にして流れる。即ち、このタイミングでは、ビット線ＢＬ中の電子が、バリア層４６を直接トンネルして可変抵抗層４４内の離散化したエネルギー準位ＷＥに移動した後に、可変抵抗層４４内の伝導帯側で散乱を受けてエネルギーや運動量を失い、可変抵抗層４４内のトラップ準位ＴＰに捕獲される。その後、第１のＴＡＴ電流ＴＡＴ１と同様に、可変抵抗層４４中の複数のトラップ準位ＴＰを介してワード線ＷＬ近傍のトラップ準位ＴＰに移動し、バリア層４５をトンネルして、ワード線ＷＬへ移動する。
図８に示す通り、直接トンネル電流ＤＴは、ビット線ＢＬ中の電子が、ワード線ＷＬまで直接トンネルすることによって流れる。尚、直接トンネル電流ＤＴは、共鳴準位（エネルギー準位ＷＥ）を介した共鳴トンネル電流が支配的である。
図６に示す通り、ビット線ＢＬ及びワード線ＷＬの間の電圧がＶ２まで増大すると、電圧Ｖの増加幅に対するセル電流Ｉｃｅｌｌの増加幅が増大する。このタイミングでは、図９に示す通り、可変抵抗層４４内の酸素イオンＯ２ −がワード線ＷＬ方向に移動し、可変抵抗層４４内の酸素欠陥ＶＯの数が増大する。これにより、フィラメントパスＦＰが成長し、可変抵抗層４４の抵抗が下がる。
酸素イオンＯ２ −の移動は、可変抵抗層４４中の電界が所定以上の値になることによって生じると考えられる。また、フィラメントパスＦＰにＴＡＴ電流が流れると、フィラメントパスＦＰにおいてジュール熱が発生し、雰囲気温度に比して局所的に温度が上昇する。酸素イオンＯ２ −の移動は、この局所的な高温化によって促進されると考えられる。
また、図９に示す通り、電圧Ｖが増大すると、ビット線ＢＬ電極のフェルミレベルＥｆに対して、可変抵抗素子４４の伝導帯の底ＥＣが下がってくるため、ビット線ＢＬ電極の電子が直接トラップ準位ＴＰに捕獲される第１のＴＡＴ電流ＴＡＴ１の成分以外に、第２のＴＡＴ電流ＴＡＴ２や直接トンネル電流ＤＴの成分も増える。しかしながら、本実施の形態においては、可変抵抗層４４内に量子井戸が形成されており、可変抵抗素子層４４内における電子のエネルギー準位ＷＥは、離散的な値をとっている。従って、ビット線ＢＬのフェルミレベル近傍の電子のうち、第２のＴＡＴ電流ＴＡＴ２又は直接トンネル電流ＤＴとして可変抵抗層４４に移動するものは、エネルギー準位ＷＥと同じエネルギー準位付近のものに制限される。
図６に示す通り、ビット線ＢＬ及びワード線ＷＬの間の電圧ＶがＶｃｏｍｐまで増大すると、電圧Ｖの増大に伴ってセル電流Ｉｃｅｌｌが減少する、微分負性抵抗が発現する。ここで、図７〜９を参照して説明した状態においては、ビット線ＢＬ内のフェルミレベルＥｆが、可変抵抗層４４内のエネルギー準位ＷＥよりも低かった。一方、図１０に示す通り、ビット線ＢＬ及びワード線ＷＬの間の電圧がＶｃｏｍｐに到達したこのタイミングでは、ビット線ＢＬ内のフェルミレベルＥｆが、可変抵抗層４４内のエネルギー準位ＷＥよりも高くなる。ここで、ビット線ＢＬ及びワード線ＷＬの間の電圧Ｖを徐々に増大させた場合、ビット線ＢＬ内のフェルミレベルＥｆが、可変抵抗層４４内のエネルギー準位ＷＥとほぼ同等にそろうまで（電圧Ｖが共鳴バイアス点に到達するまで）、Ｉｃｅｌｌは単調に増大する。一方、さらに電圧Ｖを増大させ、共鳴バイアス点を過ぎると、微分負性抵抗が発現し、電流は一度減少する。尚、微分負性抵抗バイアス点は共鳴バイアス点の数、すなわち可変抵抗層４４内に形成される量子化されたエネルギー準位ＷＥの数だけ存在しうる。
次に、図１１〜図１４を参照して、比較例に係る半導体記憶装置について説明する。図１１は、比較例に係る半導体記憶装置のセット動作について説明するための模式的なグラフである。図１２〜図１４は、同セット動作中におけるメモリセルＭＣの様子を説明するための、模式的なエネルギーバンド図である。
図１２に示す通り、比較例に係る半導体記憶装置は、第１のバリア絶縁体４５及び第２のバリア絶縁体４６を有していない。従って、比較例に係る半導体記憶装置においては、可変抵抗層４４に、量子井戸が形成されない。
図１３に示す通り、電圧Ｖが所定の電圧以下である場合には、ビット線ＢＬとワード線ＷＬの間に、可変抵抗層４４内のトラップ準位ＴＰを介してＴＡＴ電流が流れ、そしてわずかに可変抵抗層４４の伝導帯を介してオーミック伝導による電流が流れるものと考えられる。
図１１に示す通り、比較例に係る半導体記憶装置に電圧Ｖ３を印加すると、セル電流Ｉｃｅｌｌが、閾値電流ＩＳＶよりも大きな値まで、急激に跳ね上がってしまう。このタイミングでは、下記の様な現象が生じているものと考えられる。
図１４に示す通り、電圧Ｖが所定の電圧Ｖ３に達すると、可変抵抗層４４に、トンネル電流（ＦＮトンネル電流）が流れる。トンネル電流によって電子がワード線ＷＬに到達すると、電子のエネルギーが緩和され、ジュール熱が発生する。これにより、可変抵抗層４４内の酸素イオンＯ２ −の移動が促進され、可変抵抗層４４内の酸素欠陥ＶＯの数が増大する。これにより、フィラメントパスＦＰが成長し、フィラメントパスＦＰとビット線ＢＬの間のエネルギー障壁が小さくなる。これにより、フィラメントパスＦＰとビット線ＢＬの間の電界が大きくなり、酸素イオンＯ２ −の移動が更に促進されてフィラメントパスＦＰが成長し、抵抗が下がる。つまり、電圧Ｖが所定の電圧Ｖ３に達すると、可変抵抗層４４の抵抗値の逆数（伝導度）に対して、電流が流れる→ジュール熱が増大する→フィラメントパスＦＰが増加する→さらに電流が流れる→さらにジュール熱が増大する→さらにフィラメントパスＦＰが増加する→…という正帰還が生じてしまう。このような破壊的な現象が生じると、可変抵抗層４４中の酸素欠陥ＶＯが所定以上の量となり、可変抵抗層４４を低抵抗状態に戻すことが困難になってしまう場合がある。
この点、本実施の形態に係る半導体記憶装置においては、図９を参照して説明した通り、可変抵抗層４４内部に形成された量子井戸によってトンネル電流が制限される。従って、本実施の形態に係る半導体記憶装置においては、トンネル電流の増大に伴うジュール熱の増大及びこれに伴う酸素欠陥ＶＯの急激な増大が抑制される。従って、可変抵抗素子ＶＲの抵抗値を好適に制御することが可能である。
また、図１０を参照して説明した通り、ビット線ＢＬ及びワード線ＷＬの間の電圧がＶｃｏｍｐまで増大すると、可変抵抗層４４内のエネルギー準位が、ビット線内のフェルミレベルＥｆよりも低くなり、トンネル電流が著しく減少する。従って、セット動作中に、可変抵抗層４４中の電界を増加させても、可変抵抗層４４を流れるトンネル電流及びそれに伴う局所的な温度が、単調には増大しない。したがって、酸素欠陥ＶＯの急激な増大が抑制される。従って、可変抵抗素子ＶＲの抵抗値を好適に制御することが可能である。
ここで、図１４を参照して説明した様な現象は、例えば、ビット線ＢＬ、ワード線ＷＬまたは可変抵抗層４４の周辺に、電界効果トランジスタやダイオード等、電流を制限する電流制限素子を配置することによって防止することも考えられる。しかしながら、図３等を参照して説明した通り、本実施の形態に係る半導体記憶装置においては、複数のワード線ＷＬが絶縁層を介して積層され、ビット線ＢＬが積層方向に延びており、ワード線ＷＬの側壁とビット線ＢＬの側壁との間に可変抵抗層４４が形成されている。このような構成においては、ビット線ＢＬ及びワード線ＷＬの間に電流制限素子を配置することが、スペース上困難である。
また、図３等を参照して説明した通り、本実施の形態においては、ビット線ＢＬの下端に選択トランジスタＳＴｒが設けられているため、この選択トランジスタＳＴｒによって電流を制限することも考えられる。しかしながら、図３に示す通り、本実施の形態においては、ビット線ＢＬに沿って積層方向に複数のメモリセルＭＣが形成されている。従って、メモリセルＭＣによって、選択トランジスタＳＴｒまでの距離が大きく異なる。従って、選択トランジスタＳＴｒからの距離が比較的近いメモリセルＭＣにおいては、図１５に示す通り、好適に電流を制限できたとしても、選択トランジスタＳＴｒからの距離が比較的遠いメモリセルＭＣにおいては、図１６に示す通り、過渡的な電流の発生を許してしまい、これによって図１４に示した様な現象が生じてしまう恐れがある。
この点、本実施の形態に係る半導体記憶装置においては、図３等を参照して説明した通り、第１のバリア絶縁層４５及び第２のバリア絶縁層４６が、可変抵抗層４４の両側面に形成されている。従って、可変抵抗層４４内に量子井戸を形成することにより、可変抵抗層４４自体によって電流を制限し、図１４を参照して説明した様な現象の発現を抑制することが可能である。
［膜厚及び材料の検討］
次に、図１７〜図２３を参照して、発明者らが行った計算の結果について説明する。まず、図１７を参照して、第１の計算の結果について説明する。図１７は、第１の計算の結果を示すエネルギーバンドの図である。
第１の計算では、第１の計算モデルについてのエネルギーバンドを計算した。第１の計算モデルにおいては、ビット線ＢＬとしてポリシリコンを、第２のバリア絶縁層４６として０．６ｎｍのＳｉＯｘを、可変抵抗層４４として１．０ｎｍのＨｆＯｘを、第１のバリア絶縁層４５として０．６ｎｍのＳｉＯｘを、ワード線ＷＬとしてＴｉＮを用いている。
この場合、図１７に示す通り、ビット線ＢＬと第２のバリア絶縁層４６との界面には、電子に対しては３．１ｅＶのエネルギー障壁が形成され、正孔に対しては３．９ｅＶのエネルギー障壁が形成されていた。また、可変抵抗層４４と第１のバリア絶縁層４５及び第２のバリア絶縁層４６との界面には、電子に対しては１．６ｅＶのエネルギー障壁が形成され、正孔に対しては０．４ｅＶのエネルギー障壁が形成されていた。
次に、図１８〜図２１を参照して、第２の計算の結果について説明する。図１８は、第２の計算の結果を示す電流−電圧特性のグラフである。図１８において、横軸はビット線ＢＬ及びワード線ＷＬの間に印加される電圧Ｖを表している。また、縦軸はビット線ＢＬ及びワード線ＷＬの間に流れる電流Ｉｃｅｌｌの大きさを、対数で示している。また、図１９〜図２１は、第２の計算に用いた第１の計算モデルＭ１、第２の計算モデルＭ２及び第３の計算モデルＭ３を示すエネルギーバンド図である。尚、図１９〜図２１においては、第１〜３の計算モデルＭ１〜Ｍ３に対応する伝導帯の底及びＴｉＮのフェルミレベルの概略図を示している。
図１８に示す通り、第２の計算においては、第１の計算モデルＭ１、第２の計算モデルＭ２及び第３の計算モデルＭ３についての電流−電圧特性を計算した。図１９に示す通り、第１の計算モデルＭ１とは、上述した第１の計算結果（図１７）に等しい電子エネルギー障壁を持つモデルである。図２０に示す通り、第２の計算モデルＭ２は、基本的には第１の計算モデルＭ１と同様であるが、第２のバリア絶縁層４６を有していない。また、図２１に示す通り、第３の計算モデルＭ３は、基本的には第１の計算モデルＭ１と同様であるが、第１のバリア絶縁層４５を有していない。従って、第２の計算モデルＭ２及び第３の計算モデルＭ３においては、可変抵抗層４４の両側に電子エネルギー障壁が形成されず、可変抵抗層４４内に量子井戸が形成されない。尚、第２の計算においては、印加電圧として、−７Ｖ〜７Ｖまでの範囲を考慮している。また、第２の計算においては、ＷＫＢ（Wentzel-Kramers-Brillouin）法による直接トンネル電流についての計算を行っており、ＴＡＴ電流については、考慮していない。
図１８に示す通り、第１の計算モデルＭ１に、負の方向に電圧を印加すると、電圧Ｖが−４．０Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極大値となり、−４．５Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極小値となった。この間、セル電流Ｉｃｅｌｌは、１／１０の大きさまで減少した。また、電圧Ｖが−５．７Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極大値となり、−６．０Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極小値となった。その後、電圧の減少（電圧の大きさの増大）に伴い、セル電流Ｉｃｅｌｌが増大した。以上より、可変抵抗層４４内に量子井戸を有する第１の計算モデルＭ１においては、印加電圧の増大に伴ってセル電流が減少する微分負性抵抗が発現し、上述した微分負性抵抗バイアス点が、−４．０Ｖ付近及び−５．７Ｖ付近であることが確かめられた。一方、第２の計算モデルＭ２及び第３の計算モデルＭ３においては、微分負性抵抗が発現しなかった。
第２の計算においては、第１の計算モデルＭ１について、電圧Ｖの増大に伴ってセル電流Ｉｃｅｌｌが減少する、微分負性抵抗が発現した。従って、第１の計算モデルＭ１と同様の条件を採用することにより、所定の電圧に対して微分負性抵抗を示す構成が得られるものと考えられる。
また、第２の計算においては、可変抵抗層４４内に量子井戸を有する第１の計算モデルＭ１においては微分負性抵抗が発現し、量子井戸を有しない第２の計算モデルＭ２及び第３の計算モデルＭ３においては微分負性抵抗が発現しなかった。従って、第１の計算モデルＭ１において発現した微分負性抵抗は、図７−図１０を参照して説明した原理によって発生したものと考えられる。
また、第１の計算モデルＭ１については、印加電圧が−４．５Ｖ〜−４．０Ｖである範囲と、印加電圧が−６．０Ｖ〜−５．７Ｖである範囲において、微分負性抵抗が発現した。従って、第１の計算モデルＭ１と同様の条件を採用した場合、印加電圧を−７Ｖ〜０Ｖに調整する間に、微分負性抵抗が２回発現するものと考えられる。尚、このような特性を示す構成においては、上述の通り、可変抵抗層４４内の量子井戸に、計算上、離散的な２つのエネルギー準位ＷＥ（図７〜図１０参照）が形成されているものと考えられる。一方、第２の計算モデルＭ２及び第３の計算モデルＭ３においては、微分負性抵抗が発現しなかった。従って、第２の計算モデルＭ２及び第３の計算モデルＭ３においては、可変抵抗層４４内の量子井戸に、離散的なエネルギー準位ＷＥが存在しないものと考えられる。
次に、図２２を参照して、第３の計算の結果について説明する。図２２は、第３の計算の結果を示す電流−電圧特性のグラフである。図２２において、横軸はビット線ＢＬ及びワード線ＷＬの間に印加される電圧Ｖを表している。また、縦軸はビット線ＢＬ及びワード線ＷＬの間に流れる電流Ｉｃｅｌｌの大きさを、対数で示している。
第３の計算においては、可変抵抗層４４の膜厚が１ｎｍである第１の計算モデルに加え、第４〜第６の計算モデルについての電流−電圧特性を計算した。第４〜第６の計算モデルは、基本的には第１の計算モデルと同様であるが、可変抵抗層４４の膜厚が、それぞれ１．４ｎｍ、２．０ｎｍ、２．５ｎｍである。
可変抵抗層４４の膜厚をＴとしたとき、バリア層４５、４６の電子障壁を極めて大きいと仮定すると、量子井戸中のn番目のエネルギー準位ＷＥｎについて


が成立する。ここでhbarはディラック定数、mは可変抵抗層４４の電子有効質量を意味する。従って、第４〜第６の計算モデルにおいては、第１の計算モデルと比較して可変抵抗層４４内の量子井戸が広く形成され、量子井戸内に形成される最低エネルギー準位が低くなり、また、量子井戸内に形成されるエネルギー準位の数も多くなることが期待される。
また、第４の計算においては、やはり第２の計算と同様にＷＫＢ法を用いた直接トンネル電流についての計算を行っており、ＴＡＴ電流、その他の電流成分については、考慮していない。
図２２及に示す通り、可変抵抗層４４の膜厚が１ｎｍである第１の計算モデルにおいては、図１８を参照して説明した場合と同様に、電圧Ｖが−４．０Ｖ程度及び−５．７Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極大値となった。
図２２に示す通り、可変抵抗層４４の膜厚が１．４ｎｍである第４の計算モデルにおいては、電圧Ｖが−３．７Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極大値となり、−４．２Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極小値となった。また、電圧Ｖが−５．０Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極大値となり、−５．６Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極小値となった。その後、電圧の減少（電圧の大きさの増大）に伴い、セル電流Ｉｃｅｌｌが増大した。
図２２に示す通り、可変抵抗層４４の膜厚が２．０ｎｍである第５の計算モデルにおいては、電圧Ｖが−３．４Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極大値となり、−３．８Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極小値となった。また、電圧Ｖが−４．４Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極大値となり、−４．８Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極小値となった。更に、電圧Ｖが−５．６Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極大値となり、−６．４Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極小値となった。その後、電圧の減少（電圧の大きさの増大）に伴い、セル電流Ｉｃｅｌｌが増大した。
図２２に示す通り、可変抵抗層４４の膜厚が２．５ｎｍである第６の計算モデルにおいては、電圧Ｖが−３．３Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極大値となり、−３．６Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極小値となった。また、電圧Ｖが−４．２Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極大値となり、−４．５Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極小値となった。更に、電圧Ｖが−５．２Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極大値となり、−５．６Ｖ程度に達した時点でセル電流Ｉｃｅｌｌが極小値となった。その後、電圧の減少（電圧の大きさの増大）に伴い、セル電流Ｉｃｅｌｌが増大した。
図２２を参照して説明した計算の結果について、この時の微分負性抵抗バイアス点を、図２３にまとめた。図２３において、異なる線は図２２で述べた異なる計算モデル（可変抵抗層４４の膜厚振り）の特性を示している。また、図２３において、異なる点は、それぞれの計算モデルにおける微分負性抵抗バイアス点を示している。また、横軸は、所定の計算モデルにおいて極大値が現れる順番を示しており、Ｎｅｇａｔｉｖｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｒｅｓｉｓｔａｎｅ（負性微分抵抗）の頭文字を意味している。縦軸は、その極大値における電圧Ｖ（微分負性抵抗バイアス点）を示している。このように、図２３は、図２２のＩｃｅｌｌ−Ｖ特性において、各ゼロバイアスから数えて、何番目の微分負性抵抗バイアス点（横軸）が、何Ｖ（縦軸）の大きさであったかを示すグラフである。即ち、可変抵抗層４４とその両側面に形成されたそれよりも電子親和力の小さいバリア層４５および４６を有する構成を想定した第１の計算モデル及び第４〜第６の計算モデルにおいては、全て一回以上の微分負性抵抗が観測された。従って、少なくとも可変抵抗層４４の膜厚が１ｎｍ〜２．５ｎｍの範囲内である場合には、印加電圧を−７Ｖ〜０Ｖまで調整する間に、微分負性抵抗が発現するものと考えられる。
また、図２２及び図２３に示す通り、第１の計算モデル及び第４〜第６の計算モデルにおいては、可変抵抗層４４の膜厚が広くなる程、微分負性抵抗が発現する電圧Ｖが小さくなった。また、可変抵抗層４４の膜厚が比較的広い第５及び第６の計算モデルにおいては、２つのエネルギー準位だけでなく、３つ目のエネルギー準位も観測された。このことは、可変抵抗層４４の膜厚を好適に調整することにより、微分負性抵抗が発現する電圧及び微分負性抵抗が発現する回数を調整可能であることを示している。
［第２の実施の形態］
次に、図２４を参照して、第２の実施の形態について説明する。第２の実施の形態に係る半導体記憶装置は、基本的には、第１の実施の形態に係る半導体記憶装置と同様に構成されている。しかしながら、第２の実施の形態においては、セット動作の方法が、第１の実施の形態と異なる。尚、以下の説明において、第１の実施の形態と同様の部分については同様の符号を付し、説明を省略する。
図２４は、第２の実施の形態に係るセット動作の方法を説明するためのフローチャートである。図２４に示す通り、本実施の形態に係るセット動作においては、電圧印加ステップＳ２０１とベリファイステップＳ２０２とを繰り返し行う。また、電圧印加ステップＳ２０１において、ビット線ＢＬとワード線ＷＬの間に印加する電圧Ｖは、所定の書き込み電圧Ｖ１に固定されている。尚、この書き込み電圧Ｖ１は、上述した微分負性抵抗が発現する範囲の電圧に固定されている。セル電流Ｉｃｅｌｌが閾値電流ＩＳＶに到達した時点で、セット動作を終了する。
本実施の形態に係る半導体記憶装置においては、第１の実施の形態と同様に、量子井戸によってトンネル電流が制限されるため、図１４を参照して説明した様な現象の発現を抑制することが出来る。また、本実施の形態に係る半導体記憶装置においては、トンネル電流に起因するジュール熱の発生を防止しつつ、可変抵抗層４４に比較的大きい電界を発生させ、可変抵抗素子ＶＲの抵抗値を好適に制御することが可能である。
［その他の実施の形態］
図３を参照して説明した通り、第１及び第２の実施の形態においては、可変抵抗層４４が、Ｘ方向に配置された複数のビット線ＢＬと、Ｚ方向に配置された複数のワード線ＷＬの間に形成された平面に沿って、平面状に広がっている。しかしながら、図２５に示す通り、可変抵抗層４４´は、ビット線ＢＬのＸ方向の側面に沿って、Ｘ方向に分断されていても良い。この場合、例えば、第１のバリア絶縁層４５´及び第２のバリア絶縁層４６´も、ビット線ＢＬの側面に沿って、Ｘ方向に分断されていても良い。また、第１のバリア絶縁層４５´は、ワード線ＷＬのＺ方向の側面に沿って、Ｚ方向に分断されていても良い。
また、図３を参照して説明した通り、第１及び第２の実施の形態においては、ワード線ＷＬがＸ方向に分断され、そのＸ方向の両側面において、ビット線ＢＬと対向していた。しかしながら、図２６に示す通り、ワード線ＷＬをＸＹ平面内に広がる平板状に形成し、複数のメモリホールＭＨを穿ち、このメモリホールＭＨの内部にそれぞれ円柱状のビット線ＢＬ´´を形成しても良い。この場合、図２６に示す通り、このメモリホールＭＨの最外周に第１のバリア絶縁層４５´´を形成し、その内側に可変抵抗層４４´´を形成し、その内側に第２のバリア絶縁層４６´´を形成し、更にその内側にビット線ＢＬ´´を形成することが考えられる。
また、図５及び図６を参照して説明した通り、第１の実施の形態においては、電圧Ｖがコンプライアンス電圧Ｖｃｏｍｐに達した場合には、セット動作を中断していた。しかしながら、この場合には、例えば、セル電流Ｉｃｅｌｌが閾値電流ＩＳＶに到達するまで、書き込み電圧としてコンプライアンス電圧Ｖｃｏｍｐを印加し続けることも可能である。
更に、図９を参照して説明した様な、抵抗値の減少（酸素イオンＯ２ −の移動）が生じる電界におおよその見当が付いている場合には、可変抵抗層４４にこのような電界が生じる様な電圧の範囲において、微分負性抵抗が発現する様に、可変抵抗層４４や第１及び第２のバリア絶縁層４５，４６の材料を選定し、可変抵抗層４４や第１及び第２のバリア絶縁層４５，４６の膜厚を調整することも可能である。また、図５を参照して説明したように、セット動作において書き込み電圧を徐々に増大させる場合には、コンプライアンス電圧Ｖｃｏｍｐの大きさを微分負性抵抗が発現する電圧の範囲内に設定し、図２４を参照して説明したように、書き込み電圧の大きさを一定の値に固定する場合には、この書き込み電圧の大きさを微分負性抵抗が発現する電圧の範囲内に設定することも考えられる。尚、いずれの場合においても、セットベリファイ電圧ＶＳＶの大きさ（絶対値）は、このような微分負性抵抗が発現する電圧の範囲外であって、且つこのような範囲における最小の電圧値よりも小さい範囲内において設定することが考えられる。
また、上記各実施の形態においては、第１のバリア絶縁層４５及び第２のバリア絶縁層４６の電子及び正孔に対するエネルギー障壁が、可変抵抗層４４の電子及び正孔に対するエネルギー障壁よりも大きかった。しかしながら、例えば、可変抵抗層４４に流れる電流が主に電子電流である場合等には、第１のバリア絶縁層４５及び第２のバリア絶縁層４６の電子に対するエネルギー障壁のみが、可変抵抗層４４の電子に対するエネルギー障壁より大きくても良い。同様に、例えば、可変抵抗層４４に流れる電流が主にホール電流である場合等には、第１のバリア絶縁層４５及び第２のバリア絶縁層４６の正孔に対するエネルギー障壁のみが、可変抵抗層４４の正孔に対するエネルギー障壁より大きくても良い。
［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施の形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…メモリセルアレイ、１２…行デコーダ、１３…列デコーダ、１４…上位ブロック、１５…電源、１６…制御回路、２０…基板、３０…下部選択トランジスタ層、３１…導電層、３２…層間絶縁膜、３３…導電層、３４…層間絶縁膜、３５…半導体層、３５ａ…Ｎ＋型半導体層、３５ｂ…Ｐ＋型半導体層、３５ｃ…Ｎ＋型半導体層、３６…ゲート絶縁層、４０…メモリ層、４１ａ〜４１ｄ…層間絶縁膜、４２ａ〜４２ｄ…導電層、４３…導電層、４４…可変抵抗層、４５…第１のバリア絶縁層、４６…第２のバリア絶縁層。

Claims (14)

  1. 基板に対して交わる第１方向に所定ピッチで配列された複数の第１の配線と、
    前記第１方向と交わる第２方向に所定ピッチで配列され前記第１方向に延びるように形成された複数の第２の配線と、
    前記第１の配線及び前記第２の配線の間であって、前記第１の配線と前記第２の配線が交わる位置に配置された可変抵抗層と、
    前記第１の配線と前記可変抵抗層の間に配置された第１のバリア絶縁層と、
    前記第２の配線と前記可変抵抗層の間に配置された第２のバリア絶縁層と
    を備え、
    前記第１の配線と前記第２の配線の間に電圧を印加すると、電圧の増大に伴って電流が減少する微分負性抵抗が発現する
    半導体記憶装置。
  2. 基板に対して交わる第１方向に所定ピッチで配列された複数の第１の配線と、
    前記第１方向と交わる第２方向に所定ピッチで配列され前記第１方向に延びるように形成された複数の第２の配線と、
    前記第１の配線及び前記第２の配線の間であって、前記第１の配線と前記第２の配線が交わる位置に配置された可変抵抗層と、
    前記第１の配線と前記可変抵抗層の間に配置された第１のバリア絶縁層と、
    前記第２の配線と前記可変抵抗層の間に配置された第２のバリア絶縁層と
    を備え、
    前記第１のバリア絶縁層の膜厚は１ｎｍ以下であり、
    前記第２のバリア絶縁層の膜厚は１ｎｍ以下である
    半導体記憶装置。
  3. 前記可変抵抗層の膜厚は、一原子層以上３ｎｍ以下である請求項１又は２記載の半導体記憶装置。
  4. 前記可変抵抗層は、遷移金属酸化物、酸化ガリウム及びＩｎＧａＺｎＯのうちの少なくとも一つを含む
    請求項１〜３のいずれか１項に記載の半導体記憶装置。
  5. 前記可変抵抗層は、ＨｆＯｘを含み、
    前記第１のバリア絶縁層及び前記第２のバリア絶縁層は、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３またはＳｉ３Ｎ４のうちの少なくとも１つを含む
    請求項４記載の半導体記憶装置。
  6. 前記第１のバリア絶縁層及び前記第２のバリア絶縁層の電子親和力は、前記可変抵抗層の電子親和力よりも小さい
    請求項１〜５のいずれか１項に記載の半導体記憶装置。
  7. 前記可変抵抗層の電子親和力と前記第１のバリア絶縁層の電子親和力との差をΔχ1と、前記可変抵抗層の電子親和力と前記第２のバリア絶縁層の電子親和力との差をΔχ2と、前記可変抵抗層の膜厚をＴと、前記可変抵抗層の伝導帯の電子の有効質量をｍと、プランク定数をhとすると、下記式（１）及び式（２）が成立する
    請求項６記載の半導体記憶装置
    式（１）

    式（２）
  8. 前記第１のバリア絶縁層及び前記第２のバリア絶縁層の電子親和力とエネルギーギャップの和は、前記可変抵抗層の電子親和力とエネルギーギャップの和よりも大きい
    請求項１〜７のいずれか１項に記載の半導体記憶装置。
  9. 前記可変抵抗層のエネルギーギャップをＥｇと、前記可変抵抗層の電子親和力をχとし、前記第１のバリア絶縁層のエネルギーギャップをＥｇ１と、前記第１のバリア絶縁層の電子親和力をχ1とし、前記第２のバリア絶縁層のエネルギーギャップをＥｇ２と、前記第２のバリア絶縁層の電子親和力をχ２とし、前記可変抵抗層の膜厚をＴと、前記可変抵抗層の価電子帯のホールの有効質量をｍと、プランク定数をhとすると、下記式（３）及び式（４）が成立する
    請求項８記載の半導体記憶装置
    式（３）

    式（４）
  10. 前記第１の配線と前記第２の配線の間に電圧を印加すると、電圧の増大に伴って電流が減少する微分負性抵抗が発現する
    請求項１〜９のいずれか１項に記載の半導体記憶装置。
  11. 前記第１の配線及び前記第２の配線に接続された制御回路を更に備え、
    前記可変抵抗層の抵抗値は、低抵抗状態と高抵抗状態との間で遷移可能であり、
    前記可変抵抗層を高抵抗状態から低抵抗状態に遷移させるセット動作において、前記制御回路は、前記第１の配線と前記第２の配線の間に電圧を印加し、
    前記第１の配線と前記第２の配線の間に印加される電圧の最大値は、前記微分負性抵抗が発現する範囲内に設定される
    請求項１記載の半導体記憶装置。
  12. 前記セット動作において、前記制御回路は、前記第１の配線と前記第２の配線の間に、第１の電圧と、前記第１の電圧よりも小さい第２の電圧とを交互に印加し、
    前記第２の電圧の絶対値は、前記微分負性抵抗が発現する範囲外であり、前記微分負性抵抗が発現する最小電圧値の絶対値よりも小さい範囲内に設定される
    請求項１１記載の半導体記憶装置。
  13. 基板に対して交わる第１方向に所定ピッチで配列された複数の第１の配線と、
    前記第１方向と交わる第２方向に所定ピッチで配列され前記第１方向に延びるように形成された複数の第２の配線と、
    前記第１の配線及び前記第２の配線の間であって、前記第１配線と前記第２配線が交わる位置に配置された可変抵抗層と、
    前記第１の配線と前記可変抵抗層の間に配置された第１のバリア絶縁層と、
    前記第２の配線と前記可変抵抗層の間に配置された第２のバリア絶縁層と
    を備え、
    前記可変抵抗層の抵抗値は、低抵抗状態と高抵抗状態との間で遷移可能であり、
    前記第１の配線と前記第２の配線の間に電圧を印加すると、電圧の増大に伴って電流が減少する微分負性抵抗が発現する
    半導体記憶装置の制御方法であって、
    前記可変抵抗層を高抵抗状態から低抵抗状態に遷移させるセット動作において、前記第１の配線と前記第２の配線の間に電圧を印加し、
    前記第１の配線と前記第２の配線の間に印加される電圧の最大値は、前記微分負性抵抗が発現する範囲内に設定される
    半導体記憶装置の制御方法。
  14. 前記セット動作において、前記第１の配線と前記第２の配線の間に、第１の電圧と、前記第１の電圧よりも小さい第２の電圧とを交互に印加し、
    前記第２の電圧の絶対値は、前記微分負性抵抗が発現する範囲外であり、前記微分負性抵抗が発現する最小電圧値の絶対値よりも小さい範囲内に設定される
    請求項１３記載の半導体記憶装置の制御方法。
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