KR20200134818A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

일 실시 예에 따르는 비휘발성 메모리 장치는 채널층을 구비하는 기판, 상기 채널층 상에 배치되고 제1 절연물질을 포함하는 제1 터널링층, 상기 제1 터널링층 상에 배치되고 저항 스위칭 물질을 포함하는 제2 터널링층, 상기 제2 터널링층 상에 배치되고 제2 절연 물질을 포함하는 제3 터널링층, 상기 제3 터널링층 상에 배치되는 전하 트랩층, 상기 전하 트랩층 상에 배치되는 전하 장벽층, 및 상기 전하 장벽층 상에 배치되는 게이트 전극층을 포함한다. 상기 저항 스위칭 물질은 인가되는 전계의 크기에 따라 전기적 저항이 고저항 상태와 저저항 상태 사이에서 가역적으로 변화한다.

Description

비휘발성 메모리 장치 및 그 제조 방법{non-volatile memory device and method of fabricating the same}
본 개시(disclosure)는 대체로(generally) 반도체 장치에 관한 것으로서, 보다 상세하게는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
디자인 룰(design rule)의 감소 및 집적도의 증가 추세에 따라, 구조적 안정성과 저장 동작의 신뢰성을 모두 담보할 수 있는 비휘발성 메모리 장치 구조에 대한 연구가 지속되고 있다. 현재는, 전하 저장 구조물로서, 전하 터널링층, 전하 트랩층 및 전하 장벽층의 3층 적층 구조를 적용하는 트랜지스터 형태의 비휘발성 메모리 장치가 널리 적용되고 있다.
상기 비휘발성 메모리 장치는 기판으로부터 상기 전하 트랩층으로 전하를 유입(프로그램 동작)하거나, 상기 전하 트랩층의 전하를 소거(소거 동작)하는 동작을 수행하며, 상기 전하 트랩층은 상기 유입된 전하를 비휘발적으로 저장함으로써, 메모리 동작을 수행할 수 있다. 또한, 상기 비휘발성 메모리 장치는, 복수의 셀 트랜지스터가 스트링 형태를 가지도록 서로 연결되는 NAND형 구조로 구현될 수 있다.
본 개시의 일 실시 예는, 프로그램 및 소거 동작 효율을 향상시킬 수 있는 터널링 구조물을 구비하는 비휘발성 메모리 장치를 제공한다.
본 개시의 일 실시 예는 전하 보유 특성(retention)을 향상시킬 수 있는 터널링 구조물을 구비하는 비휘발성 메모리 장치를 제공한다.
본 개시의 일 측면에 따르는 비휘발성 메모리 장치는 채널층을 구비하는 기판, 상기 채널층 상에 배치되고 제1 절연물질을 포함하는 제1 터널링층, 상기 제1 터널링층 상에 배치되고 저항 스위칭 물질을 포함하는 제2 터널링층, 상기 제2 터널링층 상에 배치되고 제2 절연 물질을 포함하는 제3 터널링층, 상기 제3 터널링층 상에 배치되는 전하 트랩층, 상기 전하 트랩층 상에 배치되는 전하 장벽층, 및 상기 전하 장벽층 상에 배치되는 게이트 전극층을 포함한다. 상기 저항 스위칭 물질은 인가되는 전계의 크기에 따라 전기적 저항이 고저항 상태와 저저항 상태 사이에서 가역적으로 변화한다.
본 개시의 다른 측면에 따르는 비휘발성 메모리 장치는 기판, 상기 기판 상에 배치되는 전극 적층체로서, 상기 전극 적층체는 상기 기판에 수직인 방향으로 번갈아 적층되는 층간 절연층 및 게이트 전극층을 포함함, 상기 기판 상에서 상기 전극 적층체를 관통하여 상기 층간 절연층 및 상기 게이트 전극층의 측벽면을 노출시키는 트렌치, 상기 트렌치의 내벽면을 따라 상기 층간 절연층 및 상기 게이트 전극층을 커버하도록 배치되는 전하 장벽층, 상기 트렌치의 내벽면을 따라 상기 전하 장벽층 상에 배치되는 전하 트랩층, 상기 트렌치의 내벽면을 따라 전하 트랩층 상에 배치되는 터널링 구조물, 및 상기 터널링 구조물과 접하도록 배치되는 채널층을 포함한다. 상기 터널링 구조물은 제1 절연물질을 포함하는 제1 터널링층, 저항 스위칭 물질을 포함하는 제2 터널링층, 및 제2 절연 물질을 포함하는 제3 터널링층을 포함한다.
상술한 본 개시의 실시 예에 따르면, 비휘발성 메모리 장치는 제1 내지 제3 터널링층을 구비하는 터널링 구조물을 포함할 수 있다. 이 때, 상기 제1 및 제3 터널링층 사이에 배치되는 상기 제2 터널링층은 저항 스위칭 물질을 포함할 수 있다. 상기 제2 터널링층은 소정의 문턱 전압 이하에서는 전하 터널링에 대한 장벽 역할을 수행함으로써, 전하 트랩층에 저장된 전하의 보유 특성을 향상시킬 수 있다. 또한, 상기 제2 터널링층은 소정의 문턱 전압 이상에서는 전하 터널링에 대한 장벽층으로서의 기능을 수행하지 않음으로써, 상기 기판으로부터 상기 전하 트랩층으로의 전하 터널링이 증가할 수 있다. 이에 따라, 비휘발성 메모리 장치의 프로그램 및 소거 동작의 효율이 향상될 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 단면도이다.
도 2는 본 개시의 일 실시 예에 따르는, 저항 변화 물질을 구비하는 터널링 소자의 전기적 특성을 나타내는 그래프이다.
도 3a 내지 도 3c는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 동작에 따르는 에너지 다이어그램을 개략적으로 나타내는 도면이다.
도 4은 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 회로도이다.
도 5a 및 도 5b는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 단면도이다.
도 6 내지 도 11은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
도 12는 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치(4)를 개략적으로 나타내는 단면도이다
도 13 내지 도 16은 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치(1)를 개략적으로 나타내는 단면도이다. 도 2는 본 개시의 일 실시 예에 따르는, 저항 변화 물질을 구비하는 터널링 소자의 전기적 특성을 나타내는 그래프이다.
도 1을 참조하면, 비휘발성 메모리 장치(1)는 기판(101), 터널링 구조물(110), 전하 트랩층(120), 전하 장벽층(130) 및 게이트 전극층(140)을 포함한다. 또한, 기판(101)는 터널링 구조물(110)의 하부에 위치하는 채널층(102) 및 채널층(102)의 서로 다른 단부에 위치하는 기판(101)의 영역에 각각 위치하는 소스 영역(105) 및 드레인 영역(106)을 포함한다. 일 실시 예로서, 비휘발성 메모리 장치(1)는 전계효과 트랜지스터 형태의 플래시 메모리 장치일 수 있다.
기판(101)은 일 예로서, 반도체 물질을 포함할 수 있다. 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 일 실시 예에서, 기판(101)은 도핑되어 전도성을 가질 수 있다. 일 예로서, 기판(101)은 n형 또는 p형의 도펀트에 의해 도핑될 수 있다. 다른 예로서, 기판(101)은 기판(101)의 내부에 n형 또는 p형 도펀트에 의해 도핑된 웰 영역을 포함할 수 있다.
소스 영역(105) 및 드레인 영역(106)은 n형 또는 p형으로 도핑된 기판(101)의 영역일 수 있다. 기판(101)이 n형 또는 p형으로 도핑된 경우, 소스 영역(105) 및 드레인 영역(106)은 기판(101)의 도핑 타입과 반대 타입의 도펀트로 도핑된 영역일 수 있다. 채널층(102)은 소스 영역(105)과 드레인 영역(106) 사이에 전압이 인가될 때, 전하를 가지는 캐리어가 전도하는 영역일 수 있다. 일 예로서, 채널층(102)은 소스 영역(105)과 드레인 영역(106) 사이에서 전자 또는 홀의 이동도가 높은 기판(101)의 영역을 의미할 수 있다.
기판(101) 상에 터널링 구조물(110)이 배치될 수 있다. 터널링 구조물(110)은 채널층(102) 상에 순차적으로 배치되는 제1 터널링층(112), 제2 터널링층(114) 및 제3 터널링층(116)을 포함할 수 있다. 제1 터널링층(112)은 채널층(102) 상에 배치될 수 있다. 제1 터널링층(112)은 제1 절연 물질을 포함할 수 있다. 상기 제1 절연 물질은 일 예로서, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 예로서, 제1 터널링층(112)은 실리콘 산화물층일 수 있다.
제2 터널링층(114)는 제1 터널링층(112) 상에 배치될 수 있다. 제2 터널링층(114)은 저항 스위칭 물질을 포함할 수 있다. 상기 저항 스위칭 물질은 인가되는 전계의 크기에 따라 전기적 저항이 고저항 상태와 저저항 상태 사이에서 가역적으로 변화하는 물질일 수 있다. 일 실시 예에서, 상기 저항 스위칭 물질은 인듐-안티몬-텔루륨계 합금, 게르마늄-안티몬-텔루륨계 합금, 비소-안티몬-텔루륨계 합금, 주석-안티몬-텔루륨계 합금, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 다른 실시 예에서, 상기 저항 스위칭 물질은 니오븀산화물, 바나듐산화물, 구리가 도핑된 실리콘 산화물, 은이 도핑된 티타늄 산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 이때, 상기 니오븀산화물은 화학양론(stoichiometry)을 만족하지 않을 수 있다. 일 예로서, 상기 니오븀산화물은 산소 공공(vacancy)를 포함할 수 있다.
제3 터널링층(116)은 제2 터널링층(114) 상에 배치될 수 있다. 제3 터널링층(116)은 제2 절연 물질을 포함할 수 있다. 상기 제2 절연 물질은 일 예로서, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 예로서, 제3 터널링층(116)은 실리콘 산화물층일 수 있다. 제3 터널링층(116)은 제1 터널링 물질층(112)와 동일한 물질 또는 서로 다른 물질로 이루어질 수 있다.
도 1을 다시 참조하면, 터널링 구조물(110) 상에 전하 트랩층(120) 및 전하 장벽층(130)이 순차적으로 배치될 수 있다. 전하 트랩층(120)은 프로그램 동작 시에 채널층(102)로부터 유입된 전자를 전하 트랩층(120)의 트랩 사이트 내에 포획하여, 포획된 전자를 비휘발적으로 저장할 수 있다. 또한, 전하 트랩층(120)은 소거 동작 시에 채널층(102)로부터 유입된 홀을 전하 트랩층(120) 내에 저장된 전자와 재결함시킴으로써, 상기 저장된 전자를 소거시키는 역할을 수행할 수 있다. 전하 트랩층(120)은 전하 장벽층(130) 및 제3 터널링층(116)의 밴드갭 에너지보다 작은 밴드갭 에너지를 가질 수 있다. 일 실시 예에 있어서, 전하 트랩층(120)은 질화물 또는 산질화물을 포함할 수 있다. 일 예로서, 전하 트랩층(120)는 실리콘 질화물층 또는 실리콘 산질화물층일 수 있다.
전하 장벽층(130)은 채널층(102)로부터 전하 트랩층(120)으로 유입된 전자 또는 홀이 게이트 전극층(140)으로 이동하는 것을 억제하는 기능을 수행할 수 있다. 전하 장벽층(130)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 산화물, 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 예로서, 전하 장벽층(130)은 실리콘 산화물층일 수 있다.
게이트 전극층(140)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은 일 예로서, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
상술한 바와 같이, 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치(1)는 제1 및 제3 터널링층 사이에 저항 스위칭 물질을 구비하는 제2 터널링층을 구비할 수 있다. 한편, 상기 저항 스위칭 물질을 구비하는 박막층을 터널링층으로 적용하는 터널 소자의 전기적 특성을, 이하에서 도 2의 그래프를 이용하여 설명한다. 일 실시 예에 있어서, 상기 저항 스위칭 물질로서 산소 공공을 포함하는 니오븀산화물을 구비하는 터널링층이 제1 백금 전극층 및 제2 백금 전극층 사이에 배치되는 터널 소자를 준비한다. 그리고, 상기 제1 및 제2 백금층 사이에 전압을 인가하여 상기 터널 소자의 전류 특성을 평가한다.
도 2를 참조하면, 먼저, 제2 백금 전극층을 접지하고, 제1 백금 전극층에 양의 극성을 가지는 바이어스 전압을 0 V로부터 순차적으로 증가시키면서 인가할 수 있다. 인가 전압이 제1 문턱 전압(Vth1)에 도달하기 까지는, 전압 증가에 따라 출력 전류가 상대적으로 완만하게 증가하며, 인가 전압이 상기 제1 문턱 전압(Vth1)에 도달한 이후에는 전압 증가에 따라 출력 전류가 상대적으로 급격하게 증가한다. 다시 말하면, 상기 제1 문턱 전압(Vth1) 이상에서, 상기 니오븀산화물층은 고저항 상태에서 저저항 상태로 변환된다. 도 2에서는 급격하게 증가하는 전류를 상한 전류(Ic)로 제한하여, 측정 회로가 손상되는 것을 방지하고 있다. 이와 같은 전압-전류 특성은 제1 거동 곡선(S1)을 따라 나타날 수 있다.
한편, 상기 상한 전류(Ic)이상의 출력 전류를 확보한 후에 인가 전압을 다시 감소시키면, 인가 전압이 제2 문턱 전압(Vth2)에 도달할 때, 출력 전류가 급격히 감소할 수 있다. 이후에, 인가 전압이 감소함에 따라 출력 전류가 상대적으로 완만하게 감소할 수 있다. 다시 말하면, 상기 제2 문턱 전압(Vth2) 이하에서, 상기 니오븀산화물층은 저저항 상태에서 고저항 상태로 변환된다. 즉, 전압-전류 특성은 상기 제2 거동 곡선(S2)을 따라 나타날 수 있다.
다음으로, 상기 제2 백금층을 접지하고, 상기 제1 백금층에 음의 극성을 가지는 바이어스 전압을 0 V로부터 순차적으로 전압의 크기를 증가시키면서 인가할 수 있다. 인가 전압이 제3 문턱 전압(Vth3)에 도달하기 까지는, 전압의 크기 증가에 따라 출력 전류가 상대적으로 완만하게 증가하며, 인가 전압이 상기 제3 문턱 전압(Vth3)에 도달한 이후에는 전압 증가에 따라 출력 전류가 상대적으로 급격하게 증가한다. 다시 말하면, 상기 제3 문턱 전압(Vth3)의 크기 이상에서, 상기 니오븀산화물층은 고저항 상태에서 저저항 상태로 변환될 수 있다. 도 2에서는 마찬가지로 급격하게 증가하는 전류를 상한 전류(Ic)로 제한하여, 측정 회로가 손상되는 것을 방지하고 있다. 이와 같은 전압-전류 특성은 제3 거동 곡선(S3)을 따라 나타날 수 있다.
한편, 상기 상한 전류(Ic)이상의 출력 전류를 확보한 후에 인가 전압의 크기를 다시 감소시키면, 인가 전압이 제4 문턱 전압(Vth4)에 도달할 때, 출력 전류가 급격히 감소할 수 있다. 이후에, 인가 전압의 크기가 감소함에 따라 출력 전류가 상대적으로 완만하게 감소할 수 있다. 다시 말하면, 상기 제4 문턱 전압(Vth3)의 크기 이하에서, 상기 니오븀산화물층은 저저항 상태에서 고저항 상태로 변환될 수 있다. 즉, 전압-전류 특성은 상기 제4 거동 곡선(S4)을 따라 나타날 수 있다.
상술한 터널 소자내 저항 스위칭 물질을 포함하는 터널링층의 전압-전류 특성은, 본 실시 예의 비휘발성 메모리 소자(1)의 제2 터널링층(114)의 양단에 전압이 인가되는 경우에도, 실질적으로 동일하게 발생할 수 있다. 즉, 제2 터널링층(114)은, 소정의 제1 문턱 전압 이상의 전압이 상기 제2 터널링층에 인가될 때, 상기 전압에 응답하여 비선형적으로 급하게 증가하는 전류 특성을 가질 수 있다. 또한, 비선형적으로 증가하는 전류 특성을 나타내는 제2 터널링층(114)은, 상기 인가 전압을 다시 소정의 제2 문턱 전압 이하로 감소시킬 때, 상기 전압에 응답하여 비선형적으로 감소하는 전류 특성을 가질 수 있다.
상술한 저항 스위칭 물질을 구비하는 제2 터널링층(114)이 터널링 구조물(110)에 적용될 때, 비휘발성 메모리 장치(1)는 후술하는 도 3a 내지 도 3c에 도시되는 것과 관련된 전하 터널링 현상을 나타낼 수 있다.
도 3a 내지 도 3c는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 동작에 따르는 에너지 다이어그램을 개략적으로 나타내는 도면이다. 상기 비휘발성 메모리 장치의 동작은 도 1 과 관련하여 상술한 비휘발성 메모리 장치(1)를 이용하여 설명될 수 있다. 구체적으로, 도 3a는 비휘발성 메모리 장치(1)가 대기 상태(standby state)일 때의 에너지 다이어그램이다. 도 3b는 비휘발성 메모리 장치(1)가 프로그램 동작을 수행할 때의 에너지 다이어그램이다. 도 3c는 비휘발성 메모리 장치(1)가 소거 동작을 수행할 때의 에너지 다이어그램이다. 도 3a 내지 도 3c를 참조하면, 제1 터널링층(112)의 밴드갭 에너지(Eg-112), 제2 터널링층(114)의 밴드갭 에너지(Eg-114a, Eg-114b), 제3 터널링층(116)의 밴드갭 에너지(Eg-116), 및 전하 장벽층(130)의 밴드갭 에너지(Eg-130)가 도시된다. 또한, 채널층(102)의 전도대 에너지(Ec-102) 및 가전자대 에너지(Ev-102), 전하 트랩층(120)의 전도대 에너지(Ec-120) 및 가전자대 에너지(Ev-120), 게이트 전극층(140)의 전도대 에너지(Ec-140) 및 가전자대 에너지(Ev-140)가 도시된다.
도 3a을 참조하면, 비휘발성 메모리 장치(1)가 대기 상태일 때, 즉, 프로그램 동작 또는 소거 동작이 수행되지 않는 경우, 제2 터널링층(114)은 제1 밴드갭 에너지(Eg-114a)를 가질 수 있다. 즉, 제2 터널링층(114)은 고저항 상태를 유지할 수 있다. 이때, 제2 터널링층(114)은 제1 및 제3 터널링층(112, 116)과 함께, 전하 트랩층(120)에 포획된 전자가 채널층(102)으로 터널링하는 현상(T1)을 억제할 수 있다. 즉, 도 3a에서, 전하 트랩층(120)의 전자는 제1 내지 제3 터널링 장벽의 폭(W1, W2, W3)을 가지는 제1 내지 제3 터널링층(112, 114, 116)을 터널링한 후에, 채널층(102)으로 이동할 수 있다. 제1 내지 제3 터널링층(112, 114, 116)이 모두 터널링에 대한 장벽으로 기능함으로써, 전하 트랩층(120)에 저장되는 전자의 보유 특성(retention)이 향상될 수 있다.
도 3b를 참조하면, 비휘발성 메모리 장치(1)가 대기 상태로부터 프로그램 동작을 수행할 수 있다. 상기 프로그램 동작은 채널층(102)의 전자를 전하 트랩층(120)으로 터널링시키는 동작(T2)를 의미할 수 있다. 상기 프로그램 동작을 수행하는 동안, 게이트 전극층(140)과 채널층(102) 사이에 인가되는 프로그램 전압은, 제2 터널링층(114)을 고저항 상태에서 저저항 상태로 변환시킬 수 있다. 즉, 상기 프로그램 전압은 제2 터널링층(114) 내 상기 저항 스위칭 물질의 전기적 저항을 고저항 상태에서 저저항 상태로 변화시키는 문턱 전압 이상의 전압일 수 있다. 따라서, 게이트 전극층(140)과 채널층(102) 사이에 상기 프로그램 전압이 인가되는 동안, 제2 터널링층(114)은 제1 밴드갭 에너지(Eg-114a)보다 작은 제2 밴드갭 에너지(Eg-114b)를 가질 수 있다.
제2 터널링층(114)이 제2 밴드갭 에너지(Eg-114b)를 가질 때, 전자는 채널층(102)으로부터 제1 및 제3 터널링 폭(W1, W3)을 가지는 제1 및 제3 터널링층(112, 116)을 터널링한 후에, 전하 트랩층(120)으로 이동할 수 있다. 제2 터널링층(114)이 터널링 장벽으로 기능하지 않기 때문에, 채널층(102)으로부터 전하 트랩층(120)으로의 전자 터널링 효율이 증가할 수 있다.
한편, 도 3b에 도시되는 프로그램 동작이 종료된 후에, 비휘발성 메모리 장치(1)는 도 3a의 대기 상태로 변환될 수 있다. 이때, 외부로부터 인가되는 전압이 제거됨에 따라, 제2 터널링층(114)의 밴드갭 에너지는 제2 밴드갭 에너지(Eg-114b)로부터 제1 밴드갭 에너지(Eg-114a)로 다시 증가할 수 있다. 이에 따라, 상술한 바와 같이, 대기 상태에서 제2 터널링층(114)는 제1 및 제3 터널링층(112, 116)과 함께 상기 터널링 장벽층으로 기능할 수 있다.
도 3c를 참조하면, 비휘발성 메모리 장치(1)가 대기 상태로부터 소거 동작을 수행할 수 있다. 상기 소거 동작은 채널층(102)의 홀을 전하 트랩층(120)으로 터널링시키는 동작(T3)을 의미할 수 있다. 전하 트랩층(120)으로 터널링된 상기 홀은 전하 트랩층(120)에 저장된 전자와 재결합하여 소멸됨으로써, 전하 트랩층(120)에 저장된 전기 신호가 소거될 수 있다.
상기 소거 동작을 수행하는 동안, 게이트 전극층(140)과 채널층(102) 사이에 인가되는 프로그램 전압은, 제2 터널링층(114)을 고저항 상태에서 저저항 상태로 변환시킬 수 있다. 즉, 상기 소거 전압은 제2 터널링층(114)의 상기 저항 스위칭 물질의 전기적 저항을 고저항 상태에서 저저항 상태로 변화시키는 문턱 전압 이상의 전압일 수 있다. 따라서, 게이트 전극층(140)과 채널층(102) 사이에 상기 소거 전압이 인가되는 동안, 제2 터널링층(114)은 제1 밴드갭 에너지(Eg-114a)보다 작은 제2 밴드갭 에너지(Eg-114b)를 가질 수 있다.
제2 터널링층(114)이 제2 밴드갭 에너지(Eg-114b)를 가질 때, 홀은 채널층(102)으로부터 제1 및 제3 터널링 폭(W1, W3)을 가지는 제1 및 제3 터널링층(112, 116)을 터널링한 후에, 전하 트랩층(120)으로 이동할 수 있다. 제2 터널링층(114)이 터널링 장벽의 기능을 수행하지 않기 때문에, 채널층(102)으로부터 전하 트랩층(120)으로의 홀 터널링 효율이 증가할 수 있다. 한편, 전하 트랩층(120)으로 터널링한 홀이 전하 트랩층(120) 내부의 전자와 재결합함으로써, 소거 동작이 수행될 수 있다.
한편, 도 3c에 도시되는 소거 동작이 종료된 후에, 비휘발성 메모리 장치(1)는 도 3a의 대기 상태로 변환될 수 있다. 이때, 외부로부터 인가되는 전압이 제거됨에 따라, 제2 터널링층(114)의 밴드갭 에너지는 제2 밴드갭 에너지(Eg-114b)로부터 제1 밴드갭 에너지(Eg-114a)로 다시 증가할 수 있다. 이에 따라, 상술한 바와 같이, 대기 상태에서 제2 터널링층(114)는 제1 및 제3 터널링층(112, 116)과 함께 터널링 장벽층으로 기능할 수 있다.
상술한 본 개시의 실시 예에 따르면, 비휘발성 메모리 장치는 제1 내지 제3 터널링층을 구비하는 터널링 구조물을 포함할 수 있다. 이 때, 상기 제1 및 제3 터널링층 사이에 배치되는 상기 제2 터널링층은 저항 스위칭 물질을 포함할 수 있다. 상기 제2 터널링층은 소정의 문턱 전압 이하에서는 전하 터널링에 대한 장벽 역할을 수행함으로써, 전하 트랩층에 저장된 전하의 보유 특성을 향상시킬 수 있다. 또한, 상기 제2 터널링층은 소정의 문턱 전압 이상에서는 전하 터널링에 대한 장벽층으로 기능하지 않음으로써, 상기 기판으로부터 상기 전하 트랩층으로의 전하 터널링을 증가시킬 수 있다. 이에 따라, 비휘발성 메모리 장치의 프로그램 및 소거 효율이 증가할 수 있다.
도 4은 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치(2)를 개략적으로 나타내는 회로도이다. 도 4를 참조하면, 비휘발성 메모리 장치(2)는 채널이 직렬 연결되는 복수의 셀 어레이를 구비하는 스트링(2a)을 포함한다. 스트링(2a)의 일단은 소스 라인(SL)에 연결되고, 스트링(2a)의 타단은 비트 라인(BL)에 연결된다. 스트링(2a)은 서로 직렬로 연결되는 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)를 구비할 수 있다. 또한, 스트링(2a)은 제1 메모리 셀 트랜지스터(MC1)와 소스 라인(SL) 사이에 배치되는 하부 선택 트랜지스터(LST) 및 제6 메모리 셀 트랜지스터(MC6)와 비트 라인(BL) 사이에 배치되는 상부 선택 트랜지스터(UST)를 포함할 수 있다. 도 4에서는 설명의 편의상 스트링(2a)이 6개의 메모리 셀 트랜지스터를 구비하는 것으로 도시하고 있지만, 반드시 이에 한정되는 것은 아니고, 스트링(2a)을 구성하는 메모리 셀 트랜지스터의 개수는 제한되지 않는다. 또한, 도 4에서는, 스트링(2a)이 각각 1개의 하부 선택 트랜지스터(LST) 및 상부 선택 트랜지스터(UST)를 구비하는 것으로 도시하고 있지만, 반드시 이에 한정되는 것은 아니다. 하부 선택 트랜지스터(LST)로서, 채널이 서로 직렬 연결되는 복수 개의 하부 선택 트랜지스터들이 배치될 수 있으며, 마찬가지로, 상부 선택 트랜지스터(UST)로서, 채널이 서로 직렬 연결되는 복수 개의 상부 선택 트랜지스터들이 배치될 수 있다. 비휘발성 메모리 장치(2)는 일 예로서, NAND 형 플래시 소자일 수 있다.
제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)는 소스 라인(SL)과 비트 라인(BL) 사이에서 각각 제1 내지 제6 채널층(ch1, ch2, ch3, ch4, ch5, ch6)을 구비할 수 있다. 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)은 제1 내지 제6 채널층(ch1, ch2, ch3, ch4, ch5, ch6)에 인접한 전하 트랩층을 각각 구비할 수 있다. 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)의 게이트 전극층은 각각 서로 다른 제1 내지 제6 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6)에 연결될 수 있다. 상부 선택 트랜지스터(UST)과 하부 선택 트랜지스터(LST)는 각각 턴온 또는 턴오프 됨으로써, 각각 비트 라인(BL) 및 소스 라인(SL) 사이의 전압을, 제1 내지 제6 채널층(ch1, ch2, ch3, ch4, ch5, ch6)에 인가하거나 또는 제1 내지 제6 채널층(ch1, ch2, ch3, ch4, ch5, ch6)으로부터 제거하는 역할을 수행할 수 있다. 상부 선택 트랜지스터(UST)과 하부 선택 트랜지스터(LST)의 게이트 전극층은 각각 상부 선택 라인(USL) 및 하부 선택 라인(LSL)에 연결될 수 있다.
일 실시 예에 있어서, 상부 선택 트랜지스터(UST)과 하부 선택 트랜지스터(LST)가 각각 턴온된 상태에서, 제1 내지 제6 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6)을 통해 대응되는 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)에 소정의 게이트 전압이 인가 될 수 있다. 상기 게이트 전압이 인가된 상기 메모리 셀 트랜지스터에서는, 상기 전하 트랩층과 상기 채널층 사이에서 프로그램 동작 또는 소거 동작이 발생할 수 있다. 상기 프로그램 동작 또는 소거 동작은, 상기 채널층 내의 전자 또는 홀이 상기 전하 트랩층으로 터널링함으로써, 상기 전하 트랩층으로 전자가 유입되거나 상기 전하 트랩층에 저장된 전자가 제거되는 동작으로 진행될 수 있다. 상기 프로그램 동작 또는 소거 동작에 따르는 상기 전자의 변화는 전기 신호로서 상기 전하 트랩층 내에 비휘발적으로 저장될 수 있다. 이에 따라, 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6)는 비휘발성 메모리 동작을 수행할 수 있다.
도 5a는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치(3)를 개략적으로 나타내는 단면도이다. 도 5b는 도 5a에 도시된 'A' 영역의 확대도이다. 도 5a 및 도 5b의 비휘발성 메모리 장치(3)는 도 4의 회로도를 가지는 비휘발성 메모리 장치(2)의 일 구현 예일 수 있다.
도 5a 및 도 5b를 참조하면, 비휘발성 메모리 장치(3)는 기판(201), 및 기판(201) 상의 전극 적층체(3a)를 포함한다. 전극 전층체(3a)는 서로 번갈아 배치되는 제1 내지 제8 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f, 310g, 310h)과 제1 내지 제8 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h)을 구비한다. 일 실시 예에서, 제8 층간 절연층(210h)는 제1 내지 제7 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g)보다 두껍게 형성될 수 있다. 일 실시 예에 있어서, 제1 내지 제7 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g)은 실질적으로 동일한 두께로 형성될 수 있다. 마찬가지로, 제1 내지 제8 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f, 310g, 310h)은 실질적으로 동일한 두께로 형성될 수 있다.
또한, 비휘발성 메모리 장치(3)는 제1 부분(10a)과 제2 부분(10b)을 구비하는 트렌치(10)를 포함한다. 트렌치(10)의 제1 부분(10a)은 기판(201) 상부에서 전극 적층체(3a)를 관통하도록 형성되며, 트렌치(10)의 제2 부분(10b)은 제1 부분(10a)의 하부로 불연속적으로 연장된 형태를 가지며, 기판(201) 내부에 형성될 수 있다.
트렌치(10)의 제1 부분(10a)은 제1 내지 제8 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f, 310g, 310h) 및 제1 내지 제8 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h) 의 측벽면을 노출시킬 수 있다. 또한, 비휘발성 메모리 장치(3)는 기판(201)과 전극 적층체(3a) 사이에 소스 컨택층(203)을 구비할 수 있다. 소스 컨택층(203)은 트렌치(10)의 제1 부분(10a)와 제2 부분(10b)을 기판(201)에 수직한 방향, 즉, z-방향을 따라 서로 분리시킬 수 있다. 즉, 트렌치(10)는 소스 컨택층(203)에 의해 기판(201)에 수직한 방향으로 불연속적으로 단절될 수 있다.
비휘발성 메모리 장치(3)는 트렌치(10)의 내벽면을 따라 배치되는 전하 장벽층(410)을 포함한다. 전하 장벽층(410)은 트렌치(10)의 제1 부분(10a)의 내벽면을 따라, 제1 내지 제8 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f, 310g, 310h) 및 제1 내지 제8 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h)을 커버하도록 배치될 수 있다. 또한, 전하 장벽층(410)은 트렌치(10)의 제2 부분(10b)의 내벽면을 따라 기판(201)을 커버하도록 배치될 수 있다.
또한, 비휘발성 메모리 장치(3)는 트렌치(10)의 내벽면을 따라 전하 장벽층(410) 상에 배치되는 전하 트랩층(420), 전하 트랩층(420) 상에 배치되는 터널링 구조물(430), 및 터널링 구조물(430)과 접하도록 배치되는 채널층(440)을 포함한다. 전하 장벽층(410), 전하 트랩층(420) 및 터널링 구조물(430)은 소스 컨택층(203)에 의해, 기판(201)에 수직인 방향에 대해 서로 분리될 수 있다. 일 예로서, 전하 장벽층(410), 전하 트랩층(420) 및 터널링 구조물(430)은 트렌치(10)의 제1 및 제2 부분(10a)을 각각 커버하도록 배치될 수 있다. 반면에, 채널층(440)은 트렌치(10)의 제1 및 제2 부분(10a) 및 소스 컨택층(203)을 모두 커버하도록 형성될 수 있다. 즉, 채널층(440)의 일부분은 소스 컨택층(203)의 측벽면과 접도록 배치될 수 있다. 이에 따라, 채널층(440)이 소스 컨택층(203)과 전기적으로 연결될 수 있다.
도 5b를 참조하면, 터널링 구조물(430)은 제1 절연물질을 구비하는 제1 터널링층(430a), 저항 스위칭 물질을 구비하는 제2 터널링층(430b) 및 제2 절연 물질을 구비하는 제3 터널링층(430c)을 포함한다. 제1 내지 제3 터널링층(430a, 430b, 430c)은 기판(201)에 수직인 방향(즉, z-방향)으로 각각 연장될 수 있다. 한편, 채널층(440) 상에는 필링 절연층(450)이 형성될 수 있다. 일 실시 예에서, 필링 절연층(450)은 트렌치(10) 내부 공간을 채우도록 배치될 수 있다.
필링 절연층(450)의 상부에는 채널 컨택층(460)이 배치될 수 있다. 채널 컨택층(460)은 비트 라인(미도시)과 전기적으로 연결됨으로써, 채널층(440)의 일단을 상기 비트 라인과 전기적으로 연결될 수 있다. 한편, 상술한 바와 같이, 채널층(440)의 타단은 소스 컨택층(203)과 연결될 수 있으며, 채널층(440)의 타단은 소스 컨택층(2013)을 경유하여 소스 라인(미도시)와 전기적으로 연결될 수 있다.
한편, 제1 내지 제8 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f, 310g, 310h)이 측면 방향(예로서 x-방향, 또는 y-방향)으로 커버하는 전하 장벽층(410), 전하 트랩층(420), 터널링 구조물(430) 및 채널층(440)의 부분은 도 4에 개시된 하부 선택 트랜지스터(LST), 제1 내지 제6 메모리 셀 트랜지스터(MC1, MC2, MC3, MC4, MC5, MC6) 및 상부 선택 트랜지스터(UST)를 각각 구성할 수 있다.
도 5a 및 도 5b를 다시 참조하면, 기판(201)은 반도체 기판일 수 있다. 상기 반도체 기판은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 상기 반도체 기판은 n형 또는 p형으로 도핑되어 전도성을 가질 수 있다. 기판(201) 상에 소스 컨택층(203)이 배치된다. 소스 컨택층(203)은 일 예로서, n형 또는 p형으로 도핑된 반도체를 포함할 수 있다. 구체적으로, 소스 컨택층(203)은 n형으로 도핑된 실리콘을 포함할 수 있다.
몇몇 실시 예들에 있어서, 도시되지는 않았지만, 기판(201)은 n형 또는 p형 도펀트가 도핑되어 형성되는 웰(well)을 포함할 수 있다. 기판(201)과 소스 컨택층(203) 사이에는 다양한 형태의 반도체 집적 회로가 배치될 수 있다. 일 예로서, 기판(201)과 소스 컨택층(203) 사이에는 1층 이상의 전도성 회로 패턴층과, 상기 전도성 회로 패턴을 절연하는 1층 이상의 절연 패턴층이 배치될 수 있다.
소스 컨택층(230) 상에 소스 절연층(205)이 배치될 수 있다. 소스 절연층(205)은 소스 컨택층(230)과 제1 게이트 전극층(310a)을 전기적으로 절연할 수 있다. 소스 절연층(205)는 일 예로서, 절연성 산화물, 절연성 질화물, 절연성 산질화물 등을 포함할 수 있다.
한편, 소스 컨택층(203) 상에 제1 내지 제8 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f, 310g, 310h) 및 제1 내지 제8 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h)이 교대로 배치될 수 있다.
제1 내지 제8 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f, 310g, 310h)은 도 4와 관련하여 상술한, 비휘발성 메모리 장치의 하부 선택 라인(미도시), 워드 라인(미도시) 및 상부 선택 라인(미도시)과 전기적으로 연결될 수 있다. 제1 내지 제8 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f, 310g, 310h)은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 실리사이드, 전도성 금속 산화물, 전도성 금속카바이드 등을 포함할 수 있다. 제1 내지 제8 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f, 310g, 310h)은 일 예로서, 텅스텐, 티타늄, 구리, 루테늄, 텅스텐 질화물, 티타늄질화물, 탄탈륨질화물, 루테늄 산화물 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드 또는 이들의 둘 이상의 조합을 포함할 수 있다.
제1 내지 제8 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h)은 일 예로서, 절연성 산화물, 절연성 질화물, 절연성 산질화물 등을 포함할 수 있다. 제1 내지 제8 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g)은 일 예로서, 실리콘산화물, 실리콘질화물, 실리콘산질화물을 포함할 수 있다.
전하 장벽층(410)은 채널층(440)로부터 전하 트랩층(420)에 유입된 전자 또는 홀이 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f, 310g, 310h)으로 이동하는 것을 억제하는 장벽층으로서의 기능을 수행할 수 있다. 전하 장벽층(410)의 구성은 도 1과 관련하여 상술한 전하 장벽층(130)의 구성과 실질적으로 동일할 수 있다.
전하 트랩층(420)은 상기 메모리 셀 트랜지스터의 프로그램 동작 시에 채널층(440)로부터 유입된 전자를 전하 트랩층(420)의 트랩 사이트 내에 포획하여, 상기 전자를 비휘발적으로 저장할 수 있다. 또한, 전하 트랩층(420)은 소거 동작 시에 채널층(440)로부터 유입된 홀을 전하 트랩층(420) 내에 저장된 전자와 재결합시킴으로써, 상기 저장된 전자를 소거시키는 역할을 수행할 수 있다. 전하 트랩층(420)의 구성은 도 1과 관련하여 상술한 전하 트랩층(120)의 구성과 실질적으로 동일하다.
터널링 구조물(430)은 제1 내지 제3 터널링층(430a, 430b, 430c)을 포함할 수 있다. 제1 터널링층(430a)은 채널층(440)과 접하도록 배치되며, 제3 터널링층(430c)은 전하 트랩층(420)과 접하도록 배치될 수 있다. 제2 터널링층(430b)는 제1 터널링층(430a) 및 제3 터널링층(430c) 사이에 배치될 수 있다. 제1 내지 제3 터널링층(430a, 430b, 430c)의 구성 및 기능은 도 1, 도 3a 내지 도 3c와 관련하여 상술한 제1 내지 제3 터널링층(112, 114, 116)의 구성 및 기능과 실질적으로 동일할 수 있다.
채널층(440)은 기판(101)에 수직한 방향(즉, z-방향)으로 연장되고 터널링 구조물(430)을 커버하도록 배치될 수 있다. 또한, 채널층(440)의 일부분은 소스 컨택층(203)과 접하도록 배치됨으로써, 소스 컨택층(203)을 통해 소스 라인(미도시)과 전기적으로 연결될 수 있다. 채널층(440)은 일 예로서, 반도체 물질을 포함할 수 있다. 상기 반도체 물질은 실리콘, 게르마늄, 실리콘게르마늄, 갈륨비소, 인듐갈륨비소 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에서, 상기 반도체 물질은 n형 또는 p형으로 도핑될 수 있다. 채널층(440)은 다른 예로서, 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 금속 산화물은 인듐-갈륨-아연 산화물, 인듐-주석 산화물 등을 포함할 수 있다. 한편, 트렌치(10) 내부의 채널층(440) 사이의 공간은 필링 절연층(450)로 채워질 수 있다. 필링 산화물(450)은 절연 물질을 포함할 수 있다. 상기 절연물질은 일 예로서, 산화물, 질화물, 또는 산질화물을 포함할 수 있다.
상술한 바와 같이, 본 개시의 실시 예에 따르면, 메모리 셀 트랜지스터들 내부의 터널링 구조물은 제1 내지 제3 터널링층을 포함한다. 상기 제1 및 제3 터널링층 사이에 배치되는 상기 제2 터널링층은 저항 스위칭 물질을 포함할 수 있다. 상기 제2 터널링층은 소정의 문턱 전압 이하에서는 전하 터널링에 대한 장벽 역할을 수행함으로써, 전하 트랩층에 저장된 전하의 보유 특성을 향상시킬 수 있다. 또한, 상기 제2 터널링층은 소정의 문턱 전압 이상에서는 전하 터널링에 대한 장벽층으로서의 기능이 제거됨으로써, 상기 기판으로부터 상기 전하 트랩층으로의 전하 터널링이 증가할 수 있다. 이에 따라, 비휘발성 메모리 장치의 프로그램 및 소거 동작의 효율이 향상될 수 있다.
도 6 내지 도 11은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다. 구체적으로, 도 6 내지 도 11과 관련하여 상술하는 비휘발성 메모리 장치의 제조 방법은, 도 5a 및 도 5b와 관련하여 상술한 비휘발성 메모리 장치(3)의 제조 방법에 적용될 수 있다.
도 6을 참조하면, 기판(201)을 제공한다. 기판(201)은 반도체 기판일 수 있다. 상기 반도체 기판은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판일 수 있다. 상기 반도체 기판은 n형 또는 p형으로 도핑되어 전도성을 가질 수 있다.
이어서, 기판(201) 상에 희생층(202) 및 소스 절연층(205)을 형성한다. 희생층(202)은 기판(201) 및 소스 절연층(205)과 서로 식각 선택비를 가지는 물질을 포함할 수 있다. 희생층(202)은 후술하는 도 10과 관련된 공정 단계에서, 제거되고, 희생층(202)에 제거된 공간에 소스 컨택층(203)이 형성될 수 있다. 희생층(202)은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다.소스 절연층(205)은 일 예로서, 산화물, 질화물 도는 산질화물을 포함할 수 있다. 희생층(202) 및 소스 절연층(205)은 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
이어서, 소스 절연층(205) 상에 전극 적층체(3a)를 형성한다. 전극 적층체(3a)는 서로 번갈아 적층되는 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f, 310g, 310h) 및 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h)을 포함한다. 도시되는 바와 같이, 최하층 게이트 전극층(310a)는 소스 절연층(205)과 접할 수 있다. 최상층 층간 절연층(210h)는, 나머지 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g)보다 큰 두께를 가질 수 있다. 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f, 310g, 310h) 및 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h)은 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
도 7을 참조하면, 기판(201) 상에서 전극 적층체(3a), 소스 절연층(205) 및 희생층(202)을 관통하는 트렌치(10')를 형성한다. 구체적으로, 기판(201) 상에서 전극 적층체(3a), 소스 절연층(205) 및 희생층(202)을 선택적으로 식각하여, )기판(201)을 노출시키는 트렌치(10')를 형성한다. 상기 식각 결과, 트렌치(10')의 측벽면 상에 전극 적층체(3a), 소스 절연층(205) 및 희생층(202)의 측면이 노출될 수 있다. 트렌치(10')를 형성하는 방법은 일 예로서, 비등방성 식각 방법이 적용될 수 있다.
도 8을 참조하면, 트렌치(10')의 내벽면 상에 전하 장벽층(410), 전하 트랩층(420), 터널링 구조물(430) 및 채널층(440)을 순차적으로 형성한다. 터널링 구조물(430)은 도 5a에 도시된 바와 같이, 채널층(440)으로부터, 제1 터널링층(430a), 제2 터널링층(430b) 및 제3 터널링층(430c) 순으로 형성될 수 있다. 전하 장벽층(410), 전하 트랩층(420), 제1 내지 제3 터널링층(430a, 430b, 430c) 및 채널층(440)은 일 예로서, 각각 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
이어서, 전하 장벽층(410), 전하 트랩층(420), 터널링 구조물(430) 및 채널층(440)이 형성된 트렌치(10')의 내부를 절연 물질로 채워, 필링 절연층(450)을 형성한다. 상기 절연 물질은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다.
이어서, 트렌치(10') 외부에 형성된 전하 장벽층(410), 전하 트랩층(420), 터널링 구조물(430), 채널층(440) 및 필링 절연층(450)에 대해 평탄화 공정을 진행할 수 있다. 그 결과, 도 8에 도시되는 것과 같이, 전하 장벽층(410), 전하 트랩층(420), 터널링 구조물(430), 채널층(440) 및 필링 절연층(450)의 상면이 최상층 층간 절연층(210g)의 상면과 동일 평면 상에 배치될 수 있다. 상기 평탄화 공정은 일 예로서, 화학적 기계적 연마법을 적용할 수 있다.
도 9를 참조하면, 필링 절연층(450)의 상부 부분을 선택적으로 식각하여 리세스를 형성한다. 이어서, 상기 리세스에 전도성 물질을 채워, 채널 컨택층(460)을 형성한다. 상기 전도성 물질은 일 예로서, n형 또는 p형으로 도핑된 반도체를 포함할 수 있다. 구체적인 일 예로서, 상기 전도성 물질은 n형으로 도핑된 실리콘일 수 있다. 채널 컨택층(460)은 측면 방향으로 채널층(440)과 접하도록 형성될 수 있다.
도 10을 참조하면, 전극 적층체(3a) 및 소스 절연층(205)을 관통하여 희생층(202)을 노출시키는 트렌치(미도시)를 형성한다. 이어서, 상기 트렌치로 식각액을 제공하여 희생층(202)을 식각 제거한다. 또한, 희생층(202)을 제거한 후에, 측면 방향으로 노출되는 전하 장벽층(410), 전하트랩층(420), 및 터널링 구조물(430)을 순차적으로 식각하여 채널층(440)을 노출시키는 측면 리세스 공간(20)을 형성한다. 측면 리세스 공간(20)이 형성됨에 따라, 트렌치(10')는 서로 분리된 제1 부분(10a)과 제2 부분(10b)을 포함하는 트렌치(10)로 변환될 수 있다.
도 11을 참조하면, 측면 리세스 공간(20)에 대해 전도성 물질을 채워, 소스 컨택층(203)을 형성할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형으로 도핑된 반도체를 포함할 수 있다. 구체적인 일 예로서, 상기 전도성 물질은 n형으로 도핑된 실리콘일 수 있다. 소스 컨택층(203)은 채널층(440)의 일부분과 접하도록 형성될 수 있다.
도 12는 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치(4)를 개략적으로 나타내는 단면도이다. 도 12의 비휘발성 메모리 장치(4)는 도 4의 회로도를 가지는 비휘발성 메모리 장치(2)의 일 구현 예일 수 있다.
비휘발성 메모리 장치(4)는 도 5a 및 도 5b와 관련하여 상술한 비휘발성 메모리 장치(3)와 비교할 때, 제1 트렌치(30) 및 제1 트렌치(30) 내부에 형성되는 제2 트렌치(40)를 구비하는 점에서 차별될 수 있다. 도 12를 참조하면, 제1 트렌치(30)의 내벽면을 따라, 전하 장벽층(410), 전하 트랩층(420), 터널링 구조물(430) 및 채널층(440)이 순차적으로 배치되며, 제2 트렌치(40)의 내벽면을 따라 채널층(440)이 배치될 수 있다. 또한, 비휘발성 메모리 장치(4)는 비휘발성 메모리 장치(3)와 비교할 때, 소스 컨택층(203)을 구비하지 않는다. 이에 따라, n형 또는 p형으로 도핑되어 전도성을 가지는 기판(201)이 소스 라인(미도시)에 연결될 수 있다. 도 12를 참조하면, 제2 트렌치(40) 내의 채널층(440)이 기판(201)과 직접 접하도록 배치될 수 있다. 채널층(440)의 일단은 기판(201)을 경유하여 상기 소스 라인에 전기적으로 연결될 수 있다. 또한, 채널층(440)의 타단은, 상술한 바와 같이, 채널 컨택층(460)을 경유하여 비트 라인(미도시)에 전기적으로 연결될 수 있다.
상술한 바와 같이, 비휘발성 메모리 장치(4)는 메모리 셀 트랜지스터들 내부에 제1 내지 제3 터널링층을 포함하는 터널링 구조물을 포함할 수 있다. 상기 제1 및 제3 터널링층 사이에 배치되는 상기 제2 터널링층은 저항 스위칭 물질을 포함할 수 있다. 상기 제2 터널링층은 소정의 문턱 전압 이하에서는 전하 터널링에 대한 장벽 역할을 수행함으로써, 전하 트랩층에 저장된 전하의 보유 특성을 향상시킬 수 있다. 또한, 상기 제2 터널링층은 소정의 문턱 전압 이상에서는 전하 터널링에 대한 장벽층으로서의 기능이 제거됨으로써, 상기 기판으로부터 상기 전하 트랩층으로의 전하 터널링이 증가할 수 있다. 이에 따라, 비휘발성 메모리 장치의 프로그램 및 소거 동작의 효율이 향상될 수 있다.
도 13 내지 도 16은 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 단면도이다. 구체적으로, 도 13 내지 도 16과 관련하여 상술하는 비휘발성 메모리 장치의 제조 방법은, 도 12와 관련하여 상술한 비휘발성 메모리 장치(4)의 제조 방법에 적용될 수 있다.
도 13을 참조하면, 기판(201)을 제공한다. 기판(201)은 n형 또는 p형으로 도핑되어 전도성을 가지는 반도체 기판일 수 있다. 이어서, 기판(201) 상에 소스 절연층(205)을 형성한다. 소스 절연층(205)은 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
이어서, 소스 절연층(205) 상에 전극 적층체(3a)를 형성한다. 전극 적층체(3a)는 서로 번갈아 적층되는 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f, 310g, 310h) 및 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h)을 포함한다. 도시되는 바와 같이, 최하층 게이트 전극층(310a)는 소스 절연층(205)과 접할 수 있다. 최상층 층간 절연층(210h)는, 나머지 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g)보다 큰 두께를 가질 수 있다. 게이트 전극층(310a, 310b, 310c, 310d, 310e, 310f, 310g, 310h) 및 층간 절연층(210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h)은 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
도 14를 참조하면, 기판(201) 상에서 전극 적층체(3a) 및 소스 절연층(205)을 관통하는 제1 트렌치(30)를 형성한다. 상기 식각 결과, 제1 트렌치(30)의 측벽면 상에 전극 적층체(3a) 및 소스 절연층(205)의 측면이 노출될 수 있다. 제1 트렌치(30)를 형성하는 방법은 일 예로서, 비등방성 식각 방법이 적용될 수 있다.
이어서, 제1 트렌치(30)의 내벽면 상에 전하 장벽층(410), 전하 트랩층(420), 터널링 구조물(430)을 순차적으로 형성한다. 터널링 구조물(430)은 도 5a에 도시된 바와 같이, 전하 트랩층(420)으로부터, 제3 터널링층(430c), 제2 터널링층(430b) 및 제1 터널링층(430a) 순으로 형성될 수 있다. 전하 장벽층(410), 전하 트랩층(420), 및 제1 내지 제3 터널링층(430a, 430b, 430c)은 일 예로서, 각각 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
도 15를 참조하면 제1 트렌치(30)의 내부에 제2 트렌치(40)를 형성한다. 구체적인 실시 예에서, 제1 트렌치(30)의 바닥면 상에 형성된 터널링 구조물(430), 전하 트랩층(420) 및 전하 장벽층(410)을 선택적으로 식각하고, 이어서, 기판(201)을 소정의 깊이로 비등성성 식각함으로써, 제2 트렌치(40)를 형성할 수 있다.
이어서, 제1 트렌치(30) 및 제2 트렌치(40)의 내벽면을 따라, 채널층(440)을 형성한다. 이에 따라, 채널층(440)은 제1 트렌치(30)의 터널링 구조물(430) 상에 형성되고, 제2 트렌치(40)의 기판(201) 상에 형성될 수 있다. 또한, 채널층(440)은 제1 트렌치(30)와 제2 트렌치(40)의 경계 부분에서, 전하 장벽층(410), 전하 트랩층(420) 및 터널링 구조물(430)의 일부분 상에 형성될 수 있다. 채널층(440)은 일 예로서, 각각 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다.
이어서, 전하 장벽층(410), 전하 트랩층(420), 터널링 구조물(430) 및 채널층(440)이 형성된 제1 및 제2 트렌치(30, 40)의 내부를 절연 물질로 채워, 필링 절연층(450)을 형성한다. 상기 절연 물질은 일 예로서, 산화물, 질화물 또는 산질화물을 포함할 수 있다.
이어서, 제1 트렌치(30) 외부에 형성된 전하 장벽층(410), 전하 트랩층(420), 터널링 구조물(430), 채널층(440) 및 필링 절연층(450)에 대해 평탄화 공정을 진행할 수 있다. 그 결과, 도 15에 도시되는 것과 같이, 전하 장벽층(410), 전하 트랩층(420), 터널링 구조물(430), 채널층(440) 및 필링 절연층(450)의 상면이 최상층 층간 절연층(210g)의 상면과 동일 평면 상에 배치될 수 있다. 상기 평탄화 공정은 일 예로서, 화학적 기계적 연마법을 적용할 수 있다.
도 16을 참조하면, 필링 절연층(450)의 상부 부분을 선택적으로 식각하여 리세스를 형성한다. 이어서, 상기 리세스에 전도성 물질을 채워, 채널 컨택층(460)을 형성한다. 상기 전도성 물질은 일 예로서, n형 또는 p형으로 도핑된 반도체를 포함할 수 있다. 구체적인 일 예로서, 상기 전도성 물질은 n형으로 도핑된 실리콘일 수 있다. 채널 컨택층(460)은 측면 방향으로 채널층(440)과 접하도록 형성될 수 있다. 상술한 공정을 통해, 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 제조할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2 3: 비휘발성 메모리 장치
10 10'30 40: 트렌치, 20: 측면 리세스 공간,
101 201: 기판, 102: 채널층, 105: 소스 영역, 106: 드레인 영역,
110: 터널링 구조물, 112-114-116: 제1 내지 제3 터널링층,
120: 전하 트랩층, 130: 전하 장벽층,
140: 게이트 전극층,
203: 소스 컨택층, 205: 소스 절연층, 210a, 210b, 210c, 210d, 210e, 210f, 210g, 210h: 제1 내지 제8 층간 절연층
310a, 310b, 310c, 310d, 310e, 310f, 310g, 310h: 제1 내지 제8 게이트 전극층,
410: 전하 장벽층, 420: 전하 트랩층,
430: 터널 구조물, 430a-430b-430c: 제1 내지 제3 터널링층,
440: 채널층, 450: 필링 절연층, 460: 채널 컨택층.

Claims (19)

  1. 채널층을 구비하는 기판;
    상기 채널층 상에 배치되고 제1 절연물질을 포함하는 제1 터널링층;
    상기 제1 터널링층 상에 배치되고 저항 스위칭 물질을 포함하는 제2 터널링층;
    상기 제2 터널링층 상에 배치되고 제2 절연 물질을 포함하는 제3 터널링층;
    상기 제3 터널링층 상에 배치되는 전하 트랩층;
    상기 전하 트랩층 상에 배치되는 전하 장벽층; 및
    상기 전하 장벽층 상에 배치되는 게이트 전극층을 포함하고,
    상기 저항 스위칭 물질은 인가되는 전계의 크기에 따라 전기적 저항이 고저항 상태와 저저항 상태 사이에서 가역적으로 변화하는
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 제2 터널링층은
    소정의 문턱 전압 이상의 전압이 상기 제2 터널링층에 인가될 때, 상기 전압에 응답하여 비선형적으로 증가하는 출력 전류를 가지는
    비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 저항 스위칭 물질은
    인듐-안티몬-텔루륨계 합금, 게르마늄-안티몬-텔루륨계 합금, 비소-안티몬-텔루륨계 합금, 및 주석-안티몬-텔루륨계 합금으로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
    비휘발성 메모리 장치.
  4. 제1 항에 있어서,
    상기 저항 스위칭 물질은
    니오븀산화물, 바나듐산화물, 구리가 도핑된 실리콘 산화물, 및 은이 도핑된 티타늄 산화물로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
    비휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 제1 및 제2 절연물질은
    실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
    비휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 전하 장벽층은
    실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
    비휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 채널층은
    실리콘, 게르마늄, 실리콘게르마늄, 갈륨비소, 인듐갈륨비소, 인듐-갈륨-아연 산화물 및 인듐-주석 산화물 중에서 선택되는 적어도 하나를 포함하는
    비휘발성 메모리 장치.
  8. 제1 항에 있어서,
    상기 채널층의 서로 다른 단부의 상기 기판 영역에 각각 배치되는 소스 영역 및 드레인 영역을 더 포함하는
    비휘발성 메모리 장치.
  9. 기판;
    상기 기판 상에 배치되는 전극 적층체로서, 상기 전극 적층체는 상기 기판에 수직인 방향으로 번갈아 적층되는 게이트 전극층 및 층간 절연층을 포함함;
    상기 기판 상에서 상기 전극 적층체를 관통하여 상기 게이트 전극층 및 상기 층간 절연층의 측벽면을 노출시키는 트렌치;
    상기 트렌치의 내벽면을 따라 상기 층간 절연층 및 상기 게이트 전극층을 커버하도록 배치되는 전하 장벽층;
    상기 트렌치의 내벽면을 따라 상기 전하 장벽층 상에 배치되는 전하 트랩층;
    상기 트렌치의 내벽면을 따라 전하 트랩층 상에 배치되는 터널링 구조물; 및
    상기 터널링 구조물과 접하도록 배치되는 채널층을 포함하되,
    상기 터널링 구조물은
    제1 절연물질을 포함하는 제1 터널링층;
    저항 스위칭 물질을 포함하는 제2 터널링층; 및
    제2 절연 물질을 포함하는 제3 터널링층을 포함하는
    비휘발성 메모리 장치.
  10. 제9 항에 있어서,
    상기 제1 내지 제3 터널링층은 상기 기판에 수직인 방향으로 각각 연장되는
    비휘발성 메모리 장치.
  11. 제9 항에 있어서,
    상기 저항 스위칭 물질은 인가되는 전계의 크기에 따라 전기적 저항이 고저항 상태와 저저항 상태 사이에서 가역적으로 변화하는
    비휘발성 메모리 장치.
  12. 제9 항에 있어서,
    상기 제2 터널링층은
    소정의 문턱 전압 이상의 전압이 상기 제2 터널링층에 인가될 때, 상기 인가 전압에 응답하여 비선형적으로 증가하는 출력 전류를 가지는
  13. 제9 항에 있어서,
    상기 저항 스위칭 물질은
    인듐-안티몬-텔루륨계 합금, 게르마늄-안티몬-텔루륨계 합금, 비소-안티몬-텔루륨계 합금, 및 주석-안티몬-텔루륨계 합금으로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
    비휘발성 메모리 장치.
  14. 제9 항에 있어서,
    상기 저항 스위칭 물질은
    니오븀산화물, 바나듐산화물, 구리가 도핑된 실리콘 산화물, 및 은이 도핑된 티타늄 산화물로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
    비휘발성 메모리 장치.
  15. 제9 항에 있어서,
    상기 제1 및 제2 절연물질은
    실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
    비휘발성 메모리 장치.
  16. 제9 항에 있어서,
    상기 전하 장벽층은
    실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
    비휘발성 메모리 장치.
  17. 제9 항에 있어서,
    상기 채널층은
    실리콘, 게르마늄, 실리콘게르마늄, 갈륨비소, 인듐갈륨비소, 인듐-갈륨-아연 산화물 및 인듐-주석 산화물 중에서 선택되는 적어도 하나를 포함하는
    비휘발성 메모리 장치.
  18. 제9 항에 있어서,
    상기 채널층의 양단부와 각각 전기적으로 연결되는 소스 라인 및 비트 라인을 더 포함하는
    비휘발성 메모리 장치.
  19. 제9 항에 있어서,
    상기 기판과 상기 적층 구조체 사이에 배치되고,
    상기 채널층과 접하는 소스 컨택층을 더 포함하는
    비휘발성 메모리 장치.
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