KR101067412B1 - 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법 - Google Patents
일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법 Download PDFInfo
- Publication number
- KR101067412B1 KR101067412B1 KR1020090102324A KR20090102324A KR101067412B1 KR 101067412 B1 KR101067412 B1 KR 101067412B1 KR 1020090102324 A KR1020090102324 A KR 1020090102324A KR 20090102324 A KR20090102324 A KR 20090102324A KR 101067412 B1 KR101067412 B1 KR 101067412B1
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- etching
- etching mask
- junction
- word line
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 42
- 239000012535 impurity Substances 0.000 claims description 32
- 239000000463 material Substances 0.000 claims description 32
- 229910052710 silicon Inorganic materials 0.000 claims description 32
- 239000010703 silicon Substances 0.000 claims description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 31
- 239000004020 conductor Substances 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- 230000006870 function Effects 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 5
- 239000011810 insulating material Substances 0.000 claims description 3
- 239000002210 silicon-based material Substances 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims 1
- 239000010408 film Substances 0.000 description 47
- 239000004065 semiconductor Substances 0.000 description 44
- 238000010586 diagram Methods 0.000 description 9
- 230000010354 integration Effects 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005415 magnetization Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66143—Schottky diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
Abstract
본 발명은 비휘발성 메모리 어레이와 그 동작 및 제조방법에 관한 것으로, 더욱 상세하게는 워드라인과 비트라인 사이에 PN 접합 또는 쇼트키(Schottky) 접합을 형성하고 워드라인과 접한 절연막을 파괴시킴으로써 프로그램하고, 상기 PN 접합 또는 쇼트키 접합의 성질을 이용하여 읽기하는 것을 특징으로 하는 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법에 관한 것이다.
일회프로그램, 비휘발성메모리, 어레이, PN접합, 쇼트키접합, Schottky
Description
본 발명은 비휘발성 메모리 어레이와 그 동작 및 제조방법에 관한 것으로, 더욱 상세하게는 워드라인과 비트라인 사이에 PN 접합 또는 쇼트키(Schottky) 접합을 형성하고 워드라인과 접한 절연막을 파괴시킴으로써 프로그램하고, 상기 PN 접합 또는 쇼트키 접합의 성질을 이용하여 읽기하는 것을 특징으로 하는 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법에 관한 것이다.
시간이 지남에 따라, 공정기술의 발전에 힘입은 소자의 축소, 3차원 구조의 소자 개발, 적층 구조의 어레이 개발 등을 통하여 메모리의 집적도가 계속적으로 향상되고 있으며, 이제는 테라 레벨(10의 12승)을 넘어 페타 레벨(10의 15승)의 집적까지 전망하고 있는 상황이다.
고집적을 위해서는 플로팅 게이트(floating gate) 구조보다는 전하 포획(charge trap)을 기본 메카니즘으로 하는 플래시 메모리 소자가 유리하다.
그러나, 후자의 경우 소자의 크기가 점점 극소화됨에 따라 전하 보유 능 력(retention) 및 반복적인 쓰기 읽기 지우기 등의 동작 후 오류에 대한 강인성(endurance) 등과 관련한 신뢰성 문제가 대두 되고 있다.
특히, 전하를 저장부에 넣고 빼는 방법으로 동작시키는 기존 메모리 소자의 경우에는 우주선 등의 영향을 받을 수밖에 없어 군사나 우주개발 분야에는 전혀 사용할 수 없는 문제점이 있다.
따라서, 한번의 프로그램만 허용되더라도 고집적이 가능하면서 시간이 아무리 흘러도 프로그램 상태가 변하지 않고(retention이 강하고), 반복적인 읽기를 하더라도 오류가 발생하지 않으며(endurance에도 강하며), 우주선 등의 영향을 받지 않는 새로운 비휘발성 메모리 소자가 요구되고 있다.
상기 종래 기술적 과제를 해결하고자, 전하 포획을 위한 유전물질을 사용하지 않으며 MOSFET이 아닌 MIS 구조 기반의 새로운 메모리 소자를 제안하여, 교차되는 워드라인과 비트라인 사이에는 PN 접합 또는 쇼트키 접합을 형성하고 워드라인과 접한 절연막을 파괴시킴으로써 프로그램하고, 상기 PN 접합 또는 쇼트키 접합의 성질을 이용하여 읽기하는 것을 특징으로 하는 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법을 제공하는 것은 본 발명의 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 각 태양별 대표적인 과제 해결 수단은 다음과 같다.
먼저, 본 발명에 의한 일회 프로그램 가능한 비휘발성 메모리 어레이는 반도체 기판에 제 1 반도체 물질로 형성된 하나 이상의 비트라인과, 상기 각 비트라인과 교차되며 도전성 물질로 형성된 하나 이상의 워드라인을 포함하여 구성된 비휘발성 메모리 어레이에 있어서, 상기 교차되는 각 워드라인과 비트라인 사이에는, 상기 워드라인과 접하며 절연막이 형성되고, 상기 절연막과 접하며 상기 비트라인과 PN 접합을 이루도록 제 2 반도체 물질이 개재되거나, 상기 제 2 반도체 물질의 개재없이 상기 절연막과 접하며 바로 상기 비트라인이 형성되어 상기 절연막의 파괴시 상기 워드라인과 상기 비트라인 간에 쇼트키 접합이 형성되도록 한 것을 특징으로 한다.
그리고, 본 발명에 의한 일회 프로그램 가능한 비휘발성 메모리 어레이의 동작방법은 상기 반도체 기판에는 접지 전압(GND)을 인가하고, 상기 교차되는 각 워드라인과 비트라인 사이에 형성되는 메모리 셀들 중 쓰고자하는 특정 셀을 지나는 선택된 비트라인에는 접지 전압(GND)을, 선택된 워드라인에는 상기 절연막이 파괴될 정도로 높은 프로그램 전압(VPRG)을 인가하고, 비선택 비트라인들 및 비선택 워드라인들에는 각각 상기 프로그램 전압과 접지 전압 사이의 크기를 갖는 전압(VCC)(VPASS)을 인가하여, 상기 특정 셀을 프로그램시키는 것을 특징으로 한다.
그리고, 본 발명에 의한 일회 프로그램 가능한 비휘발성 메모리 어레이의 제조방법은 준비된 P형 실리콘 기판에 N형 불순물 이온을 주입후 어닐링 공정을 수행하여 N형 불순물 도핑층을 형성하는 제 1 단계와; 상기 기판 전면에 제 1 식각 마스크 물질을 증착후 식각하여 비트라인 방향으로 제 1 식각 마스크를 형성하는 제 2 단계와; 상기 제 1 식각 마스크로 상기 기판을 상기 N형 불순물 도핑층을 지나도록 식각하여 하나 이상의 실리콘 핀을 형성하는 제 3 단계와; 상기 제 1 식각 마스크를 제거하고, 상기 기판 전면에 분리절연막 물질을 증착하고 평탄화시켜 상기 실리콘 핀 사이에 분리절연막을 형성시키는 제 4 단계와; 상기 각 실리콘 핀 상부에 실리콘산화막을 형성시키는 제 5 단계와; 상기 기판 전면에 도전성 물질 및 제 2 식각 마스크 물질을 순차 증착한 후 상기 제 2 식각 마스크 물질을 식각하여 워드라인 방향으로 제 2 식각 마스크를 형성하는 제 6 단계와; 상기 제 2 식각 마스크로 상기 도전성 물질을 식각하여 하나 이상의 워드라인을 형성하는 제 7 단계를 포 함하여 구성된 것을 특징으로 한다.
본 발명에 의하면, 교차되는 워드라인과 비트라인 사이에 PN 접합 또는 쇼트키 접합을 형성하고 워드라인과 접한 절연막을 파괴시킴으로써 프로그램하고, 상기 PN 접합 또는 쇼트키 접합의 성질을 이용하여 읽기 동작을 함으로써, 기존의 사진 식각공정으로도 얼마든지 고집적 가능한 메모리 어레이 구현이 가능하며, 선택된 셀만 정확하게 쓸 수 있고 한번 프로그램된 셀의 상태는 아무리 시간이 흘러도 변경되지 아니하며, 아무리 많은 셀이 하나의 워드라인에 공유하더라도 이웃 셀의 영향을 전혀 받지 않고 정확하게 반복적으로 읽기를 할 수 있는 메모리 어레이를 구현한 효과가 있다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
도 1 및 도 2는 각각 본 발명에 의한 비휘발성 메모리 어레이를 이루는 단위 셀의 구조를 보여주는 일측 단면도이고, 도 3 내지 도 11은 본 발명에 의한 비휘발성 메모리 어레이의 제조공정을 보여주는 공정 사시도이고, 도 12 내지 도 18은 본 발명에 의한 비휘발성 메모리 어레이의 다른 제조공정을 보여주는 공정 사시도이고, 도 19 내지 도 21은 본 발명에 의한 비휘발성 메모리 어레이의 동작원리를 설명하기 위한 레이아웃이고, 도 22는 PN 접합에서 순방향 바이어스가 인가될때의 에너지 밴드도이고, 도 23은 PN 접합에서 역방향 바이어스가 인가될때의 에너지 밴드 도이고, 도 24는 쇼트키 접합에서 순방향 바이어스가 인가될때의 에너지 밴드도이고, 도 25은 쇼트키 접합에서 역방향 바이어스가 인가될때의 에너지 밴드도이고, 도 26은 PN 접합 또는 쇼트키 접합에서의 개략적인 전류-전압 특성도이다.
[메모리 어레이 구조에 관한 제 1 실시예]
이는 워드라인과 비트라인 사이에 PN 접합을 형성하는 것을 핵심구성으로 하여, 기본적으로 도 11과 같이, 반도체 기판(12a; 10)에 제 1 반도체 물질로 형성된 하나 이상의 비트라인(BL1, BL2)과, 상기 각 비트라인과 교차되며 도전성 물질로 형성된 하나 이상의 워드라인(WL1, WL2, WL3)을 포함하여 구성된 비휘발성 메모리 어레이에 있어서, 상기 교차되는 각 워드라인과 비트라인 사이에는, 도 1과 같이, 상기 워드라인(52)과 접하며 절연막(44)이 형성되고, 상기 절연막과 접하며 상기 비트라인(14a)과 PN 접합을 이루도록 제 2 반도체 물질(16a)이 개재된 것을 특징으로 한다.
여기서, 상기 하나 이상의 비트라인(BL1, BL2; 14a)은 일예로, 도 3 내지 도 6에서 확인되는 바와 같이, 하나의 반도체 기판(10)이 식각되어 형성되되, 반도체 기판(10)과 다른 타입의 반도체 물질(제 1 반도체 물질)로 형성되어 식각된 다른 부분(12a, 16a)과 구분된다.
따라서, 본 실시예는 비트라인(14a)이 반도체 기판(12a; 10)에 제 1 반도체 물질로 함몰된 형태로 형성되고, 상기 비트라인(14a)과 워드라인(52) 사이에는 상기 비트라인(14a)과 PN 접합을 이루도록 제 2 반도체 물질(16a)이 개재되고, 상기 제 2 반도체 물질(16a)과 워드라인(52) 사이에는 절연막(44)이 형성된 것이 핵심 구조적 특징이다.
상기 비트라인(14a)을 이루는 제 1 반도체 물질이 N형 불순물이 주입된 반도체라면, 상기 반도체 기판(12a; 10) 및 상기 제 2 반도체 물질(16a)은 P형 불순물이 주입된 반도체가 되나, 서로 극성을 바꾸어 반대로 형성될 수도 있다.
또한, 상기 반도체는 주로 실리콘이 사용될 수 있으나, 실리콘 대신 공지의 다른 반도체일 수 있다.
그리고, 상기 절연막(44)은 상기 반도체 소재로 실리콘이 사용될 경우, 실리콘산화막이 바람직하나, 다른 절연물질이 사용될 수 있음은 물론이고, 그 구체적 재질 및 두께 등의 물성은 일정 전계 강도 이하에선 유전 특성을 띨 수 있어야 하고, 그 이상일 경우에는 절연파괴가 일어날 수 있어야 하므로, 상기 비트라인(14a)과 워드라인(52) 사이에 인가되는 구동 전압의 범위에 따라 선택, 결정될 수 있다.
나아가, 상기 제 2 반도체 물질(16a)은, 도 1과 같이, 반도체 기판(12a; 10)과 동일한 종류의 불순물이 동일한 농도로 주입될 수 있으나, 그 불순물 농도는 별도의 이온주입공정을 거쳐 반도체 기판(12a; 10)보다 더 높도록 할 수 있다.
예컨대, 제 1 반도체 물질(14a)이 N+형 반도체라면, 제 2 반도체 물질(16a)은 P+형 반도체, 반도체 기판(12a; 10)은 P형 반도체인 구조로 될 수 있다(여기서 윗첨자 +는 상대적 고농도를 의미한다.).
한편, 상기 각 비트라인(14a) 사이는 TEOS 등과 같은 분리절연막(42)으로 채 워져 형성되고, 상기 워드라인들(52)은 절연막(44)을 사이에 두고 상기 각 비트라인(14a)과 상기 분리절연막(42) 위에서 수직으로 교차함으로써, 도 11과 같이, 제 1 반도체 물질인 함몰형 비트라인(14a)과 제 2 반도체 물질(16a)이 수직으로 PN 접합 기둥을 이루며 절연막(44)을 사이에 두고 각 워드라인(52)과 만나게 되어, 통상의 사진식각 공정으로도 고집적이 가능한 구조를 갖게 된다.
상기 각 워드라인(52)은 금속에 제한되지 아니하고, 불순물이 도핑된 실리콘계 물질(예컨대, 폴리실리콘, 비정질실리콘) 등 도전성 물질로 형성될 수 있다.
상기 구조에 관한 제 1 실시예의 핵심 기술적 사상은 워드라인(52)과 비트라인(14a) 사이에 PN 접합을 형성하고, 워드라인(52)과 접한 절연막(44)을 파괴시킴으로써 프로그램시키고, 도 22, 도 23 및 도 26의 PN 접합 특성을 이용하여 읽고자 하는 셀의 상태를 정확히 반복적으로 읽을 수 있게 한다는 점에 있으므로(구체적인 동작방법은 후술함), 상기 기술적 사상은 상기 기술한 내용을 기초로 등가적 의미의 구성으로 대체하거나 일부 구성을 더 구체화시켜 다양하게 실시 될 수 있다.
예컨대, 상기 실시예에서는 절연막(44)을 파괴하여 프로그램시키는 방법에 대하여 기술하였으나, 절연막(44)을 도전성 물질막(필라멘트막)이나 자성박막층 등으로 대체하고 상기 도전성 물질막의 파괴나 상기 자성박막층의 자화로 프로그램시키는 방법 등으로 대체하여 실시할 수 있다.
그러나, 상기와 같이 등가적 구성으로 대체하고, 워드라인과 비트라인 사이에 PN 접합을 형성하고, 상기 PN 접합 특성을 이용하여 읽고자 하는 셀의 상태를 정확히 반복적으로 읽을 수 있게 구성하여 실시하는 경우에는 상기 제 1 실시예의 핵심 기술적 사상 내의 실시라 할 것이고, 이는 상기 기술된 내용만으로 당업자는 얼마든지 변경 실시할 수 있다 할 것이어서, 그 구체적인 기재는 생략한다.
[메모리 어레이 구조에 관한 제 2 실시예]
상기 구조에 관한 제 1 실시예에서, 상기 제 2 반도체 물질(16a)의 개재없이, 도 2 및 도 18과 같이, N형 반도체로 된 함몰형 비트라인(14a)이 절연막(44)을 사이에 두고 바로 워드라인(52)과 만나게 되는 점과, 상기 워드라인(52)은 금속으로 형성되어, 상기 절연막(44)의 절연성이 파괴될 경우 상기 워드라인(52)과 상기 비트라인(14a) 사이에 쇼트키 접합이 형성된다는 점에서만 차이점이 있다.
보다 구체적으로, 상기 절연막(44)은 실리콘산화막으로, 상기 반도체 기판(12a)은 P형 실리콘 기판으로, 상기 비트라인(14a)은 상기 워드라인(52)을 이루는 금속의 일함수보다 작도록 N형 불순물이 도핑된 N형 실리콘으로 각각 형성하여, 상기 절연막(44)을 파괴시켜 프로그램시키며, 도 24, 도 25 및 도 26에 도시된 쇼트키 접합 특성을 이용하여 읽고자 하는 셀의 상태를 정확히 반복적으로 읽을 수 있게 된다.
여기서, 상기 비트라인(14a)을 금속의 일함수보다 작도록 N형 실리콘으로 형성하는 이유는 쇼트키 접합으로 마치 PN 접합과 같은 특성을 얻기 위함이다.
즉, N형 실리콘의 일함수를 qΦS라 하고, 금속의 일함수를 qΦM 이라 할 경우, qΦM >qΦS 일때 금속과 실리콘 접합은 마치 실리콘의 PN 접합과 같이 접합 부위 에 공핍영역(depletion region)이 형성되어, 양측에 순방향 바이어스(금속에 +, 실리콘에 -) 전압(Vf)이 인가될 경우, 도 24와 같이, 실리콘의 페르미 에너지 레벨(EFs)이 평형점(equilibrium point) 위로 올라가게 되어, 결국 장벽 높이가 q(V0-Vf)로 낮아져, 도 26과 같이, 전류가 잘 흐르게 되고, 양측에 역방향 바이어스(금속에 -, 실리콘에 +) 전압(Vr)이 인가 될 경우, 도 25와 같이, 실리콘의 페르미 에너지 레벨(EFs)이 평형점(equilibrium point) 아래로 내려가게 되어, 결국 장벽 높이는 q(V0+Vr) 만큼 높아져, 도 26과 같이, 전류가 거의 흐르지 않게 되는 PN 접합과 같은 정류특성(rectifying characterization)을 가지게 된다.
한편, qΦM <qΦS 일때는 옴접촉(ohmic contact)으로 접합 부위에 공핍영역(depletion region)이 형성되지 않게 되어, 정류특성을 가지지 않게 된다.
결국, 상기 구조에 관한 제 2 실시예의 핵심 기술적 사상도 워드라인(52)과 비트라인(14a) 사이에 PN 접합과 동일한 기능을 하는 쇼트키 접합을 형성하고, 워드라인(52)과 접한 절연막(44)을 파괴시킴으로써 프로그램시키고, 도 24, 도 25 및 도 26의 쇼트키 접합 특성을 이용하여 읽고자 하는 셀의 상태를 정확히 반복적으로 읽을 수 있게 한다는 점에 있으므로(구체적인 동작방법은 후술함), 상기 기술적 사상은 상기 기술한 내용을 기초로 등가적 의미의 구성으로 대체하거나 일부 구성을 더 구체화시켜 다양하게 실시 될 수 있다.
예컨대, 상기 실시예에서는 절연막(44)을 파괴하여 프로그램시키는 방법에 대하여 기술하였으나, 절연막(44)을 도전성 물질막(필라멘트막)이나 자성박막층 등으로 대체하고 상기 도전성 물질막의 파괴나 상기 자성박막층의 자화로 프로그램시키는 방법 등으로 대체하여 실시할 수 있다.
그러나, 상기와 같이 등가적 구성으로 대체하고, 워드라인과 비트라인 사이에 쇼트키 접합을 형성하고, 상기 쇼트키 접합 특성을 이용하여 읽고자 하는 셀의 상태를 정확히 반복적으로 읽을 수 있게 구성하여 실시하는 경우에는 상기 제 2 실시예의 핵심 기술적 사상 내의 실시라 할 것이고, 이는 상기 기술된 내용만으로 당업자는 얼마든지 변경 실시할 수 있다 할 것이어서, 그 구체적인 기재는 생략한다.
[메모리 어레이의 동작방법에 관한 실시예]
다음, 도 19 내지 도 21을 참조하며, 상기 메모리 어레이 구조에 관한 실시예에 따른 일회 프로그램 가능한 비휘발성 메모리 어레이의 동작방법에 대하여 설명한다.
<프로그램(쓰기) 동작>
도 19와 같이, 교차되는 워드라인과 비트라인 사이에 형성되는 메모리 셀들 중 쓰고자하는 특정 셀(B)에 프로그램시키기 위해서는 상기 특정 셀(B)의 절연막(44) 양단에만 절연성이 파괴될 정도의 전계가 인가되어야 한다.
이를 위해, 반도체 기판(12a, P-Sub)에는 접지 전압(GND)을 인가한 다음, 상기 특정 셀(B)을 지나는 선택된 비트라인(BL2)에는 접지 전압(GND)을, 선택된 워드 라인(WL2)에는 상기 절연막(44)이 파괴될 정도로 높은 프로그램 전압(VPRG)을 인가하고, 기타 셀들은 쓰기가 방지되도록 비선택 비트라인들(BL1, BL3, BL4) 및 비선택 워드라인들(WL1, WL3, WL4)에는 각각 상기 프로그램 전압(VPRG)과 접지 전압(GND) 사이의 크기를 갖는 전압(VCC)(VPASS)을 인가할 수 있다.
여기서, 기타 셀들에 쓰기 방지를 위해 인가되는 전압(VCC)(VPASS)은 각 셀의 절연막(44)이 파괴되지 않을 정도로 상기 프로그램 전압(VPRG)과 접지 전압(GND) 사이의 크기를 갖는 것이면 충분하므로, 바이어스 전압을 줄이기 위해 비선택 워드라인들(WL1, WL3, WL4)에 인가되는 전압(VPASS)은 비선택 비트라인들(BL1, BL3, BL4)에 인가되는 전압(VCC)과 서로 동일한 바이어스 전압으로 인가함이 바람직하다.
다만, P형 반도체 기판(12a, P-Sub)에 접지 전압(GND)을 인가한 상태에서, N형 반도체로 형성된 함몰 비선택 비트라인들(BL1, BL3, BL4)에 양의 전압으로 VCC가 인가될 경우, 기판과 각 비선택 비트라인(BL1, BL3, BL4) 간에는 역방향 바이어스가 걸리게 되는 상태이므로, 누설 전류를 최소화 할 수 있으나, 너무 큰 양의 전압이 인가될 경우에는 기판과 각 비선택 비트라인(BL1, BL3, BL4) 간의 PN 접합이 파괴되는 문제점이 있으므로, VCC는 상기 PN 접합의 파괴전압(breakdown voltage)보다도 낮은 전압으로 인가되어야 한다.
<읽기 동작>
읽기 동작은 기본적으로 상기 쓰기 동작을 통해 각 셀의 절연막이 파괴되었는지 여부를 판단함으로써 이루어지게 된다.
이는, 각 메모리 셀이 PN 접합 또는 쇼트키 접합을 이루기 때문에, 읽고자하는 특정 셀을 지나는 선택된 비트라인 및 선택된 워드라인에는 각각 상기 특정 셀 양단에 순방향 바이어스가 걸리도록 전압을 인가하고, 비선택 비트라인들 및 비선택 워드라인들에는 각각 상기 특정 셀을 제외한 나머지 셀들 각각의 양단에 역방향 바이어스가 걸리도록 전압을 인가함으로써, 상기 특정 셀의 프로그램 상태를 읽을 수 있게 된다.
상기 읽기 동작은 이웃 셀의 간섭없이 정확히 읽기 위하여, 각 메모리 셀이 갖는 PN 접합 특성 또는 쇼트키 접합 특성을 이용한 것이 핵심적 특징으로 하므로, 읽고자 하는 특정 셀 양단에는 순방향 바이어스가 걸리도록 하고, 그렇지 않은 나머지 셀들 각각의 양단에는 역방향 바이어스가 걸리도록 각 비트라인과 워드라인에 전압을 인가하여 행하게 된다.
보다 구체적인 예로, P형 반도체 기판에 N형 불순물을 도핑하여 함몰 형태로 형성된 하나 이상의 비트라인을 포함하는 메모리 어레이에, 도 20과 같이, 반도체 기판(12a, P-Sub), 선택된 비트라인(BL2) 및 비선택 워드라인들(WL1, WL3, WL4)은 각각 접지 전압(GND)을 인가하고, 선택된 워드라인(WL2)은 접지 전압(GND)보다 높은 읽기 전압(VREAD)을 인가하고, 비선택 비트라인들(BL1, BL3, BL4)은 각각 읽기 전 압(VREAD)보다 높은 전압(VCC)을 인가하게 되면, 상기 특정 셀(B)을 이웃 셀의 간섭없이 정확히 읽을 수 있게 된다.
상기 구체적 실시예에서, 각 메모리 셀이 갖는 PN 접합 특성 또는 쇼트키 접합 특성을 이용하여 특정 셀(B)을 이웃 셀의 간섭없이 정확히 읽을 수 있는 것에 대하여, 도 21을 참조하며 좀 더 설명하면 하기와 같다.
특정 셀(B)의 정보를 읽기 위하여, 도 21과 같이, 각 비트라인과 워드라인에 바이어스 전압을 인가할 경우, 상기 특정 셀(B)을 지나는 선택된 워드라인(WL2)에 흐르는 센싱 전류는 특정 셀(B)의 절연막이 파괴되었는지 여부에 의해서만 그 크기가 달라진다.
만약, 셀 D가 프로그램 상태로 되어 셀 D의 절연막이 파괴되어 있더라도 셀 D를 지나는 비트라인 BL4에는 읽기 전압(VREAD)보다 높은 전압(VCC)이 인가되어, 셀 D의 PN 접합 또는 쇼트키 접합에 역방향 바이어스가 걸리는 결과가 되므로, 도 26과 같이, 비트라인 BL4로 흐르는 누설전류는 무시할 수 있게 된다.
한편, 상기 특정 셀(B)이 프로그램 상태로 되어 셀 B의 절연막이 파괴되어 있다면, 셀 B를 지나는 비트라인 BL2에는 읽기 전압(VREAD)보다 낮은 접지 전압(GND)이 인가되어, 셀 B의 PN 접합 또는 쇼트키 접합에 순방향 바이어스가 걸리는 결과가 되므로, 도 26과 같이, 비트라인 BL2와 워드라인 WL2 사이에는 많은 양의 전류가 흐르게 되므로, 이 전류값이 센싱 전류의 크기를 결정짓게 된다.
그리고, 상기 특정 셀(B)의 절연막이 파괴되지 않은 상태로 있다면, 상기와 같이 셀 B 양측에 순방향 바이어스가 걸리더라도, 상기 절연막에 의하여 절연막을 터널링하는 극미한 누설전류만 흐르게 된다.
따라서, 상기 특정 셀(B)을 지나는 워드라인 WL2에 흐르는 전류의 크기를 센싱함으로써, 특정 셀(B)의 프로그램 여부를 워드라인을 공유하는 이웃 셀들의 간섭없이 정확히, 그리고 반복적으로 읽어 낼 수 있게 되는 것이다.
상기와 같이, 워드라인(WL2)을 공유하는 이웃 셀들(A, C, D) 양단에는 역방향 바이어스가 걸리도록 함으로써, 상기 이웃 셀들(A, C, D) 중 어느 하나 이상이 프로그램되어 있다 할지라도, 상기 특정 셀(B)에 의한 센싱 전류가 프로그램된 이웃 셀을 통하여 빠져나가는 것을 차단할 수 있으므로, 별도의 컨트롤 단자 없이도 읽기 동작시 신뢰성을 확보할 수 있는 장점이 있다.
[메모리 어레이의 제조방법에 관한 제 1 실시예]
이제, 도 3 내지 도 11을 참조하며, 상기 메모리 어레이 구조에 관한 제 1 실시예에 따른 일회 프로그램 가능한 비휘발성 메모리 어레이의 제조방법에 대하여 설명한다.
우선, 도 3과 같이, 준비된 P형 실리콘 기판(10)에, 도 4와 같이, N형 불순물 이온을 주입후 어닐링 공정을 수행하여 N형 불순물 도핑층(14)을 형성한다(제 1 단계).
여기서, 상기 N형 불순물 이온 주입은 에너지를 충분히 크게 하여 어닐링 공 정 후라도 기판 내측에 N형 불순물 도핑층(14)을 형성도록 하고, 그 상부에는 기판과 유사한 P형 실리콘층(16)이 형성되도록 한다.
그리고, 선택적으로 상기 N형 불순물 이온 주입을 전후하여 이온주입 에너지를 보다 작게하여 상기 기판(10)에 P형 불순물 이온 주입을 더 실시한 다음, 상기 어닐링 공정을 진행함으로써, N형 불순물 도핑층(14) 상부에 형성되는 P+ 실리콘층(16)이 형성되도록 할 수도 있다.
이어, 도 5와 같이, 상기 기판 전면에 제 1 식각 마스크 물질을 증착후 식각하여 비트라인 방향으로 제 1 식각 마스크(22)를 형성한다(제 2 단계).
여기서, 상기 제 1 식각 마스크(22)는 상기 실리콘 기판(10)을 식각하기 위하여 형성시키는 것이므로, 상기 제 1 식각 마스크 물질은 실리콘과 식각 선택비가 우수한 물질이면 어느 것이나 이용될 수 있다.
이후, 도 6과 같이, 상기 제 1 식각 마스크(22)로 상기 기판(10)을 상기 N형 불순물 도핑층(14)을 지나도록 식각하여 트렌치(32) 사이로 하나 이상의 실리콘 핀(12a, 14a, 16a)을 형성한다(제 3 단계).
다음, 도 7과 같이, 상기 제 1 식각 마스크(22)를 제거하고, 상기 기판 전면에 두꺼운 분리절연막 물질(예컨대, TEOS)을 증착하고 평탄화시켜 상기 실리콘 핀 사이에 분리절연막(42)을 형성시킨다(제 4 단계).
이어, 상기 각 실리콘 핀 상부에 실리콘산화막(44)을 형성시킨다(제 5 단계). 이때, 상기 실리콘산화막(44)은 공정방법에 따라 상기 각 실리콘 핀 상부 뿐만 아니라, 도 8과 같이, 분리절연막(42) 상부에도 형성될 수 있다.
이후, 도 9 및 도 10과 같이, 상기 기판 전면에 도전성 물질(50) 및 제 2 식각 마스크 물질(미도시)을 순차 증착한 후 상기 제 2 식각 마스크 물질을 식각하여 워드라인 방향으로 제 2 식각 마스크(24)를 형성한다(제 6 단계).
여기서, 상기 도전성 물질(50)은 금속 또는 불순물이 도핑된 실리콘계 물질(예컨대, 폴리실리콘, 비정질실리콘)일 수 있다.
다음, 상기 제 2 식각 마스크(24)로 상기 도전성 물질(50)만 식각하여 하나 이상의 워드라인(52)을 형성할 수도 있으나, 도 11과 같이, 상기 제 2 식각 마스크(24)로 트렌치(34)를 형성하며 상기 실리콘산화막(44) 및 상기 기판(10)을 포함하여 식각함으로써, 기둥구조의 PN 접합을 형성한다(제 7 단계).
다만, 후자의 경우에는 상기 N형 불순물 도핑층(14a) 내에서 식각이 멈추도록 하여 함몰 비트라인(14a)이 끊어지지 않도록 해야 한다.
이후, 절연막 증착 및 금속화 공정 등을 진행하여 각 셀이 PN 접합 구조를 갖는 메모리 어레이의 제조를 완성하게 된다.
[메모리 어레이의 제조방법에 관한 제 2 실시예]
이제, 도 12 내지 도 18을 참조하며, 상기 메모리 어레이 구조에 관한 제 2 실시예에 따른 일회 프로그램 가능한 비휘발성 메모리 어레이의 제조방법에 대하여 설명한다.
본 실시예는 상기 메모리 어레이의 제조방법에 관한 제 1 실시예와 유사하 나, 도 12와 같이, 상기 제 1 단계에서 이온 주입 에너지를 조절하고, 충분히 어닐링함으로써, 상기 N형 불순물 도핑층(14)이 기판 표면까지 이어지도록 한다는 점, 상기 N형 불순물의 이온주입 농도는 차후 워드라인 물질로 사용되는 금속의 일함수보다 작도록 조절된다는 점, 그리고 상기 제 6 단계에서 워드라인 형성을 위한 도전성 물질(50)이 금속에 한정된다는 점에만 차이점이 있다.
따라서, 참조도면 도 12 내지 도 18은 상기 메모리 어레이 제조방법의 제 1 실시예에 관한 참조도면 도 5 내지 도 11에서 P형 실리콘층(16)만 없는 구조로 각각 대응되는 것이어서, 공통되는 반복적인 설명은 생략한다.
도 1 및 도 2는 각각 본 발명에 의한 비휘발성 메모리 어레이를 이루는 단위 셀의 구조를 보여주는 일측 단면도이다.
도 3 내지 도 11은 본 발명에 의한 비휘발성 메모리 어레이의 제조공정을 보여주는 공정 사시도이다.
도 12 내지 도 18은 본 발명에 의한 비휘발성 메모리 어레이의 다른 제조공정을 보여주는 공정 사시도이다.
도 19 내지 도 21은 본 발명에 의한 비휘발성 메모리 어레이의 동작원리를 설명하기 위한 레이아웃이다.
도 22는 PN 접합에서 순방향 바이어스가 인가될때의 에너지 밴드도이다.
도 23은 PN 접합에서 역방향 바이어스가 인가될때의 에너지 밴드도이다.
도 24는 쇼트키 접합에서 순방향 바이어스가 인가될때의 에너지 밴드도이다.
도 25은 쇼트키 접합에서 역방향 바이어스가 인가될때의 에너지 밴드도이다.
도 26은 PN 접합 또는 쇼트키 접합에서의 개략적인 전류-전압 특성도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 12a: 기판 14a: N형 불순물 도핑층(비트라인)
16a: P형 반도체(실리콘)층 42: 분리절연막
44: 절연막, 실리콘산화막 52: 워드라인
Claims (14)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 준비된 P형 실리콘 기판에 N형 불순물 이온을 주입후 어닐링 공정을 수행하여 상기 기판 표면으로부터 일정 깊이에 수평으로 N형 불순물 도핑층을 형성하는 제 1 단계와;상기 기판 전면에 제 1 식각 마스크 물질을 증착후 식각하여 비트라인 방향으로 제 1 식각 마스크를 형성하는 제 2 단계와;상기 제 1 식각 마스크로 상기 기판을 상기 N형 불순물 도핑층을 지나도록 식각하여 하나 이상의 실리콘 핀을 형성하는 제 3 단계와;상기 제 1 식각 마스크를 제거하고, 상기 기판 전면에 분리절연막 물질을 증착하고 평탄화시켜 상기 실리콘 핀 사이에 분리절연막을 형성시키는 제 4 단계와;상기 각 실리콘 핀 상부에 실리콘산화막을 형성시키는 제 5 단계와;상기 기판 전면에 도전성 물질 및 제 2 식각 마스크 물질을 순차 증착한 후 상기 제 2 식각 마스크 물질을 식각하여 워드라인 방향으로 제 2 식각 마스크를 형성하는 제 6 단계와;상기 제 2 식각 마스크로 상기 도전성 물질을 식각하여 하나 이상의 워드라인을 형성하는 제 7 단계를 포함하여 구성된 것을 특징으로 하는 일회 프로그램 가능한 비휘발성 메모리 어레이의 제조방법.
- 제 10 항에 있어서,상기 제 7 단계는 상기 제 2 식각 마스크로 상기 실리콘산화막 및 상기 기판을 포함하여 식각하되 상기 N형 불순물 도핑층 내에서 식각이 멈추도록 한 것을 특징으로 하는 일회 프로그램 가능한 비휘발성 메모리 어레이의 제조방법.
- 제 10 항 또는 제 11 항에 있어서,상기 도전성 물질은 금속 또는 불순물이 도핑된 실리콘계 물질인 것을 특징으로 하는 일회 프로그램 가능한 비휘발성 메모리 어레이의 제조방법.
- 제 12 항에 있어서,상기 도전성 물질이 금속인 경우, 상기 제 1 단계에서 상기 N형 불순물 도핑층은 기판 표면까지 이어지도록 하고, 상기 N형 불순물의 이온주입 농도는 상기 금속의 일함수보다 작도록 조절된 것을 특징으로 하는 일회 프로그램 가능한 비휘발성 메모리 어레이의 제조방법.
- 제 12 항에 있어서,상기 제 1 단계의 상기 N형 불순물 이온 주입을 전후하여 이온주입 에너지를 보다 작게하여 상기 기판에 P형 불순물 이온 주입을 더 실시한 다음, 상기 어닐링 공정을 진행하는 것을 특징으로 하는 일회 프로그램 가능한 비휘발성 메모리 어레이의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090102324A KR101067412B1 (ko) | 2009-10-27 | 2009-10-27 | 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090102324A KR101067412B1 (ko) | 2009-10-27 | 2009-10-27 | 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110045661A KR20110045661A (ko) | 2011-05-04 |
| KR101067412B1 true KR101067412B1 (ko) | 2011-09-27 |
Family
ID=44240682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090102324A KR101067412B1 (ko) | 2009-10-27 | 2009-10-27 | 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101067412B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101147481B1 (ko) * | 2010-12-06 | 2012-05-21 | 서울대학교산학협력단 | 적층구조를 갖는 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900008019B1 (ko) * | 1985-09-09 | 1990-10-29 | 후지쓰 가부시끼가이샤 | 프로그램 가능 반도체 메모리 장치 |
| KR930000719B1 (ko) * | 1983-01-18 | 1993-01-30 | 에너지 컨버전 디바이시즈 아이 엔 시. | 디스플레이 |
| KR100667894B1 (ko) * | 2005-12-22 | 2007-01-11 | 매그나칩 반도체 유한회사 | 안티퓨즈 원타임 프로그래머블 메모리 및 그 제조방법 |
| KR20090109804A (ko) * | 2008-04-16 | 2009-10-21 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
-
2009
- 2009-10-27 KR KR1020090102324A patent/KR101067412B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930000719B1 (ko) * | 1983-01-18 | 1993-01-30 | 에너지 컨버전 디바이시즈 아이 엔 시. | 디스플레이 |
| KR900008019B1 (ko) * | 1985-09-09 | 1990-10-29 | 후지쓰 가부시끼가이샤 | 프로그램 가능 반도체 메모리 장치 |
| KR100667894B1 (ko) * | 2005-12-22 | 2007-01-11 | 매그나칩 반도체 유한회사 | 안티퓨즈 원타임 프로그래머블 메모리 및 그 제조방법 |
| KR20090109804A (ko) * | 2008-04-16 | 2009-10-21 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110045661A (ko) | 2011-05-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9362305B2 (en) | Vertically stacked nonvolatile NAND type flash memory device with U-shaped strings, method for operating the same, and method for fabricating the same | |
| US7164167B2 (en) | Semiconductor storage device, its manufacturing method and operating method, and portable electronic apparatus | |
| KR100979906B1 (ko) | 고집적 플래시 메모리 셀 스택, 셀 스택 스트링 및 그 제조방법 | |
| US20170077118A1 (en) | Structure and method of operation for improved gate capacity for 3d nor flash memory | |
| TWI637490B (zh) | 半導體元件結構的形成方法以及半導體元件結構 | |
| EP0530644A2 (en) | Non-Volatile memory cell and fabrication method | |
| KR20080032025A (ko) | 고이동성의 골진 채널을 갖는 티에프티 전하 저장 메모리셀 | |
| CN100533743C (zh) | 非易失存储器及其制造方法 | |
| WO2007018821A2 (en) | Dual-gate device and method | |
| US9048137B2 (en) | Scalable gate logic non-volatile memory cells and arrays | |
| US7777269B2 (en) | Dual-gate device | |
| US20140264540A1 (en) | Scalable and reliable non-volatile memory cell | |
| US7932551B2 (en) | Nonvolatile memory device and method of fabricating the same comprising a dual fin structure | |
| KR100932134B1 (ko) | 싱글 폴리형 이이피롬 및 그의 제조 방법 | |
| KR20120130721A (ko) | 필드 측 서브-비트라인 ｎｏｒ 플래쉬 어레이 및 이를 제조하는 방법 | |
| TW201523882A (zh) | 用於無接面細胞電晶體之堆疊記憶體陣列的結構和製造方法 | |
| US8604535B2 (en) | Non-volatile memory device and method of manufacturing the same | |
| US7825456B2 (en) | Semiconductor memory device with reduced power consumption | |
| KR20200134818A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| KR20090077893A (ko) | 듀얼 게이트 메모리 디바이스 및 스케일링을 가능하게 하기위한 프론트와 백 게이트 사이의 전기적 상호작용의 최적화 방법 | |
| US20190140099A1 (en) | Split gate non-volatile memory (nvm) with improved programming efficiency | |
| TWI642182B (zh) | 鰭基非揮發性記憶體結構、具有此結構之積體電路及其製造方法 | |
| KR101067412B1 (ko) | 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법 | |
| US7450424B2 (en) | Method for reading a memory array with a non-volatile memory structure | |
| CN113809091B (zh) | 可编程的非挥发性存储器的存储单元阵列 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20140822 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20170824 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20180820 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20190902 Year of fee payment: 9 |