TWI637490B - 半導體元件結構的形成方法以及半導體元件結構 - Google Patents

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Abstract

本發明揭示一種半導體元件結構，該半導體元件結構包括：一非揮發性記憶體(Non-volatile Memory，NVM)元件結構，其形成在一半導體基材的一第一區域中與上方；及一邏輯元件，其形成在半導體基材的一第二區域中與上方，其中該第二區域是不同於該第一區域。該NVM元件結構包括一浮動閘極、一第一選擇閘極與至少一控制閘極。該邏輯元件包括：一邏輯閘極，其設置在該第二區域上；及源極/汲極區域，其設置在鄰接該邏輯閘極的第二區域中。該控制閘極在該浮動閘極上面延伸，且該第一選擇閘極透過一絕緣材料層部分從該浮動閘極側向隔開。在形成該半導體元件結構的步驟中，先形成該浮動閘極，然後形成該控制閘極與該邏輯元件。

Description

半導體元件結構的形成方法以及半導體元件結構
本發明關於半導體元件結構的形成方法以及半導體元件結構。特別是，本發明關於一種與具有非揮發性記憶體元件的記憶體元件結構一起形成的半導體元件結構，以及一種在先進技術節點與該記憶體元件共同整合的邏輯元件。
目前，半導體儲存技術代表一些最常用的資料儲存技術。一般來說，半導體記憶體利用半導體型電路元件(例如電晶體或電容)儲存資訊。通常，常見的半導體晶片典型含有數百萬個此電路元件，而且在開發上持續努力，以提高在單晶片上電路元件的積體密度為目的。
半導體記憶體存在兩種基本形式：如揮發性記憶體與非揮發性記憶體。在現代化電腦中，主儲存體幾乎僅由動態揮發性半導體記憶體或動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)所組成。自世紀之交以來，已知為「快閃記憶體」的非揮發性半導體記憶體類型已逐步用於家用電腦的離線儲存體。此外，非揮發性半導體記憶體越來越多用於各種先進電子元件和專業化電腦中的輔助儲存體。
對更多行動力、更高積體密度和更低功耗的漸增需求，不斷將複合電子元件(例如微晶片)的發展推向現有製造技術的極限。特別是，例 如物聯網(Internet of Things，IoT)等發展所推動的行動力需求增加，帶動對非揮發性記憶體元件越來越高的興趣。例如，快閃記憶體技術市場從1998年市占率11%，到2006年迅速增加至超過32%。與此同時，DRAM技術的市占率從61%下降至56%，並持續縮減。由於非揮發性記憶體在有關寫入持久性、寫入電壓和功率消耗的現有技術(例如DRAM)上具有無可挑剔的性能優勢，因此預期此趨勢不會改變。
如前述，快閃記憶體係電性上可抹除和重新編程的電子非揮發性電腦儲存媒體的普及範例，將資訊儲存在記憶單元的陣列(例如由浮動閘極電晶體製成)中。在本說明書中，單階儲存單元(Single-level cell，SLC)元件(每個單元僅儲存一個位元的資訊)和包括三階儲存單元(Triple-level cell，TLC)元件的多階儲存單元(Multi-level cell，MLC)元件(每個單元可儲存一個位元以上的資訊)可依據快閃記憶體技術很容易實現。在大多數類型的快閃記憶體中，電荷儲存結構係藉助嵌入所謂的「控制閘極」的閘極介電體中的導電(通常係多晶矽)層(浮動閘極)或非導電(例如SONOS元件中的氮化矽Si3N4)層提供。特別是，該浮動閘極和該控制閘極是彼此實體和電性隔開：該浮動閘極藉助介於該浮動閘極與底層通道區域之間的閘極介電體，以及藉助介於該控制閘極與該浮動閘極之間的介電體以電性隔離。
在快閃記憶體中，供應特定電壓(「讀取電壓」)時該控制閘極和該電荷儲存結構(例如SONOS元件中的浮動閘極或氮化物層)所形成的電晶體的臨界電壓特性，係透過保存在該電荷儲存結構上的電荷量控制。特別是，對該電荷儲存結構上的給定電荷程度而言，有必須在該電晶體「導通」之前施加到該控制閘極的對應電壓(臨界)，即允許該電晶體的源極與汲極區域之間的電流流動。SLC元件的實施僅透過將該等浮動閘極編程為一單臨界電壓位準，並抹除該編程的臨界電壓位準，而MLC元件允許該浮動閘極編程為臨界電壓窗內的任何臨界電壓位準。該臨界電壓窗的大小受到該元件的最小和最大臨界位準限制，這進而對應於可編程到該浮動閘極上 的電荷範圍。
一般來說，該臨界窗依該等記憶體元件特性、操作條件和歷程記錄而定。例如，在浮動閘極充電時，該浮動閘極上的該等電荷(例如透過Fowler-Nordheim隧道式技術注入該浮動閘極中的電子)屏蔽(部分消除)電壓所供應給的控制閘極所加諸的電場，因此提高該電晶體的臨界電壓。這意味著現在必須將更高的電壓施加到該控制閘極，以使該通道導通。為了從該電晶體讀取數值，將介於該未充電的電晶體的臨界電壓與該提高的臨界電壓之間的中間電壓施加到該控制閘極。若該通道在這個中間電壓下導通，則該浮動閘極未改變，因此邏輯「1」儲存在該閘極中。若該通道在該中間電壓下未導通，則指示浮動閘極已充電，因此邏輯「0」儲存在該閘極上。該邏輯「0」或「1」的存在，係透過判定該電晶體的導通性狀態而感測出，即在該中間電壓下，電流是否在該電晶體的源極與汲極之間流動。
快閃記憶體的該等記憶單元通常可配置成「NOR」(反或閘)架構，其中每個單元直接耦合到一位元線或「NAND」(反及閘)架構，其中該等記憶單元耦合到單元「串」中，使得串內的每個單元皆間接耦合到一位元線，並要求啟用該串的其他單元進行存取。
隨著應用程式(例如物聯網(IoT)、行動應用程式和自動化應用程式)的日益普及，以及對更高積體密度及/或更高性能及/或更低功耗的持續需求，需開發出一種簡單方法，以在採用先進製造技術(如從在先進技術節點製造邏輯元件的製程流程已知)的標準製造流程中實施非揮發性記憶體單元。
為了提供對本發明一些態樣的基本理解，下列提供本「發明內容」的簡化概述。本「發明內容」並非本發明的詳盡概述。並非旨在識別本發明的主要或關鍵要素，或描述本發明的範疇。其唯一目的係以簡化 形式將一些概念呈現為對以後討論的更多實施方式的序言。
在本發明的第一態樣中，提供一種半導體元件結構的形成方法。依據在說明書的一些例示性具體實施例，該方法包括在一半導體基材的一第一區域中與上方形成一非揮發性記憶體(Non-volatile memory，NVM)元件結構，該NVM元件結構包含一浮動閘極、一第一選擇閘極與至少一控制閘極；及在不同於該第一區域的半導體基材的一第二區域中與上方形成一邏輯元件，其中該邏輯元件包含一邏輯閘極，其設置在該第二區域上；及源極/汲極區域，其設置在鄰接該邏輯閘極的第二區域中，其中該控制閘極在該浮動閘極上面延伸，而且其中該第一選擇閘極透過一絕緣材料層部分與該浮動閘極側向隔開。形成該半導體元件結構時，先形成該浮動閘極，然後形成該控制閘極與該邏輯元件。
依據本發明的第二態樣，提供一種半導體元件結構。依據說明書的一些例示性具體實施例，該半導體元件結構包括一非揮發性記憶體(NVM)元件結構，其形成在一半導體基材的一第一區域中與上方，該NVM元件結構包含一浮動閘極、一第一選擇閘極、一第二選擇閘極與至少一控制閘極，其中該控制閘極在該浮動閘極上面延伸，其中該等第一和第二選擇閘極透過設置在該浮動閘極的相對側的各自絕緣材料層部分與該浮動閘極側向隔開；及一邏輯元件，其形成在半導體基材的一第二區域中與上方，該第二區域不同於該第一區域，其中該邏輯元件包含一邏輯閘極，其設置在該第二區域上；及源極/汲極區域，其設置鄰接該邏輯閘極的第二區域中，其中該控制閘極與該等第一和第二選擇閘極之一者是整合形成。
1‧‧‧非揮發性記憶體元件結構
100‧‧‧半導體元件結構
102‧‧‧半導體基材
102a、102b、202a、202b‧‧‧區域
110‧‧‧邏輯元件
112‧‧‧通道鍺化矽(cSiGe)材料
114、127、214、224、244、264、274‧‧‧閘極介電體
116‧‧‧閘極電極
118、136、218、235、236、275、276‧‧‧間隔件結構
120、220‧‧‧非揮發性記憶體(NVM)元件結構
122、272‧‧‧浮動閘極電極
124‧‧‧閘極氧化物
126‧‧‧控制閘極電極
128‧‧‧多晶矽間介電體(IPD)
132‧‧‧閘極氧化物層
134‧‧‧閘極電極材料
137、237‧‧‧矽化物區域
102bc、137c、142c、152c‧‧‧接觸件
142‧‧‧閘極電極
146、147、148‧‧‧絕緣材料層
200‧‧‧半導體元件結構
202‧‧‧半導體基材
203‧‧‧隔離材料層
203a~203j‧‧‧絕緣材料層部分
205‧‧‧光罩圖案
207‧‧‧蝕刻製程
210‧‧‧半導體元件
211‧‧‧閘極電極材料
212‧‧‧氧化物襯墊
213‧‧‧平坦化製程
215‧‧‧罩幕
216‧‧‧閘極電極材料
217‧‧‧異向性蝕刻製程
219‧‧‧新近所形成的材料
221、221a、221b‧‧‧閘極堆疊
222‧‧‧浮動閘極電極
226‧‧‧閘極電極
234、258‧‧‧選擇閘極電極
256‧‧‧控制閘極電極
228‧‧‧多晶矽間介電體(IPD)
228a、228c‧‧‧氧化物層
228b‧‧‧氮化物層
232‧‧‧閘極氧化物層
202bc、237c、237c3、237c4、242c1、242c2‧‧‧接觸件
237c1、237c2‧‧‧汲極側接觸件
242‧‧‧選擇閘極電極
252‧‧‧閘極氧化物
262‧‧‧選擇閘極電極
BL1、BL2‧‧‧位元線
CSL‧‧‧源極線
CG1、CG2‧‧‧控制閘極
FG1、FG2‧‧‧浮動閘極
M1、M2‧‧‧記憶單元
SG1、SG2、SG3、SG4‧‧‧選擇閘極
SL1、SL2‧‧‧選擇線
WL1、WL2‧‧‧字線
IID‧‧‧層間介電體
S/D‧‧‧源極/汲極區域
t1~t8‧‧‧溝槽
STI‧‧‧溝槽隔離結構
A‧‧‧箭頭
US1、US2‧‧‧上表面區域
本發發明可參考下列連同附圖的描述而理解，其中相同的參考編號表示類似元件，而且其中：圖1示意性例示依據本發明的一些例示性具體實施例的非 揮發性記憶體元件結構的電路圖；圖2以剖面圖示意性例示依據本發明的一些例示性具體實施例的半導體元件結構；及圖3a至圖3m以剖面圖示意性例示依據本發明的一些例示性具體實施例形成半導體元件結構的製程。
儘管說明書所揭示的標的易受各種修飾例和替代形式影響，但其指定具體實施例已經由附圖中的實例顯示，並於說明書詳細說明。然而，應可理解，說明書指定具體實施例的描述並非旨在將本發明限制在所揭示的等特定形式，而是旨在涵蓋落於如文後申請專利範圍所定義出本發明的精神與範疇內的所有修飾例、相等物和替代例。
以下說明本發明的各種例示性具體實施例。為了清楚表示，在本說明書不會說明實際實作的所有特徵。當然應瞭解，在任何此實際具體實施例的開發中，必須作出眾多具體實作的決策以達成開發者的具體目標，例如遵守將隨著實作而變化的系統相關和業務相關約束。此外，應可瞭解，此開發努力可能複雜又耗時，但儘管如此，這將係此領域一般技術者所從事以具有此揭示內容的效益的例行程序。
現將參考附圖說明本發明。在附圖中示意性說明各種結構、系統和元件僅為了解說目的，不致使熟習此領域技術者已習知本發明細節造成模糊。儘管如此，附圖係包括以說明和解說本發明的例示性範例。說明書所使用的字詞和片語，應理解和解譯成具有與熟習相關領域技術者對那些字詞和片語所理解一致的意義。任何用語或片語的特殊定義，即不同於如熟習此領域技術者所理解的一般或通常意義的定義，皆並非旨在透過說明書用語或片語的一致用法而暗示。在用語或片語旨在具有特殊意義(即不同於本領域具通常知識者所理解的意義)的範圍內，此特殊定義應以直接 且明確提供該用語或片語的特殊定義的定義方式，在本說明書明確闡述。要指出的是，任何列舉(例如「第一元件/結構/要素/組件/步驟/製程/層等」)皆不必然指示任何優先權或次序，而是可主要表示在將至少一其他元件/結構/要素/組件/步驟/製程/層等提及、陳述或說明為「第二元件/結構/要素/組件/步驟/製程/層等」依此類推之前，提及、陳述或說明的元件/結構/要素/組件/步驟/製程/層等的列舉。
在各種態樣中，本發明係關於一種半導體元件結構，其中該半導體元件結構積體在晶片上或晶片中。依據本發明的一些例示性具體實施例，該半導體元件結構可包含至少一進一步半導體元件，例如電晶體結構、電容結構及其類似物。
本發明的半導體元件結構可有關透過使用先進技術而製造的結構，即該等半導體元件結構可透過施加於接近小於100nm(奈米)(例如小於50nm(奈米)或小於35nm(奈米)，在22nm(奈米)或以下等)的技術節點的技術而製造。在完整閱讀本申請案之後，熟習此領域技術者，依據說明書說明的一些例示性範例，瞭解可加諸小於或等於45nm(奈米)(例如在22nm(奈米)或以下)的基本規範。在完整閱讀本申請案之後，熟習此領域技術者將在一些具體實施例中，瞭解本發明提出具有小於100nm(奈米)(例如小於50nm(奈米)或小於35nm(奈米)或小於22nm(奈米))的最小長度尺寸及/或寬度尺寸的電容結構。例如，本發明可提供透過使用45nm(奈米)或以下(例如22nm(奈米)或甚至以下)技術而製造的結構。
半導體元件的製造包含前段製程(Front-end-of-line，FEOL)處理，其中半導體元件可直接形成在基材中和基材上。在說明書，原始晶圓可透過經由例如磊晶生長超純幾乎無瑕疵的矽層而設計製造。一些方法可包含引進一應變階(Straining step)，其中沉積諸如鍺化矽(silicon-germanium，SiGe)或碳化矽(silicon carbide，SiC)等矽變體，從而導致電子遷移率改善。另一方法為稱作半導體覆絕緣體 (Semiconductor-on-insulator，SOI)技術，例如矽覆絕緣體，其涉及在原始晶圓與後續半導體材料的薄層之間插入絕緣層，從而導致產生寄生效應減少的電晶體。前端表面設計製造接著係形成(例如生長)閘極介電體(例如二氧化矽及/或氧化鉿)、在該閘極介電體上形成閘極電極材料、閘極結構的圖案化、形成源極區和汲極區，以及隨後植入及/或擴散摻雜物以實施所需電性質。在DRAM元件中，儲存電容也可同時製造，如以下將有關本發明的一些例示性具體實施例進行說明。
完成FEOL處理之後，進行所謂的後段製程(Back-end-of-line，BEOL)處理，其中由介電層隔離的金屬內連線形成在該基材上面所形成的複數金屬化層中。
圖1示意性顯示如依據本發明的一些例示性具體實施例所提供的非揮發性記憶體元件結構1的電路圖。
依據本發明的一些例示性具體實施例，該非揮發性記憶體(NVM)元件結構可包含一浮動閘極型的一記憶單元M1和一浮動閘極型的一記憶單元M2。記憶單元M1可耦合到記憶單元M1的汲極側的位元線BL1，而且記憶單元M2可耦合到記憶單元M2的汲極側的位元線BL2。這不會對本發明構成限制，而且熟習此領域技術者將瞭解，該等位元線BL1和BL2可為兩條分開的位元線或可電耦合。在記憶單元M1的源極側，記憶單元M1可耦合到源極線CSL。同樣地，記憶單元M2可耦合到源極線CSL。
依據本發明的一些例示性具體實施例，源極線CSL可係複數記憶單元(即連同附加記憶單元(未例示)的至少該等記憶單元M1和M2)可耦合到的所謂的「共用源極線」。
依據本發明的一些例示性具體實施例，記憶單元M1可包含一控制閘極CG1，其鄰接浮動閘極FG1形成，而且記憶單元M2可包含一控制閘極CG2，其鄰接浮動閘極FG2形成。
在完整閱讀本發明之後，熟習此領域技術者將瞭解，NVM元件結構1可更包含附加位元線(未例示)和附加記憶單元(未例示)，其類似於該等記憶單元M1和M2。特別是，如圖1示意性例示的電路佈置可重複。一般來說，NVM元件結構1可包含位元線BL1...BLn(n係大於1的整數，n>1)，其耦合到該等各自記憶單元M1...Mn的汲極側的記憶單元M1...Mn。該等記憶單元M1...Mn的至少一子集可在其源極側耦合到源極線CSL，即記憶單元M1...Mi可耦合到源極線CSL，其中i係滿足1<in的整數。
圖1示意性例示耦合於其各自位元線與該源極線之間的一個記憶單元。這不會對本發明構成任何限制，而且熟習此領域技術者將在完整閱讀之後，瞭解一個以上的記憶單元可串聯佈置在該位元線與該源極線之間。
請即參考圖1，具有選擇閘極SG1的MOSFET型選擇元件可在記憶單元M1的汲極側耦合於位元線BL1與記憶單元M1之間。再者，包含一選擇閘極SG2的MOSFET型選擇元件可在記憶單元M1的源極側耦合於記憶單元M1與源極線CSL之間。
依據本發明的一些例示性具體實施例，如舉例來說圖1所例示，具有選擇閘極SG3的MOSFET型選擇元件可在記憶單元M2的汲極側耦合於位元線BL2與記憶單元M2之間。再者，包含一選擇閘極SG4的MOSFET型選擇元件可在記憶單元M2的源極側耦合於記憶單元M2與源極線CSL之間。
依據本發明的一些例示性具體實施例，選擇閘極SG1可與記憶單元M1的控制閘極CG1耦合。因此，選擇閘極SG1和控制閘極CG1可耦合到字線WL1。例如，透過字線WL1向控制閘極CG1供應足夠電壓時，前提可係包含選擇閘極SG1的選擇元件「導通」，即該選擇元件可處於該導通狀態，使得電流可流過具有選擇閘極SG1的選擇元件。包含選擇閘極SG2的選擇元件可藉助耦合到選擇閘極SG2的選擇線SL1有電壓供應。 例如，向選擇閘極SG2供應高於適當臨界電壓的電壓時，包含選擇閘極SG2的選擇元件可「導通」，而且包含選擇閘極SG2的選擇元件可處於該導通狀態，使得電流可流過該選擇元件。向該等線WL1和SL1供應適當電壓時，其中該等選擇元件和依浮動閘極FG1的充電狀態而定的記憶單元M1可處於該導通狀態，而且電流可在源極線CSL與位元線BL1之間流動。
依據本發明的一些例示性具體實施例，選擇閘極SG3可與記憶單元M1的控制閘極CG2耦合。因此，選擇閘極SG3和控制閘極CG2可耦合到字線WL2。例如，透過字線WL2向控制閘極CG2供應足夠電壓時，前提可係包含選擇閘極SG3的選擇元件「導通」，即該選擇元件可處於該導通狀態，使得電流可流過具有選擇閘極SG3的選擇元件。包含選擇閘極SG4的選擇元件可藉助耦合到選擇閘極SG4的選擇線SL2有電壓供應。例如，向選擇閘極SG4供應高於適當臨界電壓的電壓時，包含選擇閘極SG4的選擇元件可「導通」，而且包含選擇閘極SG4的選擇元件可處於該導通狀態，使得電流可流過該選擇元件。向該等線WL2和SL2供應適當電壓時，其中該等選擇元件和依浮動閘極FG2的充電狀態而定的記憶單元M1可處於該導通狀態，而且電流可在源極線CSL與位元線BL2之間流動。
熟習此領域技術者將瞭解，NVM元件結構1可在高積體密度下與記憶單元整合成NOR或NAND記憶體架構的一部分。該等NOR和NAND架構可允許改良式高密度記憶體元件或陣列，其具有可利用半導體製程一般能夠做出的該等特徵尺寸的整體選擇閘極，並可允許針對操作考量的適當元件尺寸選擇。在說明書，該等記憶單元可藉助該等各自選擇元件與其相關聯的位元線及/或源極線隔開。
在完整閱讀本發明之後，熟習此領域技術者將瞭解，依據表示NAND架構的本發明的一些例示性具體實施例，一個以上的記憶單元可形成在該等選擇元件之間，該等選擇元件之間的該等複數記憶單元形成「串」。依據顯示「NOR」架構的本發明的一些例示性具體實施例，記憶單 元可以類似於RAM(隨機存取記憶體)或ROM(唯讀記憶體)的矩陣架構佈置。該等記憶單元的該等控制閘極隨後可透過列耦合到所謂的「字線」，而且該等記憶單元的該等汲極可耦合到行位元線，每個記憶單元的源極隨後通常皆耦合到共用源極線。
依據顯示NAND架構的本發明的一些例示性具體實施例，串內的該等記憶單元可係由8、16、32或更多個記憶單元佈置，其中該串中的該等記憶單元能以串聯、源極到汲極、介於源極線(例如共源極線)與行位元線之間的方式耦合在一起。
儘管NAND架構可透過藉由選擇一條或多條字線而啟動記憶單元列的列解碼器(未例示)存取，但耦合到每個串的未選定記憶單元的該等控制閘極的該等字線也驅動。然而，每個串的未選定記憶單元通常由更高的閘極電壓驅動，以將其作為路徑電晶體操作，並允許其以不受其所儲存的資料值限制的方式傳遞電流。該電流隨後經由僅受到選定要讀取的每個串的該等記憶單元限制的串聯耦合串的每個浮動閘極記憶單元，從該源極線流到該行位元線。這將該選定記憶單元列的該等現有編碼器所儲存的資料值置放在該等行位元線上。位元線的行頁面係選定和感測，然後個別資料字係從來自該行頁面的該等所感測出的資料字選擇，並從該記憶體元件通訊。
就NOR結構而論，該記憶體陣列透過藉由選擇耦合到該等選定記憶單元的該等閘極的字線而啟動記憶單元列的列解碼器(未例示)存取。該選定記憶單元列隨後透過依該等選定記憶單元的該等編程狀態而定，將不同的電流從該所耦合的源極線流到該等所耦合的位元線，將該等所儲存的資料值置放在該等行位元線上。位元線的行頁面係選定和感測，而且個別資料字係從來自該行頁面的該等所感測出的資料字選擇，並從該記憶體通訊。
請即參考圖2，將說明本發明的至少一些例示性具體實施 例。圖2以剖面圖示意性例示半導體元件結構100。半導體元件結構100可包含一NVM元件結構120和一邏輯元件110。邏輯元件110和NVM元件結構120可形成在半導體基材102的兩鄰接表面區域中與上方。依據一些例示性範例，至少一中間溝槽隔離結構(未例示)，例如淺溝槽隔離(Shallow trench isolation，STI)，可形成在邏輯元件110與NVM元件結構120之間。例如，至少一進一步半導體元件(未例示)及/或至少一進一步NVM元件結構(未例示)可形成在邏輯元件110與NVM元件結構120之間。
圖2的半導體元件結構100在製造過程中或之後、特別是在進行前段製程(FEOL)處理和中段製程(Middle-end-of-line，MEOL)處理之後的階段示意性例示，而且層間介電體ILD沉積在半導體基材102上面，並形成用於透過接觸件137c接觸各自矽化物區域137、用於透過接觸件142c接觸閘極電極142及用於透過接觸件102bc接觸半導體基材102的接觸件137c、142c和102bc的圖案。該等接觸件137c、142c和102bc垂直延伸穿越該層間介電體ILD。該用語「垂直」在圖2描述的剖面圖中，表示平行於半導體基材102的上表面法線的方向。
依據本發明的一些例示性具體實施例，半導體基材102可為半導體塊體基材，或可為絕緣層上覆半導體(SOI)配置的主動半導體層，其中，一般來說，半導體層(例如矽、鍺化矽及其類似物)形成在掩埋絕緣材料層(例如氧化矽及其類似物)上，其進而形成在基材材料(例如半導體塊體基材及其類似物)上。依據一些例示性具體實施例，其中半導體基材102係依據SOI技術提供，如本領域已知，半導體基材102可依據部分空乏SOI(Partially depleted SOI，PDSOI)技術形成部分空乏，或依據全空乏SOI(Fully depleted SOI，FDSOI)技術形成全空乏。依據採用PDSOI技術或將半導體基材102用作塊體基材的一些特殊例示性具體實施例，半導體基材102可摻雜(例如淡濃度P摻雜)，而且源極/汲極區域可依據使用特超大型積體電路(Ultra large scale integration，ULSI)製程在先進技術節點採用的已知技術植 入半導體基材102中。
依據本發明的一些例示性具體實施例，邏輯元件110可包含一閘極結構，包含一閘極電極116，其形成在半導體基材102的區域102a上面。區域102a可由溝槽隔離結構(未例示)(例如STI結構及其類似物)包封。閘極電極材料116可為如ULSI技術中所使用的已知閘極電極材料，例如多晶矽、非晶矽、電極金屬及其類似物。在閘極電極材料116與區域102a之間，包含一高k值材料及/或一氧化物材料的閘極介電體114可如本領域已知而形成。這不會對本發明構成任何限制，而且熟習此領域技術者將瞭解，功函數調整材料(未例示)(例如TiN及其類似物)可在閘極電極材料116下方提供。再者，視需要的通道鍺化矽材料cSiGe(材料112)可形成在區域102a上。
請即參考圖2，閘極電極材料116可由設置在閘極電極材料116上的矽化物區域137覆蓋，並與接觸矽化物區域137的接觸件137c接觸。由矽化物區域137、閘極電極材料116、閘極介電體114和(視需要的)cSiGe材料112形成的閘極堆疊的側壁可由間隔件結構118覆蓋，其側向包封該閘極堆疊，並調整形成在用於接觸在該閘極堆疊的相對側鄰接該閘極堆疊所形成的源極/汲極區域S/D的區域102a中的閘極堆疊與矽化物區域137之間的間隔。依據本發明的一些例示性具體實施例，間隔件結構118可由通常指稱為「間隔件0」和「間隔件1」的至少氮化矽層和氧化矽層提供，例如「間隔件0」可用於調整該閘極堆疊與源極/汲極延伸區域之間的間隔，而且視需要的中空區域(未例示)用於調整該臨界電壓，以及「間隔件1」可用於調整該閘極堆疊與深源極/汲極區域之間的間隔。
依據本發明的一些例示性具體實施例，NVM元件結構120可包含一圖案化絕緣材料層部分，其由圖2中表示以元件符號146、147和148所指示的絕緣材料層部分146、147和148。絕緣材料部分148將閘極電極142與接觸件102bc隔開。絕緣材料部分147隔開閘極電極142和浮 動閘極電極122。該等絕緣材料部分146和147側向包封浮動閘極電極122。
該等絕緣材料層146、147和148可僅部分覆蓋上面形成NVM元件結構120的區域102b的上表面。在該等絕緣材料層146、147和148以及浮動閘極電極122和閘極電極142上，多晶矽間介電體(Interpoly dielectric，IPD)128可形成。IPD 128可包含一ONO堆疊配置的一層堆疊，例如包含形成在可進而形成在一氮化物層上的一氧化物層上的一氮化物層。這不會對本發明構成任何限制，而且熟習此領域技術者將瞭解，IPD 128可由覆蓋該絕緣材料層的至少一種絕緣材料形成，而且浮動閘極電極122和閘極電極142嵌入該絕緣材料層中。IPD 128的上表面由在浮動閘極電極122上面延伸而未覆蓋閘極電極142的控制閘極電極126部分覆蓋。因此，控制閘極電極126和浮動閘極電極122可由記憶單元構成，例如以上有關圖1所說明的該等記憶單元M1和M2之一。控制閘極電極126可為部分覆蓋鄰接該絕緣材料層(即鄰接絕緣材料層部分146)的區域102b的上表面、藉助控制閘極電極126部分重疊該絕緣材料層，以及在該絕緣材料層上面部分延伸並在浮動閘極電極122上面完全延伸的閘極電極材料的閘極電極部分。包含控制閘極電極126並與控制閘極電極126接觸的閘極電極材料的閘極電極部分134，可形成設置在鄰接該絕緣材料層的區域102b上面的閘極電極材料134。與閘極電極材料134對準並藉助間隔件結構136與其間隔，矽化物區域137可形成在區域102b中，矽化物區域137鄰接與接觸件152c接觸的閘極電極材料134。依據一些特殊例示性範例，接觸件152c可耦合到位元線，例如以上有關圖1所說明的該等位元線BL1和BL2之一。例如，接觸件102bc可耦合到源極線，例如以上有關圖1所說明的源極線CSL。控制閘極電極126和閘極電極材料134可具有形成在其上並與接觸件137c接觸的矽化物區域137。因此，接觸件137c(電接觸控制閘極電極126和閘極電極材料134上面的矽化物區域137)可接觸控制閘極電極126和閘極電極材料134。因此，此接觸件137c可耦合到如以上有關圖1所說明的 字線WL1或字線WL2。接觸件142c所接觸的閘極電極材料142可耦合到如以上有關圖1所說明的選擇線SL1或SL2。
依據本發明的一些例示性具體實施例，閘極氧化物層132，例如用於高電壓應用(例如電壓大於1.5V)的厚閘極氧化物層，可鄰接閘極電極材料134下方的絕緣材料層形成。閘極介電體127(例如高k值介電體及其類似物)可形成在控制閘極電極126和閘極電極材料134下方。依據本發明的一些例示性具體實施例，閘極電極材料134、控制閘極電極126和閘極電極材料116可平行形成，即可由相同的材料形成。依據本發明的一些例示性具體實施例，閘極介電體127和閘極介電體114可平行形成，即閘極介電體127和閘極介電體114可由相同的材料形成。
依據如圖2描述的本發明的一些例示性具體實施例，設置在區域102b上的控制閘極電極126、閘極介電體127、IPD 128、浮動閘極電極122和閘極氧化物124，可對應於如以上有關圖1所說明的記憶單元M1或M2。
有關圖3a至圖3m，將更詳細說明依據本發明的一些例示性具體實施例形成半導體元件結構的製程流程。
圖3a示意性例示在FEOL處理中的製造過程中，在早期階段的半導體元件結構200。在說明書，可提供半導體基材202的區域202a和區域202b。半導體202實質上可類似於如以上所說明的半導體基材102。因此，參考以上有關半導體基材102所提供的揭示內容，該所揭示內容完整包括供參考。
依據本發明的一些例示性具體實施例，區域202a和區域202b可為提供在半導體基材202的上表面中的鄰接區域，例如藉助至少一溝槽隔離結構(未例示)(例如至少一STI結構)隔開。再者，其中與上方要形成至少一附加半導體元件的至少一附加區域(未例示)可提供在區域202a與202b之間。
依據本發明的一些例示性具體實施例，隔離材料層203可形成在區域202a上和區域202b上。例如，隔離層203可由氧化物材料(例如氧化矽)形成。依據說明書的一些特殊例示性範例，隔離層203可包含氧化矽，並可透過該等區域202a和202b的氧化而形成。或者，氧化物材料可藉助TEOS(四乙氧基矽烷)沉積進行沉積。
圖3b示意性例示在光罩圖案205形成在該等區域202a和202b上面之後，在製造過程中的更進階階段的半導體元件結構200。該光罩圖案可包含一罩幕或硬式罩幕圖案，其依據已知的光微影成像技術。依據光罩圖案205，區域202a上的隔離層203係完全覆蓋和保護以免進一步處理。在區域202b上面，該光罩圖案形成以便部分暴露隔離材料203的上表面，而且各向異性蝕刻可依據光罩圖案205進行，其中溝槽t1、t2、t3和t4可蝕刻到隔離層203中，從而產生具有絕緣材料層部分203a、203b、203c、203d和203e的圖案化隔離層。依據說明書的一些例示性具體實施例，該等溝槽t1、t2、t3和t4可部分暴露區域202b的上表面。
請即參考圖3c，提供如圖3b示意性例示的半導體元件結構200的俯視圖，該俯視圖顯示光罩圖案205完全重疊區域202a，而且光罩圖案205藉助該等溝槽t1、t2、t3和t4部分暴露區域202b。由於在如圖3a例示的階段之前並產生該等區域202a和202b的半導體基材202的圖案化製程，因此區域202b可如圖3c所指示由溝槽隔離結構STI側向包封。因此，適當尺寸化的區域202b可在如圖3a例示的階段之前圖案化。依據說明書的一些特殊例示性範例，區域202b可圖案化為例如從圖1的半導體基材202突出並由如圖3c示意性例示的STI圍繞的鰭狀結構。這不會對本發明構成任何限制，而且熟習此領域技術者將瞭解，區域202b可在俯視圖中具有任何形狀，例如一般的四邊形形狀。
圖3d示意性例示如在圖3b和圖3c所例示，在光罩圖案205(如圖3b說明)去除、絕緣材料層203暴露在區域202a與該等絕緣材料 層部分203a至203e(如圖3b示意性說明)暴露之後，在製造過程中的更進階階段的半導體元件結構200。在如圖3d示意性例示的階段，可進行蝕刻製程207以塑形絕緣材料層203，特別是如圖3b例示的該等絕緣材料層部分203a至203e。由於蝕刻製程207所造成的結果，該等絕緣材料層部分如圖3d的箭頭A所指示至少側向塑形，其中所塑形的絕緣材料層部分203f、203g、203h、203i和203j與圖3b描述的該等絕緣材料層部分203a至203d相比時，依據圖3d的該等箭頭A所指示的塑形具有至少較小的尺寸。因此，可形成溝槽t5、t6、t7和t8，溝槽t5具有大於溝槽t1的寬度。因此，該等溝槽t6、t7和t8可具有比該等各自溝槽t2、t3和t4更大的寬度。
依據本發明的一些例示性具體實施例，蝕刻製程207可包含一各向異性蝕刻製程，例如在絕緣材料層203由氧化物材料形成的情況下，使用氫氟酸(HF)的濕式蝕刻製程。在完整閱讀本發明之後，熟習此領域技術者將瞭解，依據一些特殊例示性範例，蝕刻製程207相對於區域202b具有選擇性，使得區域202b的任何修改皆可避免或至少最小化。例如，絕緣材料層203的厚度可由於該等區域202a和202b上面的蝕刻製程207而減小。因此，形成絕緣材料層203時，可考量蝕刻製程207所造成的絕緣材料層203的厚度減小，即可考量蝕刻製程207的該等效應而適當選擇圖3a的絕緣材料層203的厚度，使得在蝕刻製程207完成之後呈現具有所需厚度的絕緣材料層203。
儘管使用有關包括蝕刻製程207的圖3d說明本發明，但這不會對本發明構成任何限制，而且熟習此領域技術者將瞭解，蝕刻製程207可省略。然而，進行蝕刻製程207以增加該等溝槽的側向寬度可具有具優勢的效應，即可改善要形成在如以下所說明的該等溝槽內的閘極電極的注入效率。
在完全閱讀本發明之後，熟習此領域技術者將瞭解，藉助蝕刻製程207，該等溝槽t1至t4可透過藉助塑形製程207塑形圖3b描述的該 等絕緣材料層部分203a至203e而塑形或修整，從而產生圖3d描述的該等所塑形的絕緣材料層部分203f至203j所造成的該等溝槽t5至t8。
圖3e示意性例示在閘極介電體224形成在圖3d的該等溝槽t5至t8內，以及閘極電極材料211可覆蓋沉積在該等區域202a和202b上面之後，在製造過程中的更進階階段的半導體元件結構200。因此，圖3d描述的該等溝槽t5至t8由閘極電極材料211填滿。
依據本發明的一些例示性具體實施例，閘極介電體224可在圖3d描述的蝕刻製程207完成之後，以及在沉積閘極電極材料211之前，透過進行氧化而形成的氧化物材料。由於該氧化，因此圖3d的該等溝槽t5至t8內的區域202b的該等部分暴露的表面受到氧化，而且氧化物材料形成在該等溝槽t5至t8內，從而在該等溝槽t5至t8內形成閘極介電體224。區域202a由於絕緣材料層203而未暴露於該氧化。
在沉積閘極電極材料211之後，可進行將絕緣材料層203用作平坦化製程213的終點的平坦化製程213，例如化學機械拋光(Chemical mechanical polishing，CMP)製程。亦即，平坦化製程213可在暴露絕緣材料層203和絕緣材料層部分203f至203j時終止。
圖3f示意性例示在平坦化製程213完成，以及多晶矽間介電體(IPD)228形成在該等區域202a和202b上面之後，在製造過程中的更進階階段的半導體元件結構200。IPD 228可形成在區域202a上面的絕緣材料層203上面，而且IPD 228可形成在該等絕緣材料層部分203f至203j上面，而且閘極電極222提供在該等絕緣材料層部分203f至203j之間。參考圖3f，IPD 228在該等閘極電極材料222上面延伸。
依據本發明的一些例示性具體實施例，IPD 228可包含一層堆疊，其由設置在可進而設置在層228c上的層228b上的層228a形成。依據說明書的一些特殊例示性範例，該等層228a、228b和228c可實施ONO配置，包含一氮化物層(例如228b)，其介於兩層氧化物層228a與228c之間。 這不會對本發明構成任何限制，而且熟習此領域技術者將瞭解，至少一層絕緣材料可用作IPD 228。
圖3g示意性例示在形成罩幕215之後，在製造過程中的更進階階段的半導體元件結構200，罩幕215部分覆蓋IPD 228的上表面，使得罩幕215可設置在該等閘極電極材料222上面。熟習此領域技術者將瞭解，IPD 228和設置在區域202a上面的絕緣材料層203可暴露以進一步處理。
請即參考圖3g，隨後可進行各向異性蝕刻製程217(即在形成罩幕215之後)，其中各向異性蝕刻製程217可去除IPD 228，而且絕緣材料層203與罩幕215對準。依據說明書的一些例示性範例，蝕刻製程217可包含一蝕刻步驟順序，其用於順序蝕刻IPD 228和絕緣材料層203。
圖3h示意性例示在蝕刻製程217完成，以及區域202a暴露以進一步處理之後，在製造過程中的更進階階段的半導體元件結構200。再者，在已去除區域202b上面的罩幕215之後，IPD 228可依據區域202b上面的罩幕215圖案化。因此，疊置可由該等絕緣材料層部分側向包封的該等閘極電極材料222的IPD 228，依據罩幕215所界定出的圖案保留在區域202b上面。由於罩幕215的圖案，因此圖3g描述的蝕刻製程217暴露鄰接圖案化IPD 228的區域202b的上表面區域US1和US2及該等絕緣材料層部分。
依據本發明的一些例示性具體實施例，區域202a可完全暴露以進一步處理，而且區域202b可部分暴露以透過區域202b的該等暴露上表面區域US1和US2進一步處理。
圖3i示意性例示在鍺化矽層和閘極氧化物中至少一者可形成在區域202a和區域202b的該等暴露上表面上之後，在製造過程中的更進階階段的半導體元件結構200，該新形成的材料由圖3i參考編號219標示。
依據說明書的一些特殊例示性範例，所沉積的鍺化矽材料可從區域202b上方去除，而且氧化物材料可形成在區域202b的暴露上表面上。
圖3j示意性例示在閘極堆疊221包含一閘極電極材料216，其設置在閘極介電體214(視需要包括一功函數調整材料，例如TiN；未例示)上；及一視需要的通道鍺化矽(cSiGe)層或氧化物襯墊212之後，在製造過程中的更進階階段的半導體元件結構200。閘極堆疊221可透過在區域202a上面沉積多層堆疊，並適當圖案化區域202a上面的該等所沉積的層而形成。
依據本發明的一些例示性具體實施例，閘極堆疊221a和221b可形成在區域202b上面，該等閘極堆疊221a和221b部分覆蓋IPD 228的上表面，以及在側向鄰接IPD 228的區域202b上面部分延伸。
依據本發明的一些例示性具體實施例，閘極堆疊221a可包含一閘極電極部分226，其設置在IPD 228上，並在欲作為浮動閘極電極222的閘極電極222上面延伸。閘極電極部分226可未在鄰接浮動閘極電極222的閘極電極材料242上面延伸，並可藉助絕緣材料層部分203g與其隔開。閘極電極部分226可與設置在側向鄰接浮動閘極電極222和IPD 228的區域202b上面的閘極電極部分234通訊。同樣地，閘極堆疊221b可包含一閘極電極部分256和一閘極電極部分258，閘極電極部分256在浮動閘極電極272上面延伸，而未在藉助絕緣材料層部分203i與浮動閘極電極272隔開的鄰接的閘極電極262上面延伸。亦即，該等閘極電極部分226和256可在該等各自絕緣材料層部分203g和203i上面部分延伸。
在完整閱讀本發明之後，熟習此領域技術者將瞭解，該等閘極電極部分226和256可用作形成在該等浮動閘極電極222和272上面的控制閘極。
該等閘極電極部分234和258形成在各自閘極氧化物層232 和252上面。該等閘極氧化物232和252可提供為厚氧化物材料層，其配置成支援供應給該等閘極電極部分234和258的高電壓位準(例如電壓高於5伏特)。
請即參考如圖3g至圖3j示意性例示的製程，IPD層228可圖案化在區域202b上面(參見圖3g和圖3h)，該圖案化IPD覆蓋該等浮動閘極電極222和272(參見圖3j)。因此，如圖3g示意性例示的製程(其結果在圖3h中示意性例示)可視為暴露鄰接該等浮動閘極電極222和272的區域202b的該等上表面區域US1和US2，使得該等閘極電極部分234和258可形成在圖3h所指示的區域202b的該等上表面區域US1和US2上面。
依據本發明的一些例示性具體實施例，該等閘極堆疊221、221a和221b可透過在該等區域202a和202b上面依次沉積至少一層閘極介電材料層和閘極電極材料層(此沉積製程在該等圖式中未例示)，以及圖案化該等區域202a和202b上面的該等所沉積的材料層(該圖案化在該等圖式中未例示)而得到。
圖3k示意性例示在間隔件結構218、235、236、275和276鄰接該等閘極堆疊221、221a和221b形成之後，在製造過程中的更進階階段的半導體元件結構200。該等間隔件結構218、235、236、275和276可依據已知的間隔件形成技術形成，例如沉積間隔件材料並各向異性蝕刻該間隔件材料。
依據本發明的一些例示性具體實施例，該等間隔件結構可由三層間隔件層形成，例如氧化物和氮化物材料層的組合。每個該等間隔件結構218、235、236、275和276可覆蓋該等各自閘極堆疊221、221a和221b的側壁。
在該間隔件結構形成之後，可進行用於形成源極/汲極區域的視需要的植入，並可進行已知的矽化金屬沉積(自動對準矽化)製程，從而產生如圖31示意性例示的半導體元件結構200，其中矽化物區域237形成 在半導體材料的暴露上表面上，即該等區域202a和202b的暴露上表面，以及該等閘極電極216、226、234、256和258的暴露上表面。依據說明書的一些特殊例示性範例，該等矽化物區域237可由矽化鎳形成。
圖3m示意性例示在FEOL處理完成之後，在製造過程中的更進階階段的半導體元件結構200、及用於形成層間介電體ILD(視需要具有氮化物應力源(stressor)襯墊，未例示)的MEOL製程步驟、與接觸件237c、237c1、237c3、202bc、242c2、237c4和237c2。因此，形成半導體元件210，例如具有接觸區域202a中與上方的該等矽化物區域237的接觸件237c的邏輯元件。再者，NVM元件結構220可形成在區域202b中與上方，其中提供具有汲極側接觸件237c1的選擇閘極電極234。選擇閘極電極234可與控制閘極電極226電耦合，控制閘極電極226與接觸件237c3接觸。選擇閘極電極242可透過接觸件242c1接觸，選擇閘極電極242的源極側與可耦合到如以上有關圖1的CSL所說明的源極線的接觸件202bc接觸。再者，可提供選擇閘極電極258，該選擇閘極電極鄰接汲極側接觸件237c2。選擇閘極電極258可與控制閘極電極256電耦合，控制閘極電極256與接觸件237c4接觸。選擇閘極電極262可透過接觸件242c2接觸，選擇閘極電極262的源極側與可耦合到如以上有關圖1的CSL所說明的源極線的接觸件202bc接觸。
在完整閱讀本發明之後，熟習此領域技術者將瞭解，至少在本發明的一些例示的具體實施例中，半導體元件結構200可對應於如以上有關圖2所說明的半導體元件100。
依據本發明的一些例示性具體實施例，如圖3j示意性所例示並依據對圖3e的描述依據閘極介電體224製造的該等閘極介電體224、244、264、274，可具有在約5-15nm(奈米)範圍內的厚度，例如約9nm(奈米)。
依據本發明的一些例示性具體實施例，如圖3j示意性例示 的閘極介電體232可具有大於15nm(奈米)的厚度。
在完整閱讀本發明之後，熟習此領域技術者將瞭解，如以上有關圖3a至圖3m所說明的該等顯現的例示性具體實施例提供一種簡單方法，以標準邏輯流程實施非揮發性記憶單元而無需將製程步驟的數量增加到無法接受的程度。為了最小化如以上有關圖3a至圖3m所說明的附加製程步驟的數量，可在形成邏輯元件之前以一順序處理該(等)浮動閘極電極和選擇元件。
依據該以上描述(例如以上圖3d的討論)，該等分離與浮動閘極之間的距離可最小化以最大化該浮動閘極的程式效率。因此，該NVM元件結構的功耗可減少。
依據本發明的一些例示性具體實施例，該半導體元件結構和特別是如以上所揭示的NVM元件結構可用於單晶片系統(System on a chip，SoC)、物聯網(IoT)、行動應用和車用應用等應用。
由於該源極側選擇元件與該浮動閘極一起處理，因此該製程複雜度相對於慣用技術可最小化。
依據說明書的一些特殊例示性範例，揭示包含一NVM元件結構的半導體元件，該NVM元件結構在形成該邏輯元件之前插入製造邏輯元件的標準製程流程中，因此不會受到邏輯元件製造的溫度預算影響。在第一步驟中，隔離材料層可形成，並圖案化為具有欲在以後階段形成選擇和記憶體元件的結構。在該等圖案化結構中，閘極介電體(例如閘極氧化物)可由電極材料(例如多晶矽)形成和覆蓋。該所沉積的電極材料隨後可拋光以形成和隔開閘極電極。該其餘的結構由IPD層(例如ONO層)覆蓋。該IPD層和絕緣材料層隨後可鄰接該等先前圖案化結構去除，而且隨後邏輯閘極可圖案化。在此階段，高電壓(High voltage，HV)閘極介電體(例如HV閘極氧化物)可鄰接用於支撐暴露於高電壓輸入的元件的圖案化結構而形成。該HV閘極介電體的形成可在該絕緣材料層的圖案化之後進行。該控制閘極電 極可在該等圖案化結構的邊緣上面延伸，其中可形成該等支撐元件。在已形成該等邏輯元件之後，該標準邏輯製程流程可如本領域已知持續進行。
由於本發明可以具有說明書教示效益的熟習此領域技術者明白的不同但等效方式修改和實作，因此以上所揭示的該等特定具體實施例僅係例示性。例如，以上所闡述的該等製程步驟可以不同的次序進行。再者，除了如文後申請專利範圍中所說明的之外，說明書所顯示的構造或設計的細節皆不欲施加任何限制。因此，顯然以上所揭示的該等特定具體實施例可更改或修改，而且所有此變化例皆在本發明的範疇與精神內考量。應注意，使用序詞(例如「第一」、「第二」、「第三」或「第四」)說明本說明書和文後申請專利範圍中的各種製程或結構僅作為此步驟/結構的簡略參考，並不必然暗示此步驟/結構以該有次序的順序進行/形成。當然，依該確切的請求項用語而定，可要求或不要求此製程的有次序序列。因此，說明書所尋求的保護如文後申請專利範圍中所闡述。

Claims (20)

  1. 一種半導體元件結構的形成方法，包含：在一半導體基材的一第一區域中與上方形成一非揮發性記憶體(NVM)元件結構，該NVM元件結構包含一浮動閘極、一第一選擇閘極與至少一控制閘極，其中該控制閘極在該浮動閘極上面延伸，而且其中該第一選擇閘極透過一絕緣材料層部分與該浮動閘極側向隔開；及在該半導體基材的一第二區域中與上方形成一邏輯元件，該第二區域不同於該第一區域，其中該邏輯元件包含一邏輯閘極，其設置在該第二區域上；及源極/汲極區域，其設置在鄰接該邏輯閘極的該第二區域中；其中先形成該浮動閘極，然後形成該控制閘極和該邏輯元件。
  2. 如申請專利範圍第1項所述之方法，其中該形成該NVM元件結構包含：在該等第一和第二區域上面形成一絕緣材料層；圖案化該第一區域上面的該絕緣材料層，包含將兩溝槽蝕刻到該絕緣材料層中；及在該等溝槽之每一者內形成一層堆疊，其包含一閘極介電材料和一多晶矽材料，其中形成該浮動閘極和該選擇閘極。
  3. 如申請專利範圍第1項所述之方法，其中該形成該NVM元件結構包含在形成該控制閘極之前，在該浮動閘極上面形成一多晶矽間介電體(IPD)。
  4. 如申請專利範圍第3項所述之方法，其中形成該IPD包含在該等第一和第二區域上面形成該IPD；及去除該第二區域上面的該IPD。
  5. 如申請專利範圍第4項所述之方法，更包含圖案化該第一區域上面的該IPD，其中該圖案化IPD覆蓋該浮動閘極和該選擇閘極。
  6. 如申請專利範圍第3項所述之方法，其中形成該IPD包含沉積一層堆疊，其包含一氧化物材料和一氮化物材料，該氮化物材料嵌入該氧化物材料中。
  7. 如申請專利範圍第3項所述之方法，更包含：在該IPD形成之後，暴露鄰接該浮動閘極的該第一區域的一上表面部分；及隨後平行在該第一區域上面形成該控制閘極，並在該第二區域上面形成該邏輯閘極。
  8. 如申請專利範圍第7項所述之方法，其中形成該控制閘極和該邏輯閘極包含在該等第一和第二區域上面依次沉積至少一閘極介電材料層和一閘極電極材料層；及在該等第一和第二區域上面圖案化該沉積的材料層。
  9. 如申請專利範圍第8項所述之方法，其中該第二區域上面的該圖案化沉積材料層包含：圖案化材料層的一第一部分，其在該浮動閘極上面延伸；及圖案化材料層的一第二部分，其在該暴露上表面部分上面延伸，該第一部分實施該控制閘極，而且該第二部分實施一第二選擇閘極。
  10. 如申請專利範圍第9項所述之方法，更包含形成一接觸結構，其接觸該控制閘極，其中該接觸結構同時接觸該第二選擇閘極。
  11. 如申請專利範圍第2項所述之方法，其中圖案化該第一區域上面的該絕緣材料層更包含：將至少兩個以上的溝槽蝕刻到該絕緣材料層中；在該等至少兩個以上溝槽之每一者內形成一層堆疊，其包含一閘極介電材料和一多晶矽材料，其中形成一第二浮動閘極和一第二選擇閘極；及在該第一區域上面形成一第二控制閘極，該第二控制閘極在該第二浮動閘極上面延伸。
  12. 如申請專利範圍第11項所述之方法，更包含在形成該等控制閘極之前，在該浮動閘極上面形成一多晶矽間介電體(IPD)。
  13. 如申請專利範圍第12項所述之方法，其中形成該IPD包含在該等第一和第二區域上面形成該IPD；及去除該第二區域上面的該IPD。
  14. 如申請專利範圍第13項所述之方法，更包含圖案化該第一區域上面的該IPD，其中該圖案化IPD覆蓋該浮動閘極和該選擇閘極。
  15. 如申請專利範圍第12項所述之方法，更包含：在該IPD的該形成之前，暴露鄰接該浮動閘極的該第一區域的一第一上表面部分，並暴露鄰接該第二浮動閘極的該第一區域的一第二上表面部分；及隨後平行在該第一區域上面形成該等控制閘極，並在該第二區域上面形成該邏輯閘極。
  16. 如申請專利範圍第15項所述之方法，其中形成該等控制閘極和該邏輯閘極包含在該等第一和第二區域上面依次沉積至少一閘極介電材料層和一閘極電極材料層；及圖案化在該等第一和第二區域上面的該沉積的材料層。
  17. 如申請專利範圍第16項所述之方法，其中該第二區域上面的該圖案化沉積材料層包含圖案化材料層的一第一部分，其在該浮動閘極上面延伸；圖案化材料層的一第二部分，其在該第一上表面部分上面延伸；圖案化材料層的一第三部分，其在該第二浮動閘極上面延伸；及圖案化材料層的一第四部分，其在該第二上表面部分上面延伸，該第一部分實施該控制閘極、該第二部分實施鄰接該控制閘極的一第三選擇閘極、該第三部分實施該第二控制閘極，而且該第四部分實施鄰接該第二控制閘極的一第四選擇閘極。
  18. 一種半導體元件結構，包含：一非揮發性記憶體(NVM)元件結構，其形成在一半導體基材的一第一區域中與上方，該NVM元件結構包含一浮動閘極、一第一選擇閘極、一第二選擇閘極與至少一控制閘極，其中該控制閘極在該浮動閘極上面延伸，其中該等第一和第二選擇閘極透過設置在該浮動閘極的相對側的各自絕緣材料層部分與該浮動閘極側向隔開；及一邏輯元件，其形成在該半導體基材的一第二區域中與上方，該第二區域不同於該第一區域，其中該邏輯元件包含一邏輯閘極，其設置在該第二區域上；及源極/汲極區域，其設置在鄰接該邏輯閘極的該第二區域中；其中該控制閘極與該等第一和第二選擇閘極之一者整合形成。
  19. 如申請專利範圍第18項所述之半導體元件結構，其中該控制閘極及該等第一和第二選擇閘極的該另一者藉助形成在其間的一多晶矽間介電體隔開。
  20. 如申請專利範圍第18項所述之半導體元件結構，其中該控制閘極、該等第一和第二選擇閘極之該一者和該邏輯閘極平行形成。
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