TWI642166B - 半導體裝置及其製造方法 - Google Patents

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久本大
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日商瑞薩電子股份有限公司
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Abstract

本發明係於內置非揮發性記憶體之半導體裝置中，謀求提高抹除效率。
本發明係以第1記憶體閘極MG1及第2記憶體閘極MG2構成記憶體閘極MG，該第1記憶體閘極MG1包含含有第2絕緣膜IL2之第2閘極絕緣膜GI2與第1記憶體閘極電極MGE1；該第2記憶體閘極MG2包含含有第3絕緣膜IL3之第3閘極絕緣膜GI3與第2記憶體閘極電極MGE2。此外，將第2記憶體閘極電極MGE2之下表面設為低於第1記憶體閘極電極MGE1之下表面。藉此，於抹除時，於第1記憶體閘極電極MGE1之選擇閘極CG側且半導體基板SUB側之角部、及第2記憶體閘極電極MGE2之第1記憶體閘極MG1側且半導體基板SUB側之角部中產生電場集中，而容易對第2絕緣膜IL2及第3絕緣膜IL3分別注入電洞。

Description

半導體裝置及其製造方法
本發明係關於半導體裝置及其製造技術，例如可適當地使用於內置非揮發性記憶體之半導體裝置及其製造者。
例如於日本特開2011-029631號公報(專利文獻1)中，記載有一種藉由對電荷累積膜注入電子及電洞、改變總計電荷量而進行寫入/抹除之非揮發性記憶體。於該非揮發性記憶體中，非揮發性記憶體單元之閘極電極以非摻雜多晶矽層與金屬材料電極層之2層膜構成，可以高效率進行來自閘極電極之電荷注入。
[先前技術文獻] [專利文獻1]
日本特開2011-029631號公報
即使於具有記憶體元件之半導體裝置中，亦期望儘可能地提高性能。
其他問題與新穎特徵，可由本說明書之記述及附加圖式加以明瞭。
根據一實施形態，非揮發性記憶體單元包含：選擇閘極，第1記憶體閘極，其介隔第2閘極絕緣膜而形成於選擇閘極之單側面；第2記憶體閘極，其介隔第3閘極絕緣膜而形成於第1記憶體閘極之單側面。選擇閘極包含：形成於半導體基板之主表面上之第1閘極絕緣膜與形成於第1閘極絕緣膜上之選擇閘極電極。又，第1記憶體閘極包含：形成於半導體基板之主表面上之第2閘極絕緣膜與形成於第2閘極絕緣膜上之第1記憶體閘極電極，第2記憶體閘極包含：形成於半導體基板之主表面上之第3閘極絕緣膜電極與形成於第3閘極絕緣膜上之第2記憶體閘極電極。且，藉由自第1記憶體閘極電極向第2閘極絕緣膜、自第2記憶體閘極電極向第3閘極絕緣膜注入電洞，而抹除非揮發性記憶體單元之資料。
根據一實施形態，於內置非揮發性記憶體之半導體裝置中，可謀求提高抹除效率。
A-A'‧‧‧線
AP‧‧‧邏輯部
B-B'‧‧‧線
BP‧‧‧記憶體部
B1‧‧‧控制電路
B2‧‧‧輸入輸出電路
B3‧‧‧位址緩衝器
B4‧‧‧列解碼器
B5‧‧‧行解碼器
B6‧‧‧驗證感測放大器電路
B7‧‧‧高度讀取感測放大器電路
B8‧‧‧寫入電路
B9‧‧‧記憶體單元陣列
B10‧‧‧電源電路
B11‧‧‧電流修整電路
C-C'‧‧‧線
C1~C4‧‧‧選擇閘極
CG‧‧‧選擇閘極
CGE‧‧‧選擇閘極電極
CGM‧‧‧金屬選擇閘極電極
CL‧‧‧接觸孔
DCG‧‧‧虛設選擇閘極電極
D-D'‧‧‧線
DNG‧‧‧虛設閘極電極
Drain1~Drain4‧‧‧汲極線
DR‧‧‧汲極
DRE‧‧‧汲極區域
GI1‧‧‧第1閘極絕緣膜
GI2‧‧‧第2閘極絕緣膜
GI3‧‧‧第3閘極絕緣膜
IL‧‧‧層間絕緣膜
ILa‧‧‧氧化矽膜
ILb‧‧‧氧化矽膜
IL1‧‧‧第1絕緣膜
IL1a‧‧‧絕緣膜
IL1b‧‧‧高介電常數膜(high-k膜)
IL2‧‧‧第2絕緣膜
IL2a‧‧‧絕緣膜
IL2b‧‧‧電荷累積膜
IL2c‧‧‧絕緣膜
IL3‧‧‧第3絕緣膜
IL3a‧‧‧絕緣膜
IL3b‧‧‧電荷累積膜
IL3c‧‧‧絕緣膜
IL3d‧‧‧絕緣膜
IL4‧‧‧第4絕緣膜
M1~M4‧‧‧記憶體閘極
MC1~MC8‧‧‧記憶體單元
MG‧‧‧記憶體閘極
MG1‧‧‧第1記憶體閘極
MG2‧‧‧第2記憶體閘極
MGE1‧‧‧第1記憶體閘極電極
MGE2‧‧‧第2記憶體閘極電極
ML1~ML4‧‧‧配線
MT‧‧‧金屬膜
NG‧‧‧閘極電極
NGa‧‧‧金屬電極膜
NGb‧‧‧鋁膜
NISO‧‧‧埋入n阱
P1‧‧‧第1圖案
P2‧‧‧第2圖案
P3‧‧‧第3圖案
P4‧‧‧第4圖案
P5‧‧‧第5圖案
P6‧‧‧第6圖案
P7‧‧‧第7圖案
PS1~PS6‧‧‧多晶矽膜
PW‧‧‧P阱
SD‧‧‧源極．汲極區域
SI1~SI4‧‧‧氧化矽膜
SL‧‧‧矽化物膜
SM‧‧‧半導體裝置
SN1‧‧‧氮化矽膜
SN2‧‧‧氮化矽膜
Source‧‧‧源極線
Source1‧‧‧源極線
Source2‧‧‧源極線
SR‧‧‧源極
SR1‧‧‧源極
SR2‧‧‧源極
SRE‧‧‧源極區域
STI‧‧‧元件分離部
SUB‧‧‧半導體基板
SW1‧‧‧側壁
SW2‧‧‧側壁
WL‧‧‧配線
圖1係實施形態1之半導體裝置之方塊圖。
圖2係實施形態1之MONOS型非揮發性記憶體之要部俯視圖。
圖3係實施形態1之MONOS型非揮發性記憶體之等價電路圖。
圖4係實施形態1之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之A-A'線之要部剖面圖)。
圖5係實施形態1之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之B-B'線之要部剖面圖)。
圖6係實施形態1之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之C-C'線之要部剖面圖)。
圖7係實施形態1之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之D-D'線之要部剖面圖)。
圖8(a)係放大顯示實施形態1之MONOS型非揮發性記憶體單元之選擇閘極及記憶體閘極(第1記憶體閘極及第2記憶體閘極)之要部剖面圖，及(b)係說明實施形態1之MONOS型非揮發性記憶體單元之第1記憶體閘極及第2記憶體閘極之相互位置之模式圖。
圖9(a)係表示實施形態1之MONOS型非揮發性記憶體單元之抹除動作之一例之流程圖，及(b)係表示實施形態1之MONOS型非揮發性記憶體單元之寫入動作之一例之流程圖。
圖10係表示實施形態1之MONOS型非揮發性記憶體單元之製造步驟之一例之流程圖。
圖11係實施形態1之形成於表示半導體裝置製造步驟之記憶體區域之MONOS型非揮發性記憶體單元及形成於周邊電路區域之n通道型MISFET之要部剖面圖。
圖12係接著圖11，半導體裝置之製造步驟之與圖11相同部位之要部剖面圖。
圖13係接著圖12，半導體裝置之製造步驟之與圖11相同部位之要部剖面圖。
圖14係接著圖13，半導體裝置之製造步驟之與圖11相同部位之要部剖面圖。
圖15係接著圖14，半導體裝置之製造步驟之與圖11相同部位之要部剖面圖。
圖16係接著圖15，半導體裝置之製造步驟之與圖11相同部位之要部剖面圖。
圖17係接著圖16，半導體裝置之製造步驟之與圖11相同部位之要部剖面圖。
圖18係接著圖17，半導體裝置之製造步驟之與圖11相同部位之要部剖面圖。
圖19係接著圖18，半導體裝置之製造步驟之與圖11相同部位之要部剖面圖。
圖20係接著圖19，半導體裝置之製造步驟之與圖11相同部位之要部剖面圖。
圖21係接著圖20，半導體裝置之製造步驟之與圖11相同部位之要部剖面圖。
圖22係接著圖21，半導體裝置之製造步驟之與圖11相同部位之要部剖面圖。
圖23係接著圖22，半導體裝置之製造步驟之與圖11相同部位之要部剖面圖。
圖24係接著圖23，半導體裝置之製造步驟之與圖11相同部位之要部剖面圖。
圖25係接著圖24，半導體裝置之製造步驟之與圖11相同部位之要部剖面圖。
圖26係接著圖25，半導體裝置之製造步驟之與圖11相同部位之要部剖面圖。
圖27係接著圖26，半導體裝置之製造步驟之與圖11相同部位之要部剖面圖。
圖28係接著圖27，半導體裝置之製造步驟之與圖11相同部位之要部剖面圖。
圖29係實施形態1之變化例之形成於表示半導體裝置之記憶體區域之MONOS型非揮發性記憶體單元及形成於周邊電路區域之n通道型MISFET之要部剖面圖。
圖30係說明實施形態1之MONOS型非揮發性記憶體單元之抹除特性之效果之圖表圖。
圖31係說明實施形態1之MONOS型非揮發性記憶體單元之抹除特 性之記憶體閘極電極之厚度依存性之圖表圖。
圖32係實施形態2之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之A-A'線之要部剖面圖)。
圖33係實施形態2之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之B-B'線之要部剖面圖)。
圖34係實施形態2之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之C-C'線之要部剖面圖)。
圖35係實施形態2之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之D-D'線之要部剖面圖)。
圖36係實施形態3之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之A-A'線之要部剖面圖)。
圖37係實施形態3之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之B-B'線之要部剖面圖)。
圖38係實施形態3之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之C-C'線之要部剖面圖)。
圖39係實施形態3之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之D-D'線之要部剖面圖)。
圖40係實施形態4之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之A-A'線之要部剖面圖)。
圖41係實施形態4之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之B-B'線之要部剖面圖)。
圖42係實施形態4之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之C-C'線之要部剖面圖)。
圖43係實施形態4之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之D-D'線之要部剖面圖)。
圖44係說明實施形態4之MONOS型非揮發性記憶體單元之抹除動 作時電場集中部位之概略圖。
圖45係實施形態5之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之A-A'線之要部剖面圖)。
圖46係實施形態5之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之B-B'線之要部剖面圖)。
圖47係實施形態5之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之C-C'線之要部剖面圖)。
圖48係實施形態5之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之D-D'線之要部剖面圖)。
圖49係實施形態5之形成於表示半導體裝置之製造步驟之記憶體區域之MONOS型非揮發性記憶體單元及形成於周邊電路區域之n通道MISFET之要部剖面圖。
圖50係接著圖49，係半導體裝置之製造步驟之與圖49相同部位之要部剖面圖。
圖51係接著圖50，係半導體裝置之製造步驟之與圖49相同部位之要部剖面圖。
圖52係接著圖51，係半導體裝置之製造步驟之與圖49相同部位之要部剖面圖。
圖53係接著圖52，係半導體裝置之製造步驟之與圖49相同部位之要部剖面圖。
圖54係接著圖53，係半導體裝置之製造步驟之與圖49相同部位之要部剖面圖。
圖55係接著圖54，係半導體裝置之製造步驟之與圖49相同部位之要部剖面圖。
圖56係接著圖55，係半導體裝置之製造步驟之與圖49相同部位之要部剖面圖。
圖57係接著圖56，係半導體裝置之製造步驟之與圖49相同部位之要部剖面圖。
圖58係接著圖57，係半導體裝置之製造步驟之與圖49相同部位之要部剖面圖。
圖59係接著圖58，係半導體裝置之製造步驟之與圖49相同部位之要部剖面圖。
圖60係接著圖59，係半導體裝置之製造步驟之與圖49相同部位之要部剖面圖。
圖61係接著圖60，係半導體裝置之製造步驟之與圖49相同部位之要部剖面圖。
圖62係接著圖61，係半導體裝置之製造步驟之與圖49相同部位之要部剖面圖。
圖63係接著圖62，係半導體裝置之製造步驟之與圖49相同部位之要部剖面圖。
圖64係接著圖63，係半導體裝置之製造步驟之與圖49相同部位之要部剖面圖。
圖65係接著圖64，係半導體裝置之製造步驟之與圖49相同部位之要部剖面圖。
圖66係接著圖65，係半導體裝置之製造步驟之與圖49相同部位之要部剖面圖。
圖67係實施形態6之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之A-A'線之要部剖面圖)。
圖68係實施形態6之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之B-B'線之要部剖面圖)。
圖69係實施形態6之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之C-C'線之要部剖面圖)。
圖70係實施形態6之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之D-D'線之要部剖面圖)。
圖71係實施形態6之形成於表示半導體裝置之製造步驟之記憶體區域之MONOS型非揮發性記憶體單元及形成於周邊電路區域之n通道MISFET之要部剖面圖。
圖72係接著圖71，係半導體裝置之製造步驟之與圖71相同部位之要部剖面圖。
圖73係接著圖72，係半導體裝置之製造步驟之與圖71相同部位之要部剖面圖。
圖74係實施形態7之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之A-A'線之要部剖面圖)。
圖75係實施形態7之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之B-B'線之要部剖面圖)。
圖76係實施形態7之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之C-C'線之要部剖面圖)。
圖77係實施形態7之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖2所示之D-D'線之要部剖面圖)。
圖78係實施形態8之MONOS型非揮發性記憶體之要部俯視圖。
圖79係實施形態8之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖78所示之A-A'線之要部剖面圖)。
圖80係實施形態8之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖78所示之B-B'線之要部剖面圖)。
圖81係實施形態8之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖78所示之C-C'線之要部剖面圖)。
圖82係實施形態8之MONOS型非揮發性記憶體單元之要部剖面圖(沿著圖78所示之D-D'線之要部剖面圖)。
圖83係說明實施形態8之於非揮發性記憶體單元之多值記憶動作時注入於第1記憶體閘極及第2記憶體閘極之電荷之模式圖。
圖84係表示實施形態8之非揮發性記憶體單元之各資料中通道電流與記憶體閘極電壓之關係之圖表圖。
圖85係表示實施形態8之半導體裝置之製造過程之非揮發性記憶體單元之記憶體閘極電極之供電部之一例之要部俯視圖。
圖86係表示實施形態8之半導體裝置之製造過程之非揮發性記憶體單元之記憶體閘極電極之供電部之一例之要部俯視圖。
於以下實施形態中，為了方便起見，於必要時分割為複數個部分或實施形態進行說明，但除了特別明示之情形以外，該等並非相互無關係者，而存在一者為另一者之一部分或全部之變化例、詳情、補充說明等關係。
又，於以下實施形態中，當提及要素之數量等(包含個數、數值、量、範圍等)之情形時，除了特別明示之情形及原理上明顯限定為特定之數量之情形等以外，並非限定於該特定之數量者，可為特定數量以上或以下。
又，於以下實施形態中，其構成要素(亦包含要素步驟等)除了特別明示之情形及原理上可認為明顯必須之情形等以外，未必一定為必須者。
又，當提及「由A構成」、「以A構成」、「具有A」、「包含A」時，除了特別明示僅該要素之意旨之情形等以外，當然為不排除其以外之要素者。相同地，於以下實施形態中，當提及構成要素等之形狀、位置關係等時，除了特別明示之情形及原理上可認為並非如此之情形等以外，且包含實質上與其形狀等近似或類似者等。此點對於上述數值及範圍亦相同。
又，於以下實施形態中，將代表場效電晶體之MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬絕緣半導體場效應電晶體)簡略為MIS電晶體，將n通道型MISFET簡略為nMIS電晶體，將p通道型MISFET簡略為pMIS電晶體。又，當提及氮化矽、矽氮化物或氮氧化矽時，當為Si3N4，但並不僅限此，且包含以矽之氮化物類似組成之絕緣膜者。又，當提及晶圓時，主要設為Si(Silion：矽)單晶晶圓，但並不僅限此，並指SOI(Silicon On Insulator：絕緣層上覆矽)晶圓、用以將積體電路形成於其之上之絕緣膜基板等者。其形狀亦不僅為圓形或大致圓形，且包含正方形、長方形等者。
又，於以下實施形態中，將非揮發性記憶體簡單稱為記憶體，將非揮發性記憶體單元簡單稱為記憶體單元。又，非揮發性記憶體單元包含由選擇閘極與記憶體閘極構成之閘極、源極、及汲極，於以下實施形態中，為了方便將形成於選擇閘極側之半導體基板之半導體區域(擴散層)定義為汲極，將形成於記憶體閘極側之半導體基板之半導體區域(擴散層)定義為源極。因此，關於源極與汲極，亦有可能相反定義，即將形成於選擇閘極側之半導體基板之半導體區域(擴散層)定義為源極，將形成於記憶體閘極側之半導體基板之半導體區域(擴散層)定義為汲極。
又，於以下實施形態所使用之圖式中，存在即使為俯視圖亦為了容易觀察圖式而標註陰影線之情形。又，於用以說明以下實施形態之全部圖式中，具有相同功能者原則上標註相同符號，省略其重複說明。以下，基於圖示詳細地說明本實施形態。
作為可電性覆寫之非揮發性記憶體單元，有將包含氮化膜等陷阱位準之絕緣膜設為電荷累積膜之MONOS(Metal Oxide Nitride Oxide Silicon：金屬氧化氮氧化矽)型非揮發性記憶體單元。
於內置矩陣狀配置該MONOS型非揮發性記憶體單元之非揮發性 記憶體之半導體裝置中，為了低消耗電力化，探討將MONOS型非揮發性記憶體單元之抹除方式自至今採用之BTBT(Band To Band Tunneling：帶間穿隧)方式變更為FN(Fowler Nordheim：福勒-諾得漢)穿隧方式。
然而，FN穿隧方式與BTBT方式相比較，有(1)抹除速度緩慢、(2)無法抹除低臨界值之問題。
(實施形態1) 《半導體裝置之構成》
使用圖1說明實施形態1之半導體裝置之構成。圖1係半導體裝置之方塊圖。
如圖1所示，半導體裝置SM係由邏輯部AP與記憶部BP構成。記憶部BP係由控制電路B1、輸入輸出電路B2、位址緩衝器B3、列解碼器B4、行解碼器B5、驗證感測放大器電路B6、高度讀取感測放大器電路B7、寫入電路B8、記憶體單元陣列B9、及電源電路B10等構成。
控制電路B1暫時儲存、控制自邏輯部AP輸入之控制用信號。又，控制電路B1控制記憶體單元陣列B9內之記憶體單元之閘極之電位。對輸入輸出電路B2，輸入輸出自記憶體單元陣列B9讀出之資料、向記憶體單元陣列B9寫入之資料、及程式資料等各種資料。位址緩衝器B3暫時儲存自邏輯部AP輸入之位址。列解碼器B4基於自位址緩衝器B3輸出之列位址進行解碼，行解碼器B5基於自位址緩衝器B3輸出之行位址進行解碼。列解碼器B4及行解碼器B5分別連接於位址緩衝器B3。
驗證感測放大器電路B6係於抹除/寫入驗證時所使用之驗證用感測放大器，高度讀取感測放大器電路B7係於資料讀取時所使用之讀取用感測放大器。寫入電路B8閂鎖經由輸入輸出電路B2輸入之寫入資料，並控制資料寫入。於記憶體單元陣列B9中，矩陣狀排列記憶 之最小單元即記憶體單元。電源電路B10係由產生供資料寫入、資料抹除、及驗證等使用之各種電壓之電壓產生電路、以及將所產生之任意電壓供給至寫入電路B8之電流修整電路B11等構成。
接著，使用圖2及圖3說明實施形態1之記憶體單元陣列之構成。圖2係記憶體之要部俯視圖。圖3係記憶體之等價電路圖。另，由於於記憶體單元陣列中矩陣狀形成有記憶體單元，故使用記憶體單元陣列之一部分區域，說明記憶體單元陣列之構成。
如圖2所示，於記憶體單元陣列中，於第1方向(閘極寬度方向)延伸之選擇閘極C1~C4於與第1方向正交之第2方向(閘極長度方向)互相隔開配置。於相鄰之選擇閘極C1與選擇閘極C2之間配置於第1方向延伸之源極SR1，於相鄰之選擇閘極C3與選擇閘極C4之間配置於第1方向延伸之源極SR2。
又，於選擇閘極C1之源極SR1側配置鄰接於選擇閘極C1而於第1方向延伸之記憶體閘極M1，於選擇閘極C2之源極SR1側配置鄰接於選擇閘極C2而於第1方向延伸之記憶體閘極M2。藉此，於相鄰之記憶體閘極M1與記憶體閘極M2之間配置於第1方向延伸之源極SR1。又，於選擇閘極C3之源極SR2側配置鄰接於選擇閘極C3而於第1方向延伸之記憶體閘極M3，於選擇閘極C4之源極SR2側配置鄰接於選擇閘極C4而於第1方向延伸之記憶體閘極M4。藉此，於相鄰之記憶體閘極M3與記憶體閘極M4之間配置於第1方向延伸之源極SR2。
又，於與選擇閘極C1之源極SR1側相反側、與選擇閘極C2之源極SR1側相反側、與選擇閘極C3之源極SR2側相反側、及與選擇閘極C4之源極SR2側相反側分別配置汲極DR，例如如圖2所示，於相鄰之選擇閘極C2與選擇閘極C3之間配置汲極DR。
此外，於第2方向延伸之配線ML1~ML4於第1方向互相隔開配置。且，配線ML1~ML4係將接觸孔經由CL而電性連接於沿著第2方 向配置之汲極DR。
如圖3所示，沿著第1方向形成之源極SR1、SR2係作為源極線Source1、Source2發揮功能，沿著第2方向形成之配線ML1~ML4係作為汲極線Drain1~Drain4發揮功能。因此，記憶體單元係於源極線Source1、Source2與汲極線Drain1~Drain4之交點矩陣狀地配置。
接著，使用圖4~圖8說明實施形態1之記憶體單元之構成。圖4係沿著圖2所示之A-A'線之要部剖面圖。圖5係沿著圖2所示之B-B'線之要部剖面圖。圖6係沿著圖2所示之C-C'線之要部剖面圖。圖7係沿著圖2所示之D-D'線之要部剖面圖。圖8(a)係放大顯示記憶體單元之選擇閘極及記憶體閘極(第1記憶體閘極及第2記憶體閘極)之要部剖面圖，圖8(b)係說明記憶體單元之第1記憶體閘極及第2記憶體閘極之相互位置之模式圖。
如圖4~圖7所示，記憶體單元MC1係由選擇閘極CG、記憶體閘極MG、源極SR、及汲極DR構成，此外，記憶體閘極MG係由第1記憶體閘極MG1及第2記憶體閘極MG2構成。
形成有記憶體單元MC1之活性區域(主動區域、元件形成區域)係於閘極長度方向具有第1區域、第2區域、及第3區域，且於第1區域形成選擇閘極CG，於鄰接於第1區域之第2區域形成第1記憶體閘極MG1，於鄰接於第2區域之第3區域形成第2記憶體閘極MG2。於選擇閘極CG側之半導體基板SUB形成包含半導體區域(擴散層)之汲極DR，於記憶體閘極MG側之半導體基板SUB形成包含半導體區域(擴散層)之源極SR。即，於閘極長度方向依序排列形成汲極DR、選擇閘極CG、第1記憶體閘極MG1、第2記憶體閘極MG2、源極SR。第1區域係形成相對於選擇閘極CG之通道之區域。第2區域係形成相對於第1記憶體閘極MG1之通道之區域。第3區域係形成相對於第2記憶體閘極MG2之通道之區域。
以下，具體地說明記憶體單元MC1之構造。
記憶體單元MC1例如形成於p阱PW，該p阱PW形成於包含p型單晶之半導體基板SUB之主表面(器件形成面)。於源極SR與汲極DR之間之半導體基板SUB之主表面上，選擇閘極CG與記憶體閘極MG介隔第1絕緣膜IL1及第2絕緣膜IL2而鄰接延伸。於該閘極寬度方向上，複數個記憶體單元MC1介隔形成於半導體基板SUB之元件分離部STI而鄰接。
選擇閘極CG之構造係於半導體基板SUB之主表面上，自半導體基板SUB側依序層積包含第1絕緣膜IL1之第1閘極絕緣膜GI1、包含n型多晶矽膜PS1之選擇閘極電極CGE、及矽化物膜SL。又，第1絕緣膜IL1之構造係自半導體基板SUB側依序層積絕緣層IL1a及高介電常數膜(high-k膜)IL1b。於使用高介電常數膜作為第1絕緣膜IL1之情形時，作為金屬化合物膜(障壁膜)，較好為於第1絕緣膜IL1與選擇閘極電極CGE之間形成金屬膜MT。
絕緣膜IL1a例如包含氧化矽，其厚度例如1nm左右。高介電常數膜IL1b例如包含氧化鉿，其厚度例如5nm左右。金屬膜MT係於高介電常數膜IL1b與多晶矽膜PS1直接接觸之情形時，為了防止其接觸面產生之不良而設置，例如包含氮化鈦，其厚度例如10nm左右。
另，於選擇閘極電極CGE與半導體基板SUB之間，形成第1絕緣膜IL1即絕緣膜IL1a及高介電常數膜IL1b、與金屬膜MT，於選擇閘極電極CGE於第1記憶體閘極電極MGE1之間，形成高介電常數膜IL1b與金屬膜MT。
記憶體閘極MG形成於選擇閘極CG之單側面。於實施形態1中，由側壁狀之第1記憶體閘極MG1與側壁狀之第2記憶體閘極MG2構成，該第1記憶體閘極MG1介隔金屬膜MT、高介電常數膜IL1b、及第2絕緣膜IL2而形成於選擇閘極CG單側面；該側壁狀之第2記憶體閘極 MG2介隔第3絕緣膜IL3而形成於該第1記憶體閘極MG1側面。第1記憶體閘極MG1與第2記憶體閘極MG2例如於供電部中電性連接。
第1記憶體閘極MG1之構造係於半導體基板SUB之主表面上，自半導體基板SUB側依序層積包含第2絕緣膜IL2之第2閘極絕緣膜GI2、包含n型多晶矽膜PS2之第1記憶體閘極電極MGE1、及矽化物膜SL。
第2絕緣膜IL2係於半導體基板SUB上與選擇閘極電極CGE之單側面延伸而形成。換言之，第2絕緣膜IL2於半導體基板SUB與第1記憶體閘極電極MGE1之間、及於選擇閘極電極CGE與第1記憶體閘極電極MGE1之間延伸而形成。又，第2絕緣膜IL2之構造係自半導體基板SUB側依序層積絕緣膜IL2a、電荷累積膜IL2b、及絕緣膜IL2c。絕緣膜IL2a及絕緣膜IL2c係作為用以保持累積於電荷累積膜IL2b中之電荷之阻擋膜而發揮功能之絕緣膜。
第2記憶體閘極MG2之構造係於半導體基板SUB之主表面上，自半導體基板SUB側依序層積包含第3絕緣膜IL3之第3閘極絕緣膜GI3、包含n型多晶矽膜PS3之第2記憶體閘極電極MGE2、及矽化物膜SL。
第3絕緣膜IL3係於半導體基板SUB上與第1記憶體閘極電極MGE1之單側面延伸而形成。換言之，第3絕緣膜IL3於半導體基板SUB與第2記憶體閘極電極MGE2之間、及於第1記憶體閘極電極MGE1與第2記憶體閘極電極MGE2之間延伸而形成。又，第3絕緣膜IL3之構造係自半導體基板SUB側依序層積絕緣膜IL3a、電荷累積膜IL3b、及絕緣膜IL3c。絕緣膜IL3a及絕緣膜IL3c係作為用以保持累積於電荷累積膜IL3b中之電荷之阻擋膜而發揮功能之絕緣膜。
絕緣膜IL2a、IL3a例如包含氧化矽，其厚度例如4nm左右。電荷累積膜IL2b、IL3b係包含電荷累積部之絕緣膜，且作為具有陷阱位準之絕緣膜，例如包含氮化矽，其厚度例如6nm左右。具有陷阱位準之絕緣膜不限於氮化矽，例如亦可使用氧化鋁膜(氧化鋁)、氧化鉿膜、 或氧化鉭膜等，具有比氮化矽膜更高介電常數之高介電常數膜。於使用具有陷阱位準之絕緣膜作為電荷累積膜IL2b、IL3b之情形時，電荷於形成於絕緣膜之陷阱位準被捕獲，藉此於絕緣膜中累積電荷。絕緣膜IL2c、IL3c例如包含含有氮氣之氧化矽(氮氧化矽)或氧化矽，其厚度例如8nm左右。又，與電荷累積膜IL2b、IL3b同樣地，絕緣膜IL2a、IL2c、IL3a、IL3c亦可使用具有比氧化矽膜更高的介電常數之高介電常數膜。
源極SR係由將n型雜質擴散於半導體基板SUB之n型源極區域SRE、與形成於其上表面之矽化物膜SL構成。同樣地，汲極DR係由將n型雜質擴散於半導體基板SUB之n型汲極區域DRE、與形成於其上表面之矽化物膜SL構成。
矽化物膜SL例如包含矽化鎳膜(NiSi)、矽化鈷膜(CoSi2)等，其厚度例如20nm左右。於記憶體單元MC1中，必須對選擇閘極電極CGE、第1記憶體閘極電極MGE1、及第2記憶體閘極電極MGE2供給電壓，其動作速度較大幅依存於選擇閘極電極CGE、第1記憶體閘極電極MGE1、及第2記憶體閘極電極MGE2之電阻值。因此，藉由形成矽化物膜SL，而謀求選擇閘極電極CGE、第1記憶體閘極電極MGE1、及第2記憶體閘極電極MGE2之低電阻化。
此外，記憶體單元MC1係由層間絕緣膜IL覆蓋，於層間絕緣膜IL，例如形成到達汲極DR之接觸孔(上述圖2所示之接觸孔CL)。層間絕緣膜IL例如藉由氧化矽膜ILa、ILb構成。於汲極DR，經由埋入於上述接觸孔內之插塞(省略圖示)而連接於對記憶體閘極MG(或選擇閘極CG)交叉之方向延伸之第1層配線WL。上述插塞例如可藉由包含含有鈦與氮化鈦層積膜之相對較薄之障壁膜、及包含以由該障壁膜包圍之方式形成之鎢或鋁等相對較厚導電膜之層積膜構成。配線WL例如藉由鋁合金膜或銅膜等構成。
記憶體單元MC1作為第1特徵係於選擇閘極CG之單側面具有第1記憶體閘極MG1及第2記憶體閘極MG2，作為第2特徵係第2記憶體閘極電極MGE2之下表面位於比第1記憶體閘極電極MGE1之下表面更低之位置。僅第1特徵便具效果，但藉由進而組合第2特徵，可獲得更大之效果。
如圖8(a)所示，記憶體閘極MG係由第1記憶體閘極MG1與第2記憶體閘極MG2構成。藉此，具有選擇閘極CG側且半導體基板SUB側之第1記憶體閘極電極MGE1之角部(圖8(a)之A部)、與第1記憶體閘極MG1側且半導體基板SUB側之第2記憶體閘極電極MGE2之角部(圖8(a)之B部)。
於抹除時，於第1記憶體閘極電極MGE1之上述角部(圖8(a)之A部)產生電場集中，自第1記憶體閘極電極MGE1向第2絕緣膜IL2之電荷累積膜IL2b注入電洞。再者，於抹除時，於第2記憶體閘極電極MGE2之上述角部(圖8(a)之B部)產生電場集中，自第2記憶體閘極電極MGE2向第3絕緣膜IL3之電荷累積膜IL3b注入電洞。即，於由第1記憶體閘極MG1及第2記憶體閘極MG2構成之2段構造之記憶體閘極MG中，於抹除時可集中電場之部位有2處，由於與於抹除時可集中電場之部位為1處之1段構造之記憶體閘極相比，於相同之抹除條件下注入更多之電洞，故可提高抹除速度。
相較於第1記憶體閘極電極MGE1之下表面與第2記憶體閘極電極MGE2之下表面為相同高度之情形，將第2記憶體閘極電極MGE2之下表面設為比第1記憶體閘極電極MGE1之下表面更低位置之情形更容易於第2記憶體閘極電極MGE2之上述角部(圖8(a)之B部)產生電場集中，增加電洞之注入。因此，較好為第2記憶體閘極電極MGE2之下表面位於比第1記憶體閘極電極MGE1之下表面更低之位置。
然而，當第2記憶體閘極電極MGE2之下表面位於比第1記憶體閘 極電極MGE1之下表面明顯較低之位置時，會於例如抹除時及讀出時產生不良。例如於抹除時，由於電場集中之效果劣化，故自第2記憶體閘極電極MGE2向第3絕緣膜IL3之電荷累積膜IL3b注入之電洞變少，使得抹除動作變遲緩。又，於讀出時，來自汲極DR之電位難以傳遞故讀出動作變遲緩。
對第1記憶體閘極電極MGE1之下表面(第1記憶體閘極電極MGE1與第2絕緣膜IL2之接觸面)、與第2記憶體閘極電極MGE2之下表面(第2記憶體閘極電極MGE2與第3絕緣膜IL3之接觸面)之高低差進行探討。使用圖8(b)說明其探討結果。另，於以下(1)~(5)之說明中所謂接觸面，係指與半導體基板SUB之主表面平行之平面。又，圖8(b)所示之(1)~(5)係分別對應以下(1)~(5)之說明。
(1)於第2記憶體閘極電極MGE2之下表面，位於與第1記憶體閘極電極MGE1與絕緣膜IL2c之接觸面相同高度之情形時，會於第2記憶體閘極電極MGE2之角部(圖8(a)之B部)中產生電場集中，但難以獲得較大之效果。因此，由第1記憶體閘極MG1及第2記憶體閘極MG2構成之2段構造之記憶體閘極MG，雖具有比1段構造之記憶體閘極略高之抹除特性，但其效果不大。
(2)於第2記憶體閘極電極MGE2之下表面，位於自第1記憶體閘極電極MGE1與絕緣膜IL2c之接觸面至絕緣膜IL2c與電荷累積膜IL2b之接觸面之間之情形時，會於第2記憶體閘極電極MGE2之角部(圖8(a)之B部)產生電場集中，抹除速度變快。
(3)於第2記憶體閘極電極MGE2之下表面，位於自絕緣膜IL2c與電荷累積膜IL2b之接觸面至絕緣膜IL2a與半導體基板SUB之接觸面之間之情形時，與上述(2)之情形相比，更容易於第2記憶體閘極電極MGE2之角部(圖8(a)之B部)產生電場集中，抹除速度變為更快。
(4)於第2記憶體閘極電極MGE2之下表面，位於自絕緣膜IL2a與 半導體基板SUB之接觸面朝半導體基板SUB之深度方向10nm範圍之情形時，雖具有與上述(3)之情形相同或略低之抹除特性，但有對讀出動作產生影響之疑慮。
(5)於第2記憶體閘極電極MGE2之下表面，位於自絕緣膜IL2a與半導體基板SUB之接觸面朝半導體基板SUB之深度方向10nm更深之位置之情形時，與上述(3)及(4)之情形相比，難以於第2記憶體閘極電極MGE2之角部(圖8(a)之B部)產生電場集中，且由於自第2記憶體閘極電極MGE2向第3絕緣膜IL3之電荷累積膜IL3b注入之電洞變少，故抹除動作變遲緩。
由以上(1)~(5)說明可認為第2記憶體閘極電極MGE2之下表面存在於比第1記憶體閘極電極MGE1之下表面更低、且比自第2絕緣膜IL2與半導體基板SUB之接觸面10nm之深度更高的位置之情形較合適。又，可認為第2記憶體閘極電極MGE2之下表面比第1記憶體閘極電極MGE1之下表面更低，且存在於比第2絕緣膜IL2與半導體基板SUB之接觸面更高位置之情形最合適。
《記憶體單元之基本動作》
作為記憶體單元之基本動作，以下對(1)讀出動作、(2)抹除動作、及(3)寫入動作之3種動作進行說明。該等3種動作之稱呼方法係作為代表性者使用，例如關於抹除動作與寫入動作，亦可使用相反之稱呼方法。此處，就nMIS電晶體類型之記憶體單元進行說明，但pMIS電晶體類型之記憶體單元亦原理上相同。又，作為nMIS電晶體類型之記憶體單元，舉上述之記憶體單元MC1為例，並說明其基本之動作。
(1)讀出動作
對選擇閘極電極CGE側之擴散層例如施加1.35V之電壓，對選擇閘極電極CGE例如施加1.35V之電壓，而將選擇閘極電極CGE下之通 道設為打開狀態。此處，將可判別寫入狀態中獲得之記憶體用nMIS電晶體之臨界值電壓與抹除狀態中獲得之記憶體用nMIS電晶體之臨界值電壓之差之適當電位(即，寫入狀態之臨界值電壓與抹除狀態之臨界值電壓之中間電位)施加於第1記憶體閘極電極MGE1及第2記憶體閘極電極MGE2。藉此，可將保持之電荷資訊作為電流讀出。此處，若將寫入狀態之臨界值電壓與抹除狀態之臨界值電壓之中間電位設定為0V時，不需要將施加於第1記憶體閘極電極MGE1及第2記憶體閘極電極MGE2之電位於電源電路內升壓，可較好地高速讀出。
(2)抹除動作
對第1記憶體閘極電極MGE1及第2記憶體閘極電極MGE2例如施加12V之電壓，對選擇閘極電極CGE例如施加0V之電壓，對第2記憶體閘極電極MGE2側之擴散層及選擇閘極電極CGE側之擴散層例如施加0V之電壓。然而，選擇閘極電極CGE側之擴散層亦可設為電性open(開路)狀態。又，亦可對選擇閘極電極CGE例如施加1V之電壓。藉此，可自第1記憶體閘極電極MGE1側對電荷累積膜IL2b、自第2記憶體閘極電極MGE2側對電荷累積膜IL3b注入電洞而進行資料抹除。
於實際上進行資料抹除之情形時，如圖9(a)所示，藉由施加抹除脈衝對電荷累積膜IL2b、IL3b中注入電洞進行資料抹除，此後，藉由驗證而檢證記憶體單元MC1是否到達所期望之臨界值電壓。於未到達所期望之臨界值電壓之情形時，再次重複施加抹除脈衝之程序。
於典型之抹除動作中之施加電壓係如上述，但驗證後之抹除條件未必需要與第1次之抹除條件相同。將該情形之抹除條件之一例顯示於表1。
又，作為抹除動作中之施加電壓之另一例，如表2所示，亦可對基板(p阱PW)、選擇閘極電極CGE側之擴散層、及第2記憶體閘極電極MGE2側之擴散層施加負電壓。於該情形時，相對於第1記憶體閘極電極MGE1及第2記憶體閘極電極MGE2與選擇閘極電極CGE之間之電位差，第1記憶體閘極電極MGE1及第2記憶體閘極電極MGE2與基板(p阱PW)之間之電位差增大。藉此，更能對第1記憶體閘極電極MGE1及第2記憶體閘極電極MGE2與基板(p阱PW)之間之電荷累積膜注入電洞。結果，具有可有效地抹除寫入動作中注入於第1記憶體閘極電極MGE1與基板(p阱PW)之間之電荷累積膜IL2b及第2記憶體閘極電極MGE2與基板(p阱PW)之間之電荷累積膜IL3b之電子之效果。
(3)寫入動作
對第1記憶體閘極電極MGE1及第2記憶體閘極電極MGE2例如施加10.5V之電壓，對選擇閘極電極CGE例如施加0.9V之電壓。此外， 對第2記憶體閘極電極MGE2側之擴散層例如施加4.6V之電壓，對選擇閘極電極CGE側之擴散層施加比施加於第2記憶體閘極電極MGE2側之擴散層之電壓更低之電壓，例如施加0.3V之電壓。藉此，於第1記憶體閘極電極MGE1之選擇閘極電極CGE側端部及第2記憶體閘極電極MGE2之第1記憶體閘極MGE1側端部集中地注入電荷(電子)。該注入方式稱為SSI(Source Side Injection：源極側注入)注入方式。
於實際上進行資料寫入之情形時，如圖9(b)所示，藉由施加用於SSI注入方式之電壓脈衝(SSI脈衝)對電荷累積膜IL2b、IL3b注入電子進行資料寫入，其後，藉由驗證而檢證記憶體單元MC1是否到達所期望之臨界值電壓。於未到達所期望之臨界值電壓之情形時，再次重複施加SSI脈衝之順序。
典型之寫入動作中之施加電壓係如上述，但與驗證後之資料抹除相同，寫入條件未必需要與第1次之寫入條件相同。將該情形之寫入條件之一例顯示於表3。
又，作為寫入動作中之施加電壓之另一例，如表4所示，亦可對基板(p阱PW)施加負電壓。於該情形時，由於可提高擴散層與基板(p阱PW)之間之電位差、第1記憶體閘極電極MGE1與基板(p阱PW)之間之電位差、及第2記憶體閘極電極MGE2與基板(p阱PW)之間之電位 差，故可實現寫入速度之高速化。
《半導體裝置之製造方法》
使用圖10~圖28按照步驟順序說明實施形態1之半導體裝置之製造方法。此處，作為一例，說明形成於記憶體區域之記憶體單元及形成於周邊電路區域之nMIS電晶體之製造方法。圖10係表示記憶體單元之製造步驟之一例之流程圖。圖11~圖28係半導體裝置之製造步驟中形成於記憶體區域之記憶體單元、及形成於周邊電路區域之nMIS電晶體之要部剖面圖。
如圖11所示，於半導體基板(於該階段中被稱為半導體晶圓之俯視大致圓形狀之半導體薄板)SUB之主表面，例如形成槽型之元件分離部STI及以由其包圍之方式配置之活性區域等。即，於半導體基板SUB之特定部位形成分離槽後，於半導體基板SUB之主表面上，例如沉積氧化矽等絕緣膜，進而以將該絕緣膜僅保留在分離槽內之方式，藉由CMP(Chemical Mechanical Polishing：化學機械研磨法)法等研磨絕緣膜，藉此將絕緣膜埋入於分離槽內。如此形成元件分離部STI。
接著，如圖12所示，藉由對半導體基板SUB選擇性離子注入p型雜質形成p阱PW。另，雖省略圖示，但此處，亦可對記憶體區域之半導體基板SUB離子注入通道形成用之特定之雜質，對周邊電路區域之 半導體基板SUB離子注入通道形成用之特定雜質。
接著，如圖13所示，藉由濕蝕刻法蝕刻半導體基板SUB之主表面後，藉由熱氧化法於半導體基板SUB之主表面，形成氧化矽膜SI1。氧化矽膜SI1之厚度例如2nm左右。接著，於氧化矽膜SI1上沉積多晶矽膜PS4。多晶矽膜PS4之厚度例如120nm左右。
接著，如圖14所示，藉由微影法及乾蝕刻法，去除後續步驟中形成記憶體閘極MG之區域之多晶矽膜PS4及氧化矽膜SI1，形成包含多晶矽膜PS4之虛設圖案。
接著，如圖15所示，於半導體基板SUB之主表面上，例如依序形成包含氧化矽之絕緣膜IL2a、作為具有陷阱位準之絕緣膜例如包含氮化矽之電荷累積膜IL2b、及例如包含氮氧化矽之絕緣膜IL2c，而形成第2絕緣膜IL2。絕緣膜IL2a例如藉由熱氧化法形成，電荷累積膜IL2b例如藉由CVD(Chemical Vapor Doposition：化學氣相沈積)法形成，絕緣膜IL2c例如藉由CVD法形成。絕緣膜IL2a之厚度例如4nm左右，電荷累積膜IL2b之厚度例如6nm左右，絕緣膜IL2c之厚度例如8nm左右。
電荷累積膜IL2b例如可使用包含氧化鋁膜(氧化鋁)、氧化鉿膜、或氧化鉭膜等具有比氮化矽膜更高介電常數之高介電常數膜。又，為了提高後續步驟中形成之記憶體閘極MG之加工性，亦可設置形成與記憶體單元MC1相同形狀之虛設圖案之區域。
接著，於半導體基板SUB之主表面上沉積n型多晶矽膜PS2。該多晶矽膜PS2係藉由CVD法形成，其厚度例如40nm左右。
接著，如圖16所示，藉由異向性乾蝕刻法加工多晶矽膜PS2。藉此，於記憶體區域中，於包含多晶矽膜PS4之虛設圖案之側面，介隔第2絕緣膜IL2而形成包含多晶矽膜PS2之側壁形狀之第1記憶體閘極電極MGE1。於形成該第1記憶體閘極電極MGE1時，去除露出之第2絕 緣膜IL2，進而，於深度方向去除露出於相鄰之第1記憶體閘極電極MGE1間之半導體基板SUB，而於半導體基板SUB之主表面形成槽部。
為了消除蝕刻損傷，期望將半導體基板SUB於深度方向去除10nm以上。然而，於該槽部中，於後續步驟中形成第2記憶體閘極電極MGE2。如上述使用圖8(b)說明般，抹除時自第2記憶體閘極電極MGE2向第3絕緣膜IL3之電荷累積膜IL3b注入之電洞減少，為了防止抹除動作變遲緩，期望將半導體基板SUB於深度方向去除淺於28nm(第2絕緣膜IL2之厚度(4nm+6nm+8nm)+10nm)。因此，期望將半導體基板SUB例如於深度方向去除10~28nm左右。
於包含多晶矽膜PS4之虛設圖案與第1記憶體閘極電極MGE1之間，形成自包含多晶矽膜PS4之虛設圖案側依序層積有絕緣膜IL2a、電荷累積膜IL2b、及絕緣膜IL2c之第2絕緣膜IL2。又，於半導體基板SUB與第1記憶體閘極電極MGE1之間，形成自半導體基板SUB側依序層積有絕緣膜IL2a、電荷累積膜IL2b、及絕緣膜IL2c之第2絕緣膜IL2。
接著，如圖17所示，與上述使用圖15及圖16說明之製造步驟同樣地，於第1記憶體閘極電極MGE1之側面形成第2記憶體閘極電極MGE2。於第1記憶體閘極電極MGE1與第2記憶體閘極電極MGE2之間，形成自第1記憶體閘極MG1側依序層積有絕緣膜IL3a、電荷累積膜IL3b、及絕緣膜IL3c之第3絕緣膜IL3。又，於半導體基板SUB與第2記憶體閘極電極MGE2之間，形成自半導體基板SUB側依序層積有絕緣膜IL3a、電荷累積膜IL3b、及絕緣膜IL3c之第3絕緣膜IL3。
接著，如圖18所示，藉由對記憶體區域之夾於相鄰之第2記憶體閘極電極MGE2間之半導體基板SUB離子注入n型雜質例如砷，而形成相對低濃度之n-型半導體區域。接著，於半導體基板SUB之主表面上 沉積絕緣膜，並藉由異向性乾蝕刻法對其加工。藉此，於記憶體區域中，於第2記憶體閘極電極MGE2之側面形成側壁SW1。接著，藉由對記憶體區域之夾於相鄰之第2記憶體閘極電極MGE2間之半導體基板SUB離子注入n型雜質例如砷，而形成相對高濃度之n+型半導體區域，形成包含相對低濃度之n-型半導體區域與相對高濃度之n+型半導體區域而成之源極區域SRE。
接著，於半導體基板SUB之主表面上，形成氧化矽膜SI2。此處，由於氧化矽膜SI2係於後續步驟中藉由濕蝕刻法予以去除，故濕蝕刻速率較快之、例如SOG(Spin On Glass：旋塗玻璃)膜等較適合作為氧化矽膜SI2。
接著，如圖19所示，藉由CMP法進行將多晶矽膜PS4設為終止層之研磨，去除多晶矽膜PS4上之氧化矽膜SI2。
接著，如圖20所示，藉由乾蝕刻法及濕蝕刻法去除多晶矽膜PS4及氧化矽膜SI1。接著，藉由熱氧化法於露出於記憶體區域及周邊電路區域之半導體基板SUB之主表面，例如形成包含氧化矽之絕緣膜IL1a。絕緣膜IL1a之厚度例如1nm左右。接著，於半導體基板SUB之主表面上，例如形成包含氧化鉿之高介電常數膜IL1b，而形成包含絕緣膜IL1a及高介電常數膜IL1b之第1絕緣膜IL1。高介電常數膜IL1b之厚度例如5nm左右。接著，於第1絕緣膜IL1上，例如形成包含氮化鈦之金屬膜MT。金屬膜MT係作為防止高介電常數膜IL1b與選擇閘極電極CGE反應之障壁膜發揮功能。金屬膜MT之厚度例如10nm左右。接著，於金屬膜MT上沉積多晶矽膜PS1。多晶矽膜PS1之厚度例如100nm左右。
接著，如圖21所示，藉由CMP法研磨多晶矽膜PS1、金屬膜MT、第1絕緣膜IL1、第2絕緣膜IL2、第3絕緣膜IL3、氧化矽膜SI2、第1記憶體閘極電極MGE1、及第2記憶體閘極電極MGE2，進行其等 表面之平坦化。自半導體基板SUB之主表面至其等表面之高度例如80nm左右。
接著，如圖22所示，於半導體基板SUB之主表面上沉積氮化矽膜SN1。
接著，如圖23所示，去除周邊電路區域之形成nMIS電晶體之閘極電極之區域以外之氮化矽膜SN1。接著，藉由微影法及乾蝕刻法加工多晶矽膜PS1、金屬膜MT、及第1絕緣膜IL1。藉此，於記憶體區域中，形成包含多晶矽膜PS1之選擇閘極電極CGE。於選擇閘極電極CGE與第1記憶體閘極電極MGE1之間，自第1記憶體閘極電極MGE1側形成構成第2絕緣膜IL2、第1絕緣膜IL1之高介電常數膜IL1b、及金屬膜MT。又，於半導體基板SUB與選擇閘極電極CGE之間，自半導體基板SUB側形成第1絕緣膜IL1及金屬膜MT。又，於周邊電路區域中，形成包含nMIS電晶體之多晶矽膜PS1之虛設閘極電極DNG。
接著，藉由對記憶體區域之夾於相鄰之選擇閘極電極CGE間之半導體基板SUB及周邊電路區域之半導體基板SUB離子注入n型雜質例如砷，而形成相對低濃度之n-型半導體區域。接著，於半導體基板SUB之主表面上沉積絕緣膜，並使用異向性乾蝕刻對其加工。藉此，於記憶體區域中，於與選擇閘極電極CGE之第1及第2記憶體閘極電極MGE1、MGE2相反側之側面形成側壁SW2，於周邊電路區域中，於虛設閘極電極DNG之兩側面形成側壁SW2。
接著，藉由對記憶體區域之夾於相鄰之選擇閘極電極CGE間之半導體基板SUB及周邊電路區域之半導體基板SUB離子注入n型雜質例如砷，而形成相對高濃度之n+型半導體區域。藉此，於記憶體區域中，形成包含相對低濃度之n-型半導體區域與相對高濃度之n+型半導體區域而成之汲極區域DRE，同時，於周邊電路區域中，形成包含相對低濃度之n-型半導體區域與相對高濃度之n+型半導體區域而成之 nMIS電晶體之源極．汲極區域SD。
接著，如圖24所示，藉由濕蝕刻法去除氧化矽膜SI2。藉此，於記憶體區域中，使第1記憶體閘極電極MGE1之上表面、第2記憶體閘極電極MGE2之上表面、選擇閘極電極CGE之上表面、源極區域SRE之上表面、及汲極區域DRE之上表面露出，於周邊電路區域中，使源極．汲極區域SD之上表面露出。
接著，於記憶體區域中，於第1記憶體閘極電極MGE1之上表面、第2記憶體閘極電極MGE2之上表面、源極區域SRE之上表面、及汲極區域DRE之上表面，以及於周邊電路區域中，於源極．汲極區域SD之上表面，藉由自對準矽化物(Salicide：Self Align silicide)製程形成矽化物膜SL。作為矽化物膜SL，例如使用矽化鎳膜或矽化鈷膜等。
藉由形成矽化物膜SL，可降低與矽化物膜SL、及形成於其上部之插塞等之連接電阻。又，於記憶體區域中，可降低第1記憶體閘極電極MGE1、第2記憶體閘極電極MGE2、選擇閘極電極CGE、源極區域SRE、及汲極區域DRE本身之電阻。此外，於周邊電路區域中，可降低nMIS電晶體之源極．汲極區域SD本身之電阻。
藉由至此之製造步驟，於記憶體區域中，例如如上述圖4所示般，形成層積有包含第1絕緣膜IL1之第1閘極絕緣膜GI1、選擇閘極電極CGE、及矽化物膜SL之選擇閘極CG。又，形成層積有包含第2絕緣膜IL2之第2閘極絕緣膜GI2、第1記憶體閘極電極MGE1、及矽化物膜SL之第1記憶體閘極MG1、以及形成層積有包含第3絕緣膜IL3之第3閘極絕緣膜GI3、第2記憶體閘極電極MGE2、及矽化物膜SL之第2記憶體閘極MG2。且，形成包含第1記憶體閘極MG1與第2記憶體閘極MG2之記憶體閘極MG。又，形成層積有源極區域SRE及矽化物膜SL之源極SR，且形成層積有汲極區域DRE及矽化物膜SL之汲極DR。
藉此，於記憶體區域中，例如如上述圖4所示般，大致完成由記憶體閘極MG、選擇閘極CG、源極SR、及汲極DR構成之記憶體單元MC1。
接著，如圖25所示，於半導體基板SUB之主表面上，藉由CVD法沉積氧化矽膜ILa後，例如藉由CMP法進行將氮化矽膜SN1設為終止層之研磨，將氧化矽膜ILa之表面平坦化。
接著，如圖26所示，藉由濕蝕刻法去除氮化矽膜SN1，接著，去除周邊電路區域之虛設閘極電極DNG。
接著，於半導體基板SUB之主表面上，依次沉積金屬電極膜NGa及鋁膜NGb。金屬電極膜NGa係例如自半導體基板SUB之主表面側依序形成氮化鉭、鈦、及鋁之層積膜，其厚度例如20nm左右。另，此處，作為形成於周邊電路區域之半導體元件，說明nMIS電晶體之製造方法，於製造pMIS電晶體之情形時，作為金屬電極膜NGa，例如使用自半導體基板SUB之主表面側依序形成氮化鉭、氮化鈦、及氮化鉭之層積膜。
接著，如圖27所示，例如藉由CMP法進行將氧化矽膜ILa設為終止層之研磨，於周邊電路區域，形成包含金屬電極膜NGa及鋁膜NGb之nMIS電晶體之閘極電極NG。
藉由至此之製造步驟，於周邊電路區域中，大致完成由層積有第1絕緣膜IL1及閘極電極NG之閘極，以及層積有源極．汲極區域SD及矽化物膜SL之源極．汲極構成之nMIS電晶體。
接著，如圖28所示，於半導體基板SUB之主表面上，藉由CVD法沉積氧化矽膜ILb，藉此，形成包含氧化矽膜ILa及氧化矽膜ILb之層間絕緣膜IL。
接著，於記憶體區域中，將到達汲極區域DRE上之矽化物膜SL之接觸孔(省略圖示(上述圖2所示之接觸孔CL))形成於層間絕緣膜IL。 同時，於周邊電路區域中，將到達nMIS電晶體之閘極電極NG之接觸孔(省略圖示)及到達源極．汲極區域SD上之矽化物膜SL之接觸孔(省略圖示)形成於層間絕緣膜IL。
接著，於上述接觸孔內形成插塞(省略圖示)。插塞係例如藉由包含鈦與氮化鈦之層積膜之相對較薄之障壁膜、與以由該障壁膜包圍之方式形成之鎢或鋁等之相對較厚之導電膜之層積膜構成。
接著，形成電性連接於上述插塞之第1層配線WL，此後，進而形成上層之配線，藉此製造半導體裝置。
另，實施形態1之半導體裝置及其製造方法並非限定於上述之半導體裝置及其製造方法者。例如如圖29所示，亦可藉由對周邊電路區域之半導體基板SUB選擇性離子注入n型雜質，而形成埋入n阱NISO。
《實施形態1之效果》
圖30係說明實施形態1之記憶體單元之抹除特性之效果之圖表圖。
可知於實施形態1之以2段(第1記憶體閘極及第2記憶體閘極)形成記憶體閘極之記憶體單元中，與以1段形成記憶體閘極之記憶體單元相比，抹除速度變快。此係可認為藉由於形成第2記憶體閘極之區域之半導體基板之主表面設置階差，抹除時電場會集中於仿照該階差部分而形成之第2記憶體閘極電極之角部(圖8(a)之B部)，故抹除速度變快。
圖31係說明實施形態1之記憶體單元抹除特性之記憶體閘極電極(第1記憶體閘極電極及第2記憶體閘極電極)之厚度依存性之圖表圖。
可知構成實施形態1之記憶體閘極之記憶體閘極電極(第1記憶體閘極電極及第2記憶體閘極電極)之厚度更佳為設為10nm左右。認為此種記憶體單元抹除特性之記憶體閘極電極之厚度依存性係由抹除時 注入於電荷累積膜之電洞分佈及抹除電壓之施加方式等引起。
如此，根據實施形態1，以第1記憶體閘極MG1與第2記憶體閘極MG2構成記憶體閘極MG(第1特徵)。進而，使第2記憶體閘極電極MGE2之下表面低於第1記憶體閘極電極MGE1之下表面(第2特徵)。藉此，於抹除時，於第1記憶體閘極電極MGE1之選擇閘極CG側且半導體基板SUB側之角部、及第2記憶體閘極電極MGE2之第1記憶體閘極MG1側且半導體基板SUB側之角部產生電場集中，結果，由於對第2絕緣膜IL2及第3絕緣膜IL3分別注入電洞，故可提高抹除速度。
另，於實施形態1之半導體裝置中，以2段(第1記憶體閘極MG1與第2記憶體閘極MG2)構成記憶體閘極MG，但亦可以3段以上構成，可取得與具有以2段構成之記憶體閘極MG之記憶體單元MC1相同之效果。
(實施形態2) 《半導體裝置之構成》
使用圖32~圖35說明實施形態2之記憶體單元之構成。圖32係沿著圖2所示之A-A'線之要部剖面圖。圖33係沿著圖2所示之B-B'線之要部剖面圖。圖34係沿著圖2所示之C-C'線之要部剖面圖。圖35係沿著圖2所示之D-D'線之要部剖面圖。
實施形態2之記憶體單元MC2與上述實施形態1之記憶體單元MC1之不同點在於，構成第1記憶體閘極電極MGE1及第2記憶體閘極電極MGE2之多晶矽膜之導電型。
即，於上述實施形態1之記憶體單元MC1中，第1記憶體閘極電極MGE1及第2記憶體閘極電極MGE2包含n型多晶矽膜而成。相對於此，於實施形態2之記憶體單元MC2中，第1記憶體閘極電極MGE1及第2記憶體閘極電極MGE2中之任一者或兩者，包含電洞注入效率比n型多晶矽膜更高之p型多晶矽膜而成。於圖32~圖35中，顯示藉由包含 n型多晶矽膜PS2之第1記憶體閘極電極MGE1與包含p型多晶矽膜PS5而成之第2記憶體閘極電極MGE2構成記憶體閘極MG。
於使用n型多晶矽膜形成第1記憶體閘極電極MGE1、使用p型多晶矽膜形成第2記憶體閘極電極MGE2之情形時，第2記憶體閘極MG2側之電洞注入效率提高。
於使用p型多晶矽膜形成第1記憶體閘極電極MGE1、使用n型多晶矽膜形成第2記憶體閘極電極MGE2之情形時，第1記憶體閘極MG1側之電洞注入效率提高。又，於使用p型多晶矽膜時，記憶體單元MC2之臨界值電壓提高，但由於決定臨界值電壓之源極SR側之第2記憶體閘極電極MGE2係藉由n型多晶矽膜形成，故可抑制臨界值電壓之上昇。
於使用p型多晶矽膜形成第1記憶體閘極電極MGE1及第2記憶體閘極電極MGE2之情形時，於第1記憶體閘極MG1側及第2記憶體閘極MG2電洞注入效率均提高。於該情形時，由於記憶體單元MC2之臨界值電壓提高，故必須例如對通道導入特定之雜質等，調整臨界值電壓。
由於其他構成均與上述實施形態1之半導體裝置相同或實質上相同，故省略其說明。
《記憶體單元之動作》
由於記憶體單元MC2之動作係與上述實施形態1之記憶體單元MC1之動作相同或實質上相同，故省略其說明。
《半導體裝置之製造方法》
於上述實施形態1之使用圖15~圖17說明之記憶體閘極MG之製造步驟中，於半導體基板SUB之主表面上形成p型多晶矽膜，而取代沉積之n型多晶矽膜。
《實施形態2之效果》
由於對第1記憶體閘極電極MGE1及第2記憶體閘極電極MGE2中之任一者或兩者，使用電洞注入效率比n型多晶矽膜更高之p型多晶矽膜，故於實施形態2之記憶體單元MC2中，可比上述實施形態1之記憶體單元MC1更有效地抹除資料。
(實施形態3) 《半導體裝置之構成》
使用圖36~圖39說明實施形態3之記憶體單元之構成。圖36係沿著圖2所示之A-A'線之要部剖面圖。圖37係沿著圖2所示之B-B'線之要部剖面圖。圖38係沿著圖2所示之C-C'線之要部剖面圖。圖39係沿著圖2所示之D-D'線之要部剖面圖。
實施形態3之記憶體單元MC3與上述實施形態1之記憶體單元MC1之不同點在於，構成記憶體用nMIS電晶體之第2記憶體閘極電極MGE1之多晶矽膜之導電型，及形成第2記憶體閘極MG2之半導體基板SUB之主表面之高度。
即，於上述實施形態1之記憶體單元MC1中，第1記憶體閘極電極MGE1及第2記憶體閘極電極MGE2包含n型多晶矽膜而成。此外，藉由於半導體基板SUB之主表面形成階差，將第2記憶體閘極電極MGE2之下表面設為低於第1記憶體閘極電極MGE1之下表面，使電場集中於第2記憶體閘極電極MGE2之第1記憶體閘極MG1側且半導體基板SUB側之角部。相對於此，於實施形態3之記憶體單元MC3中，第1記憶體閘極電極MGE1包含n型多晶矽膜，第2記憶體閘極電極MGE2包含p型多晶矽膜。此外，第2記憶體閘極電極MGE2之下表面與第1記憶體閘極電極MGE1之下表面係相同高度。
由於p型多晶矽膜之電勢-電位比n型多晶矽膜之電勢-電位高出1.1V左右，故即使對包含n型多晶矽膜之第1記憶體閘極電極MGE1與包含p型多晶矽膜之第2記憶體閘極電極MGE2施加相同電壓，仍會於兩 者間產生1.1V左右之電位差。因此，即使於半導體基板SUB之主表面不形成階差，藉由利用該電位差，於抹除時，亦可於第2記憶體閘極電極MGE2之第1記憶體閘極MG1側且半導體基板SUB側之角部使電場集中，故提高對第3絕緣膜IL3之電洞注入效率。
由於其他構成均與上述實施形態1之半導體裝置相同或實質上相同，故省略其說明。
《記憶體單元之動作》
由於記憶體單元MC3之動作係與上述實施形態1之記憶體單元MC1之動作相同或實質上相同，故省略其說明。
《半導體裝置之製造方法》
於上述實施形態1之使用圖15說明之製造步驟(於半導體基板SUB之主表面上沉積多晶矽膜PS2之步驟)後，藉由微影法及異向性乾蝕刻法加工多晶矽膜PS2。藉此，於記憶體區域中，於包含多晶矽膜PS4之虛設圖案之側面，介隔包含絕緣膜IL2a、電荷累積膜IL2b、及絕緣膜IL2c之第2絕緣膜IL2，而形成包含多晶矽膜PS2之第1記憶體閘極電極MGE1。於形成該第1記憶體閘極電極MGE1時，將絕緣膜IL2c作為蝕刻終止層使用。絕緣膜IL2c雖藉由該蝕刻被去除，但其下層之電荷累積膜IL2b及絕緣膜IL2a仍保留，故半導體基板SUB未被蝕刻。
接著，於半導體基板SUB之主表面上，例如依序形成包含氮氧化矽之絕緣膜IL3d及p型多晶矽膜PS6。絕緣膜IL3d之厚度例如8nm左右。
接著，藉由微影法及異向性乾蝕刻法依次加工p型多晶矽膜PS6、絕緣膜IL3d、電荷累積膜IL2b、及絕緣膜IL2a。藉此，於記憶體區域中，於第1記憶體閘極電極MGE1之側面介隔絕緣膜IL3d而形成包含p型多晶矽膜PS6之第2記憶體閘極電極MGE2。於第1記憶體閘極電極MGE1與第2記憶體閘極電極MGE2之間，形成絕緣膜IL3d。又， 於半導體基板SUB與第2記憶體閘極電極MGE2之間，形成自半導體基板SUB側依次層積有絕緣膜IL2a、電荷累積膜IL2b、及絕緣膜IL3d之第3絕緣膜IL3。
《實施形態3之效果》
由於對第2記憶體閘極電極MGE2，使用電洞注入效率比n型多晶矽膜更高之p型多晶矽膜，故於實施形態3之記憶體單元MC3中，可比上述實施形態1之記憶體單元MC1更有效地抹除資料。又，由於於實施形態3之製造步驟中未形成上述實施形態1之製造步驟中形成之絕緣膜IL3a及電荷累積膜IL3b，故可減少製造步驟數。
(實施形態4) 《半導體裝置之構成》
使用圖40~圖43說明實施形態4之記憶體單元之構成。圖40係沿著圖2所示之A-A'線之要部剖面圖。圖41係沿著圖2所示之B-B'線之要部剖面圖。圖42係沿著圖2所示之C-C'線之要部剖面圖。圖43係沿著圖2所示之D-D'線之要部剖面圖。
實施形態4之記憶體單元MC4與上述實施形態1之記憶體單元MC1之不同點在於MIS電晶體之構造。
即，上述實施形態1之記憶體單元MC1係平面型電晶體構造。相對於此，實施形態4之記憶體單元MC4係活性區域之半導體基板SUB之主表面位於比元件分離部STI之上表面更高的位置之Fin型電晶體構造。
由於其他構成均與上述實施形態1之半導體裝置相同或實質上相同，故省略其說明。
《記憶體單元之動作》
由於記憶體單元MC4之動作係與上述實施形態1之記憶體單元MC1之動作相同或實質上相同，故省略其說明。
《半導體裝置之製造方法》
於上述實施形態1之使用圖11說明之元件分離部STI之製造步驟中，於半導體基板SUB之特定部位形成分離槽後，於半導體基板SUB之主表面上，例如沉積氧化矽等絕緣膜，進而以該絕緣膜僅保留於分離槽內之方式，藉由乾蝕刻法將絕緣膜加工。此時，以埋入於分離槽內之絕緣膜之上表面低於活性區域的半導體基板SUB之主表面之方式，加工絕緣膜。
《實施形態4之效果》
圖44係說明實施形態4之記憶體單元之抹除動作時之電場集中部位之概略圖。於圖44中僅顯示半導體基板SUB及元件分離部STI。
如圖44所示，藉由將記憶體單元MC4設為Fin型電晶體構造，可於對應於A部、B部、C部及D部之第2記憶體閘極電極MGE2之各個位置形成角部。
A部為第1記憶體閘極MG1與第2記憶體閘極MG2之邊界，藉由形成第1記憶體閘極MG1後立即進行之半導體基板SUB之深度方向之蝕刻而形成。半導體基板SUB係例如於深度方向蝕刻10~28nm左右。
B部係藉由埋入於元件分離槽STI分離槽內之絕緣膜之蝕刻而形成。B部與A部相同，為第1記憶體閘極MG1與第2記憶體閘極MG2之邊界，藉由絕緣膜IL2a之蝕刻及形成第1記憶體閘極MG1後立即進行之半導體基板SUB之深度方向之蝕刻而形成。
C部係於形成第1記憶體閘極MG1後去除不需要之絕緣膜IL2a，且將絕緣膜IL3a氧化時形成。
D部係與A部及B部相同，為第1記憶體閘極MG1與第2記憶體閘極MG2之邊界，藉由絕緣膜IL2a之蝕刻及形成第1記憶體閘極MG1後立即進行之半導體基板SUB之深度方向之蝕刻而形成。
由於抹除時可使電場集中於形成於對應於上述A部、B部、C部、 及D部位置之第2記憶體閘極電極MGE2之角部，故於實施形態4之記憶體單元MC4中，與上述實施形態1之記憶體單元MC1相比，對第3絕緣膜IL3之電洞之注入效率變高。
(實施形態5) 《半導體裝置之構成》
使用圖45~圖48說明實施形態5之記憶體單元之構成。圖45係沿著圖2所示之A-A'線之要部剖面圖。圖46係沿著圖2所示之B-B'線之要部剖面圖。圖47係沿著圖2所示之C-C'線之要部剖面圖。圖48係沿著圖2所示之D-D'線之要部剖面圖。
實施形態5之記憶體單元MC5與上述實施形態1之記憶體單元MC1之不同點在於MIS電晶體之構造、及構成選擇閘極CG之材料。
即，上述實施形態1之記憶體單元MC1係平面型電晶體構造，選擇閘極CG係藉由包含第1絕緣膜IL1之第1閘極絕緣膜GI1、包含n型多晶矽膜PS1之選擇閘極電極CGE、及矽化物膜SL構成。相對於此，實施形態5之記憶體單元MC5係活性區域之半導體基板SUB之主表面位於比元件分離部STI之上表面更高的位置之Fin型電晶體構造，選擇閘極CG係藉由包含第1絕緣膜IL1之第1閘極絕緣膜GI1、及例如包含金屬電極膜NGa與鋁膜NGb之層積膜之金屬選擇閘極電極CGM構成。
由於其他構成均與上述實施形態1之半導體裝置相同或實質上相同，故省略其說明。
《記憶體單元之動作》
由於記憶體單元MC5之動作係與上述實施形態1之記憶體單元MC1之動作相同或實質上相同，故省略其說明。
《半導體裝置之製造方法》
使用圖49~圖66按照步驟順序說明實施形態5之半導體裝置之製造方法。此處，作為一例，說明形成於記憶體區域之記憶體單元及形 成於周邊電路區域之nMIS電晶體之製造方法。圖49~圖66係半導體裝置之製造步驟中形成於記憶體區域之記憶體單元、及形成於周邊電路區域之nMIS電晶體之要部剖面圖。
如圖49所示，藉由熱氧化法於半導體基板SUB之主表面形成氧化矽膜SI3後，於氧化矽膜SI3上沉積氮化矽膜SN2。氧化矽膜SI3之厚度係例如10nm左右，氮化矽膜SN2之厚度例如50nm左右。接著，藉由微影法及乾蝕刻法於半導體基板SUB之特定部位形成分離槽後，於半導體基板SUB之主表面上，例如沉積氧化矽等絕緣膜。接著，藉由乾蝕刻法蝕刻該絕緣膜，直到該絕緣膜之上表面位於比半導體基板SUB之主表面更低的位置，而形成絕緣膜埋入於分離槽內之元件分離部STI。
接著，如圖50所示，去除氮化矽膜SN2後，藉由對半導體基板SUB選擇性離子注入p型雜質而形成p阱PW。另，雖省略圖示，但此處亦可對記憶體區域之半導體基板SUB離子注入通道形成用之特定雜質，對周邊電路區域之半導體基板SUB離子注入通道形成用之特定雜質。
接著，如圖51所示，藉由濕蝕刻法去除氧化矽膜SI3後，藉由熱氧化法於半導體基板SUB之主表面，形成氧化矽膜SI1。氧化矽膜SI1之厚度例如2nm左右。接著，於氧化矽膜SI1上沉積多晶矽膜PS4。多晶矽膜PS4之厚度例如120nm。
接著，如圖52所示，藉由微影法及乾蝕刻法，去除後續步驟中形成記憶體閘極MG之區域之多晶矽膜PS4及氧化矽膜SI1，而形成包含多晶矽膜PS4之虛設圖案。
接著，如圖53所示，於半導體基板SUB之主表面上，依次形成包含氧化矽之絕緣膜IL2a、作為具有陷阱位準之絕緣膜例如包含氮化矽之電荷累積膜IL2b、及例如包含氮氧化矽之絕緣膜IL2c，形成第2絕 緣膜IL2。絕緣膜IL2a係例如藉由熱氧化法形成，電荷累積膜IL2b係例如藉由CVD法形成，絕緣膜IL2c係例如藉由CVD法形成。絕緣膜IL2a之厚度例如4nm左右，電荷累積膜IL2b之厚度例如6nm左右，絕緣膜IL2c之厚度例如8nm左右。
電荷累積膜IL2b例如可使用氧化鋁膜(氧化鋁)、氧化鉿膜、或氧化鉭膜等、具有比氮化矽膜更高的介電常數之高介電常數膜。又，為了使後續步驟中形成之記憶體閘極MG之加工性提高，亦可設置形成與記憶體單元MC1相同形狀之虛設圖案之區域。
接著，於半導體基板SUB之主表面上沉積n型多晶矽膜PS2。該多晶矽膜PS2係藉由CVD法形成，其厚度例如40nm左右。
接著，如圖54所示，藉由異向性乾蝕刻法加工多晶矽膜PS2。藉此，於記憶體區域中，於包含多晶矽膜PS4之虛設圖案之側面介隔第2絕緣膜IL2而形成包含多晶矽膜PS2之側壁形狀之第1記憶體閘極電極MGE1。於形成該第1記憶體閘極電極MGE1時，去除露出之第2絕緣膜IL2，進而，於深度方向去除露出於相鄰之第1記憶體閘極MG1間之半導體基板SUB，而於半導體基板SUB之主表面形成槽部。槽部之深度期望與上述實施形態1相同，例如10~28nm左右。
於包含多晶矽膜PS4之虛設圖案與第1記憶體閘極電極MGE1之間，形成自包含多晶矽膜PS4之虛設圖案側依序層積有絕緣膜IL2a、電荷累積膜IL2b、及絕緣膜IL2c之第2絕緣膜IL2。又，於半導體基板SUB與第1記憶體閘極電極MGE1之間，形成自半導體基板SUB側依序層積有絕緣膜IL2a、電荷累積膜L2b、及絕緣膜IL2c之第2絕緣膜IL2。
接著，如圖55所示，與上述使用圖53及圖54說明之製造步驟同樣地，於第1記憶體閘極電極MGE1之側面形成第2記憶體閘極電極MGE2。於第1記憶體閘極電極MGE1與第2記憶體閘極電極MGE2之 間，形成自第1記憶體閘極MG1側依序層積有絕緣膜IL3a、電荷累積膜IL3b、及絕緣膜IL3c之第3絕緣膜IL3。又，於半導體基板SUB與第2記憶體閘極電極MGE2之間，形成自半導體基板SUB側依序層積有絕緣膜IL3a、電荷累積膜IL3b、及絕緣膜IL3c之第3絕緣膜IL3。
接著，如圖56所示，藉由對記憶體區域之夾於相鄰之第2記憶體閘極電極MGE2間之半導體基板SUB離子注入n型雜質例如砷，形成相對低濃度之n-型半導體區域。接著，於半導體基板SUB之主表面上沉積絕緣膜，並藉由異向性乾蝕刻法對其加工。藉此，於記憶體區域中，於第2記憶體閘極電極MGE2之側面形成側壁SW1。接著，藉由對記憶體區域之夾於相鄰之第2記憶體閘極電極MGE2間之半導體基板SUB離子注入n型雜質例如砷，形成相對高濃度之n+型半導體區域，而形成包含相對低濃度之n-型半導體區域與相對高濃度之n+型半導體區域之源極區域SRE。
接著，於半導體基板SUB之主表面上，形成氧化矽膜SI2。此處，由於氧化矽膜SI2係於後續步驟中藉由濕蝕刻法予以去除，故濕蝕刻速率較快之、例如SOG膜等較適合作為氧化矽膜SI2。
接著，如圖57所示，藉由CMP法進行將多晶矽膜PS4設為終止層之研磨，並去除多晶矽膜PS4上之氧化矽膜SI2。
接著，如圖58所示，藉由乾蝕刻法及濕蝕刻法去除多晶矽膜PS4及氧化矽膜SI1。接著，藉由熱氧化法於露出於記憶體區域及周邊電路區域之半導體基板SUB之主表面，例如形成包含氧化矽之絕緣膜IL1a。絕緣膜IL1a之厚度例如1nm左右。接著，於半導體基板SUB之主表面上，例如形成包含氧化鉿之高介電常數膜IL1b，而形成包含絕緣膜IL1a及高介電常數膜IL1b而成之第1絕緣膜IL1。高介電常數膜IL1b之厚度係例如5nm左右。接著，於第1絕緣膜IL1上，例如形成包含氮化鈦之金屬膜MT。金屬膜MT係作為防止高介電常數膜IL1b與選 擇閘極電極CGE反應之障壁膜發揮功能。金屬膜MT之厚度例如10nm左右。接著，於金屬膜MT上沉積多晶矽膜PS1。多晶矽膜PS1之厚度例如100nm左右。
接著，如圖59所示，藉由CMP法研磨多晶矽膜PS1、金屬膜MT、第1絕緣膜IL1、第2絕緣膜IL2、第3絕緣膜IL3、氧化矽膜SI2、第1記憶體閘極電極MGE1、及第2記憶體閘極電極MGE2，進行其等表面之平坦化。自半導體基板SUB之主表面至其等表面之高度係例如80nm左右。
接著，如圖60所示，於半導體基板SUB之主表面上沉積氮化矽膜SN1。
接著，如圖61所示，去除周邊電路區域之nMIS電晶體之源極．汲極區域SD及記憶體區域之形成汲極區域DRE之區域之氮化矽膜SN1。接著，藉由微影法及乾蝕刻法加工多晶矽膜PS1、金屬膜MT、及第1絕緣膜IL1。藉此，於記憶體區域中，形成包含多晶矽膜PS1之虛設選擇閘極電極DCG。於周邊電路區域中，形成包含nMIS電晶體之多晶矽膜PS1之虛設閘極電極DNG。
接著，藉由對記憶體區域之夾於相鄰之虛設選擇閘極電極DCG間之半導體基板SUB及周邊電路區域之半導體基板SUB離子注入n型雜質例如砷，而形成相對低濃度之n-型半導體區域。接著，於半導體基板SUB之主表面上沉積絕緣膜，並藉由異向性乾蝕刻對其加工。藉此，於記憶體區域中，於與虛設選擇閘極電極DCG之第1及第2記憶體閘極電極MGE1、MGE2相反側之側面形成側壁SW2，於周邊電路區域中，於虛設閘極電極DNG之兩側面形成側壁SW2。
接著，藉由對記憶體區域之夾於相鄰之虛設選擇閘極電極DCG間之半導體基板SUB及周邊電路區域之半導體基板SUB離子注入n型雜質例如砷，而形成相對高濃度之n+型半導體區域。藉此，於記憶體 區域中，形成包含相對低濃度之n-型半導體區域與相對高濃度之n+型半導體區域之汲極區域DRE，同時，於周邊電路區域中，形成包含相對低濃度之n-型半導體區域與相對高濃度之n+型半導體區域之nMIS電晶體之源極．汲極區域SD。
接著，如圖62所示，藉由微影法及乾蝕刻法去除周邊電路區域之nMIS電晶體之虛設閘極電極DNG上及記憶體區域之虛設選擇閘極電極DCG上以外之氮化矽膜SN1。接著，藉由濕蝕刻法去除氧化矽膜SI2，於記憶體區域中，使第1記憶體閘極電極MGE1之上表面、第2記憶體閘極電極MGE2之上表面、源極區域SRE之上表面、及汲極區域DRE之上表面露出，於周邊電路區域中，使源極．汲極區域SD之上表面露出。
接著，於記憶體區域中，於第1記憶體閘極電極MGE1之上表面、第2記憶體閘極電極MGE2之上表面、源極區域SRE之上表面、及汲極區域DRE之上表面，以及於周邊電路區域中，於源極．汲極區域SD之上表面，藉由自對準矽化物過程形成矽化物膜SL。作為矽化物膜SL，例如使用矽化鎳膜或矽化鈷膜等。
藉由形成矽化物膜SL，可降低與矽化物膜SL、及形成於其上部之插塞等之連接電阻。又，於記憶體區域中，可降低第1記憶體閘極電極MGE1、第2記憶體閘極電極MGE2、源極區域SRE、及汲極區域DRE本身之電阻。此外，於周邊電路區域中，可降低nMIS電晶體之源極．汲極區域SD本身之電阻。
藉由至此之製造步驟，於記憶體區域中，例如如上述圖45所示般，形成包含第1記憶體閘極MG1與第2記憶體閘極MG2之記憶體閘極MG。又，形成層積有源極區域SRE及矽化物膜SL之源極SR，且形成層積有汲極區域DRE及矽化物膜SL之汲極DR。
接著，如圖63所示，於半導體基板SUB之主表面上，藉由CVD法 沉積氧化矽膜ILa後，例如藉由CMP法進行將氮化矽膜SN1設為終止層之研磨，將氧化矽膜ILa之表面平坦化。
接著，如圖64所示，藉由濕蝕刻法去除氮化矽膜SN1，接著，去除記憶體區域之虛設選擇閘極電極DCG及周邊電路區域之虛設閘極電極DNG。
接著，於半導體基板SUB之主表面上，依次沉積金屬電極膜NGa及鋁膜NGb。金屬電極膜NGa係例如自半導體基板SUB之主表面側依序形成氮化鉭、鈦、及鋁之層積膜，其厚度例如20nm左右。另，此處，作為形成於周邊電路區域之半導體元件而說明nMIS電晶體之製造方法，但於製造pMIS電晶體之情形時，作為金屬電極膜NGa，例如使用自半導體基板SUB之主表面側依序形成氮化鉭、氮化鈦、及氮化鉭之層積膜。
接著，如圖65所示，例如藉由CMP法進行將氧化矽膜ILa設為終止層之研磨，於記憶體區域，形成包含金屬電極膜NGa及鋁膜NGb之金屬選擇閘極CGM，於周邊電路區域，形成包含金屬電極膜NGa及鋁膜NGb之nMIS電晶體之閘極電極NG。
於金屬選擇閘極電極CGM與第1記憶體閘極電極MGE1之間，自第1記憶體閘極電極MGE1側形成構成第2絕緣膜IL2、第1絕緣膜IL1之高介電常數膜IL1b、及金屬膜MT。又，於半導體基板SUB與金屬選擇閘極電極CGM之間，自半導體基板SUB側形成第1絕緣膜IL1及金屬膜MT。
藉由至此之製造步驟，於記憶體區域中，例如如上述圖45所示述，形成層積包含第1絕緣膜IL1之第1閘極絕緣膜GI1及金屬選擇閘極電極CGM之選擇閘極CG。
藉此，於記憶體區域中，例如如上述圖45所示，大致完成由記憶體閘極MG、選擇閘極CG、源極SR、及汲極DR構成之記憶體單元 MC5。
再者，於周邊電路區域中，大致完成由層積有第1絕緣膜IL1、金屬膜MT、及閘極電極NG之閘極，以及層積有源極．汲極區域SD及矽化物膜SL之源極．汲極構成之nMIS電晶體。
接著，如圖66所示，於半導體基板SUB之主表面上，藉由CVD法沉積氧化矽膜ILb，藉此，形成包含氧化矽膜ILa及氧化矽膜ILb之層間絕緣膜IL。
接著，於記憶體區域中，將到達汲極區域DRE上之矽化物膜SL之接觸孔(省略圖示(上述圖2所示之接觸孔CL))形成於層間絕緣膜IL。同時，於周邊電路區域中，將到達nMIS電晶體之閘極電極NG之接觸孔(省略圖示)及到達源極．汲極區域SD上之矽化物膜SL之接觸孔(省略圖示)形成於層間絕緣膜IL。
接著，於上述接觸孔內形成插塞(省略圖示)。插塞係例如藉由包含鈦與氮化鈦之層積膜之相對較薄之障壁膜、與以由該障壁膜包圍之方式形成之鎢或鋁等之相對較厚之導電膜之層積膜構成。
接著，形成電性連接於上述插塞之第1層配線WL，此後，進而形成上層之配線，藉此製造半導體裝置。
《實施形態5之效果》
與上述實施形態4相同，由於抹除時可使電場集中於第2記憶體閘極電極MGE2之角部(圖8(a)之B部)，故於實施形態5之記憶體單元MC5中，與上述實施形態1之記憶體單元MC1相比，可提高對第3絕緣膜IL3之電洞注入效率，有效地抹除資料。此外，由於選擇閘極CG包含金屬選擇閘極電極CGM，故即使於縮小選擇閘極CG之線寬(閘極長度方向之寬度)時，亦具有選擇閘極CG之電阻較低之效果。
(實施形態6) 《半導體裝置之構成》
使用圖67~圖70說明實施形態6之記憶體單元之構成。圖67係沿著圖2所示之A-A'線之要部剖面圖。圖68係沿著圖2所示之B-B'線之要部剖面圖。圖69係沿著圖2所示之C-C'線之要部剖面圖。圖70係沿著圖2所示之D-D'線之要部剖面圖。
實施形態6之記憶體單元MC6與上述實施形態1之記憶體單元MC1之不同點在於MIS電晶體之構造、及於記憶體區域中沿著閘極長度方向延伸之活性區域之半導體基板SUB之上表面形成有凹部。
即，上述實施形態1之記憶體單元MC1係平面型電晶體構造，記憶體區域之活性區域之半導體基板SUB之上表面係平坦。相對於此，實施形態6之記憶體單元MC6係活性區域之半導體基板SUB之主表面位於比元件分離部STI之上表面更高的位置之Fin型構造。此外，於記憶體區域中，於沿著閘極寬度方向之剖面中，夾於元件分離部STI間之活性區域之半導體基板SUB之上表面之中央部低於其兩端部。
由於其他構成均與上述實施形態1之半導體裝置相同或實質上相同，故省略其說明。
《記憶體單元之動作》
由於記憶體單元MC6之動作係與上述實施形態1之記憶體單元MC1之動作相同或實質上相同，故省略其說明。
《半導體裝置之製造方法》
使用圖71~圖73按照步驟順序說明實施形態6之半導體裝置之製造方法。此處，作為一例，說明於記憶體區域之形成記憶體單元之活性區域及於周邊電路區域之形成nMIS電晶體之活性區域之製造方法。圖71~圖73係半導體裝置之製造步驟中形成於記憶體區域之記憶體單元、及形成於周邊電路區域之nMIS電晶體之要部剖面圖。
如圖71所示，藉由熱氧化法於半導體基板SUB之主表面形成氧化矽膜SI3後，於氧化矽膜SI3上沉積氮化矽膜SN2。氧化矽膜SI3之厚度 例如10nm左右，氮化矽膜SN2之厚度例如50nm左右。接著，藉由微影法及乾蝕刻法於半導體基板SUB之特定部位形成分離槽後，於半導體基板SUB之主表面上，例如沉積氧化矽等絕緣膜SI4。接著將該絕緣膜SI4例如藉由CMP法進行將氮化矽膜SN2設為終止層之研磨，而將絕緣膜SI4之上表面設為與氮化矽膜SN2之上表面相同高度。
接著，如圖72所示，藉由乾蝕刻法去除記憶體區域之氮化矽膜SN2及氧化矽膜SI3。此時，蝕刻記憶體區域之活性區域之半導體基板SUB之上表面，於沿著閘極寬度方向之剖面中，以夾於元件分離部STI間之活性區域之半導體基板SUB上表面之中央部低於其兩端部之方式加工。
接著，如圖73所示，藉由乾蝕刻法蝕刻絕緣膜SI4，直到絕緣膜SI4之上表面位於比半導體基板SUB之主表面更低的位置，而形成絕緣膜SI4埋入於分離槽內之元件分離部STI。其後，去除周邊電路區域之氮化矽膜SN2。
《實施形態6之效果》
與上述實施形態4相同，抹除時可使電場集中於第2記憶體閘極電極MGE2之角部(圖8(a)之B部)。此外，於記憶體區域中，於沿著閘極寬幅方向之剖面中，由於以夾於元件分離部STI間之活性區域之半導體基板SUB上表面之中央部低於其兩端部之方式，於沿著閘極長度方向延伸之活性區域之半導體基板SUB之上表面形成凹部，故即使於該凹部中亦可於抹除時使電場集中。藉此，於實施形態6之記憶體單元MC6中，與上述實施形態1之記憶體單元MC1相比，由於提高對第3絕緣膜IL3之電洞注入效率，故可有效地抹除資料。
(實施形態7) 《半導體裝置之構成》
使用圖74~圖77說明實施形態7之記憶體單元之構成。圖74係沿 著圖2所示之A-A'線之要部剖面圖。圖75係沿著圖2所示之B-B'線之要部剖面圖。圖76係沿著圖2所示之C-C'線之要部剖面圖。圖77係沿著圖2所示之D-D'線之要部剖面圖。
實施形態7之記憶體單元MC7與上述實施形態1之記憶體單元MC1之不同點在於選擇閘極CG之第1閘極絕緣膜GI1之構造。
即，於上述實施形態1之記憶體單元MC1中，選擇閘極CG之第1閘極絕緣膜GI1係於半導體基板SUB之主表面上，包含依序層積有絕緣膜IL1a及高介電常數膜IL1b之第1絕緣膜IL1而成。又，於選擇閘極電極CGE與第1記憶體閘極電極MGE1之間，形成構成第1絕緣膜IL1之高介電常數膜IL1b、金屬膜MT、及第2絕緣膜IL2。相對於此，於實施形態7之記憶體單元MC7中，選擇閘極CG之閘極絕緣膜GI1包含僅以單層之氧化矽或氮氧化矽構成之第4絕緣膜IL4。又，於選擇閘極電極CGE與第1記憶體閘極電極MGE1之間，僅形成第2絕緣膜IL2。
由於其他構成均與上述實施形態1之半導體裝置相同或實質上相同，故省略其說明。
《記憶體單元之動作》
由於記憶體單元MC7之動作係與上述實施形態1之記憶體單元MC1之動作相同或實質上相同，故省略其說明。
《半導體裝置之製造方法》
於實施形態7中，首先，形成選擇閘極CG，其後，形成記憶體閘極MG。例如於上述實施形態1之使用圖12說明之製造步驟後，於半導體基板SUB之主表面形成第4絕緣膜IL4及多晶矽膜PS1。接著，加工多晶矽膜PS1及第4絕緣膜IL4，形成包含多晶矽膜PS1之選擇閘極電極CGE及包含第4絕緣膜IL4之第1閘極絕緣膜GI1。其後，按照上述實施形態1之使用圖15~圖18說明之製造步驟，於選擇閘極電極CGE及第1閘極絕緣膜GI1之單側面，形成第1記憶體閘極MG1及第2記憶體閘極 MG2。
《實施形態7之效果》
除了與上述實施形態1相同之效果外，藉由對選擇閘極CG之第1閘極絕緣膜GI1使用單層氧化矽膜或氮化矽膜等，而非使用上述實施形態1之記憶體單元MC1中所使用之層積膜(第1絕緣膜IL1)，可減少半導體裝置之製造步驟數。
(實施形態8) 《半導體裝置之構成》
使用圖78~圖82說明實施形態8之記憶體單元之構成。圖78係記憶體之要部俯視圖。圖79係沿著圖78所示之A-A'線之要部剖面圖。圖80係沿著圖78所示之B-B'線之要部剖面圖。圖81係沿著圖78所示之C-C'線之要部剖面圖。圖82係沿著圖78所示之D-D'線之要部剖面圖。
實施形態8之記憶體單元MC8與上述實施形態1之記憶體單元MC1之不同點在於對記憶體閘極MG之供電方法。
即，於上述實施形態1之記憶體單元MC1中，對第1記憶體閘極MG1與第2記憶體閘極MG2供應相同之電壓。相對於此，於實施形態8之記憶體單元MC8中，對第1記憶體閘極MG1及第2記憶體閘極MG2供應互不相同之電壓。
由於其他構成均與上述實施形態1之半導體裝置相同或實質上相同，故省略其說明。
《記憶體單元之動作》
實施形態8之記憶體單元MC8係於1單元可記錄2位元之資料之所謂可多值記憶之記憶體單元。
針對多值記憶之注入於記憶體單元之電荷，使用圖83進行說明。圖83係說明於2位元/單元之資料“00”、資料“01”、資料“10”、及資料“11”之情形時注入於第1記憶體閘極及第2記憶體閘極之電荷之模 式圖。
資料“00”係與上述實施形態1之記憶體單元之抹除狀態相同，對第1記憶體閘極MG1之電荷累積膜及第2記憶體閘極MG2之電荷累積膜注入電洞。例如藉由設為如表5所示之電壓條件，可將記憶體單元設為資料“00”。
於自資料“00”之狀態將資料“01”寫入於記憶體單元之情形時，如表6所示，對第1記憶體閘極MG1之第1記憶體閘極電極例如施加10V左右之電壓，對第2記憶體閘極MG2之第2記憶體閘極電極例如施加5V左右之電壓。此外，對選擇閘極CG之選擇閘極電極例如施加0.9V之電壓，對記憶體閘極MG側之擴散層例如施加4.5V之電壓，對選擇閘極CG側之擴散層施加低於施加於記憶體閘極MG側之擴散層之電壓之電壓，例如0.3V之電壓。藉此，對第1記憶體閘極MG1藉由SSI注入方式進行電子注入。
於自資料“00”之狀態將資料“10”寫入於記憶體單元之情形時，如表7所示，對第1記憶體閘極MG1之第1記憶體閘極電極例如施加0V左右之電壓，對第2記憶體閘極MG2之第2記憶體閘極電極例如施加10V左右之電壓。此外，對選擇閘極CG之選擇閘極電極例如施加0.9V之電壓，對記憶體閘極MG側之擴散層例如施加4.5V之電壓，對選擇閘極CG側之擴散層施加低於施加於記憶體閘極MG側之擴散層之電壓之電壓，例如0.3V之電壓。藉此，對第2記憶體閘極MG2藉由SSI注入方式進行電子注入。
於自資料“00”之狀態將資料“11”寫入於記憶體單元之情形時，如表8所示，對第1記憶體閘極MG1之第1記憶體閘極電極及第2記憶體閘極MG2之第2記憶體閘極電極例如施加10V左右之電壓。此外，對選擇閘極CG之選擇閘極電極例如施加1.5V之電壓，對記憶體閘極MG側之擴散層例如施加4.5V之電壓，對選擇閘極CG側之擴散層施加低於 施加於記憶體閘極MG側之擴散層之電壓之電壓，例如0.3V之電壓。藉此，對第1記憶體閘極MG1及第2記憶體閘極MG2藉由SSI注入方式進行電子注入。
接著，對實施形態8之記憶體單元之讀出動作，使用圖84進行說明。圖84係表示記憶體單元之各資料(資料“00”、資料“01”、資料“10”、及資料“11”)中之通道電流與記憶體閘極電壓之關係之圖表圖。
對記憶體單元MC8之選擇閘極CG側之汲極DR，例如施加1.35V左右之電壓，對選擇閘極CG之選擇閘極電極，例如施加1.35V左右之電壓，藉此，將選擇閘極CG下之通道設為接通狀態。此處，藉由將圖中所示之Vth1、Vth2、Vth3之各電壓逐次地同時施加於第1記憶體閘極MG1之第1記憶體閘極電極及第2記憶體閘極MG2之第2記憶體閘極電極，並讀取於各個情形時判定是否流動電流以上之電流，藉此可讀出各資料。
《半導體裝置之製造方法》
實施形態8之半導體裝置之製造方法，與上述實施形態7之半導體裝置之製造方法相同或實質上相同。然而，由於必須對第1記憶體 閘極MG1之第1記憶體閘極電極及第2記憶體閘極MG2之第2記憶體閘極電極供應互不相同之電壓，故必須對供電部之第1記憶體閘極MG1之第1記憶體閘極電極與配線之連接部、及第2記憶體閘極MG2之第2記憶體閘極電極與配線之連接部之佈局下工夫。
使用圖85及圖86說明實施形態8之供電部之佈局。圖85及圖86係表示半導體裝置之製造過程中之記憶體閘極電極之供電部之一例之要部俯視圖。
例如於上述實施形態7之半導體裝置之製造方法中，於加工多晶矽膜PS1而形成選擇閘極電極CGE時，於供電部同時形成如圖85所示之複數個島狀之圖案。於圖85中，作為一例，顯示於選擇閘極電極CGE之一側面側，於選擇閘極電極CGE延伸方向上互相隔開且依次配置之第1圖案P1、第2圖案P2、第3圖案P3、及第4圖案P4。第1圖案P1與第2圖案P2係與選擇閘極電極CGE之側面相隔第1距離a而配置。第3圖案P3與第4圖案P4係與選擇閘極電極CGE之側面相隔第2距離b而配置。此外，第1圖案P1與第2圖案P2隔開第1距離a，第2圖案P2與第3圖案P3隔開第3距離c，第3圖案P3與第4圖案P4隔開第2距離b。
此處，第1距離a、第2距離b、及第3距離c期望成立以下之關係式。下述關係式A係第1記憶體閘極之第2閘極絕緣膜(第2絕緣膜IL2)及第2記憶體閘極之第3閘極絕緣膜IL3(第3絕緣膜IL3)之厚度。又，下述關係式B係成為第1記憶體閘極之第1記憶體閘極電極MGE1之多晶矽膜之厚度(於平坦部中沉積之厚度)，C係成為第2記憶體閘極之第2記憶體閘極電極MGE2之多晶矽膜之厚度(於平坦部中沉積之厚度)。
A×2+B<a<(A+B)×2
A×4+B×2<b<A×4+(B+C)×2
c>b
如圖86所示，藉由形成島狀圖案，於形成第1記憶體閘極電極 MGE1後，於第1圖案P1及第2圖案P2之周圍，形成與第1記憶體閘極電極MGE1相連之、包含第2絕緣膜IL2、第1記憶體閘極電極MGE1、及同一層之多晶矽膜之層積膜而成之第5圖案P5。此外，於第3圖案P3及第4圖案P4之周圍，形成不與第1記憶體閘極電極MGE1相連之、包含第2絕緣膜IL2、第1記憶體閘極電極MGE1、及同一層之多晶矽膜之層積膜而成之第6圖案P6。
此外，於形成第2記憶體閘極電極MGE2後，於形成於第3圖案P3及第4圖案P4之周圍之第6圖案之周圍，形成與第2記憶體閘極電極MGE2相連之、包含第3絕緣膜IL3、第2記憶體閘極電極MGE2、及相同層之多晶矽膜之層積膜而成之第7圖案P7。
因此，藉由形成連接於形成於第1圖案P1及第2圖案P2周圍之第5圖案P5之接觸孔，可形成能僅對第1記憶體閘極電極MGE1施加電壓之連接部。又，藉由形成連接於形成於第3圖案P3及第4圖案P4周圍之第7圖案P7之接觸孔，可形成能僅對第2記憶體閘極電極MGE2施加電壓之連接部。藉此，可對第1記憶體閘極電極MGE1及第2記憶體閘極電極MGE2施加互不相同之電壓。
《實施形態8之效果》
由於可於1單元記憶多值(例如2位元)，提高記憶體之集成度，故可謀求減少晶片面積及降低位元成本。
以上已基於實施形態具體地說明本發明者之發明，但本發明並非限定於上述實施形態者，當得於未脫離其主旨之範圍內進行各種變更。

Claims (20)

  1. 一種半導體裝置，其特徵在於包含非揮發性記憶體單元，且上述非揮發性記憶體單元包含：第1閘極絕緣膜，其係形成於半導體基板上；選擇閘極電極，其係形成於上述第1閘極絕緣膜上；第2閘極絕緣膜，其係於上述半導體基板上及上述選擇閘極電極之單側面延伸而形成，且於其內部包含電荷累積部；第1記憶體閘極電極，其係介隔上述第2閘極絕緣膜而形成於上述半導體基板上及上述選擇閘極電極之單側面；第3閘極絕緣膜，其係於上述半導體基板上及上述第1記憶體閘極電極之單側面延伸而形成，且於其內部包含電荷累積部；第2記憶體閘極電極，其係介隔上述第3閘極絕緣膜而形成於上述半導體基板上及上述第1記憶體閘極電極之單側面；第1半導體區域，其係形成於上述選擇閘極電極側之上述半導體基板；及第2半導體區域，其係形成於上述第2記憶體閘極電極側之上述半導體基板。
  2. 如請求項1之半導體裝置，其中藉由自上述第1記憶體閘極電極向上述第2閘極絕緣膜、自上述第2記憶體閘極電極向上述第3閘極絕緣膜注入電洞，抹除上述非揮發性記憶體單元之資料。
  3. 如請求項1之半導體裝置，其中上述第2記憶體閘極電極之下表面低於上述第1記憶體閘極電極之下表面。
  4. 如請求項3之半導體裝置，其中 上述第2記憶體閘極電極之下表面，位於比距上述第2閘極絕緣膜與上述半導體基板之接觸面10nm之深度更高之位置。
  5. 如請求項1之半導體裝置，其中上述第1記憶體閘極電極及上述第2記憶體閘極電極包含表示互不相同之導電性之多晶矽膜。
  6. 如請求項5之半導體裝置，其中上述第1記憶體閘極電極包含表示n型導電性之多晶矽膜，上述第2記憶體閘極電極包含表示p型導電性之多晶矽膜。
  7. 如請求項5之半導體裝置，其中上述第1記憶體閘極電極之下表面與上述第2記憶體閘極電極之下表面係相同高度。
  8. 如請求項1之半導體裝置，其中於上述非揮發性記憶體單元之閘極寬度方向即第1方向之兩側，形成有元件分離部；且上述元件分離部包含形成於上述半導體基板之槽、及埋入於上述槽內部之絕緣膜；上述選擇閘極電極、上述第1記憶體閘極電極、及上述第2記憶體閘極電極，係於形成於上述非揮發性記憶體單元的兩側之上述元件分離部上，於上述第1方向延伸而形成；埋入於上述元件分離部之上述槽的內部之上述絕緣膜之上表面，低於形成上述第1半導體區域及上述第2半導體區域之上述半導體基板之主表面。
  9. 如請求項1之半導體裝置，其中上述第2閘極絕緣膜及上述第3閘極絕緣膜，包含依次形成有下層絕緣膜、包含電荷累積部之絕緣膜、及上層絕緣膜之層積膜。
  10. 如請求項1或2之半導體裝置，其中對上述第1記憶體閘極電極及上述第2記憶體閘極電極施加互不相同之電壓，且上述非揮發性記憶體單元記憶2位元之資料。
  11. 一種半導體裝置之製造方法，其特徵在於其係包含非揮發性記憶體單元之半導體裝置之製造方法；且形成上述非揮發性記憶體單元之步驟包含：(a)於半導體基板上，形成於上述非揮發性記憶體單元之閘極寬度方向即第1方向延伸之虛設圖案之步驟；(b)於上述(a)步驟後，於上述半導體基板上，依次形成於其內部包含電荷累積部之第2閘極絕緣膜及第2導電膜之步驟；(c)於上述(b)步驟後，加工上述第2導電膜，於上述半導體基板上及上述虛設圖案之單側面，介隔上述第2閘極絕緣膜而形成第1記憶體閘極電極之步驟；(d)於上述(c)步驟後，於上述半導體基板上，依次形成於其內部包含電荷累積部之第3閘極絕緣膜及第3導電膜之步驟；(e)於上述(d)步驟後，加工上述第3導電膜，於上述半導體基板上及上述第1記憶體閘極電極之單側面，介隔上述第3閘極絕緣膜而形成第2記憶體閘極電極之步驟；(f)於上述(e)步驟後，去除上述虛設圖案之步驟；(g)於上述(f)步驟後，於上述半導體基板上，依次形成第1閘極絕緣膜及第1導電膜之步驟；(h)於上述(g)步驟後，加工上述第1導電膜，於與上述第2記憶體閘極電極相反側之上述半導體基板上及上述第1記憶體閘極電極之單側面，介隔上述第1閘極絕緣膜而形成選擇閘極電極之步驟；及(i)於上述(h)步驟後，於上述選擇閘極電極側之上述半導體基 板形成第1半導體區域，於上述第2記憶體閘極電極側之上述半導體基板形成第2半導體區域。
  12. 如請求項11之半導體裝置之製造方法，其中自上述第1記憶體閘極電極向上述第2閘極絕緣膜、自上述第2記憶體閘極電極向上述第3閘極絕緣膜注入電洞，藉此抹除上述非揮發性記憶體單元之資料。
  13. 如請求項11之半導體裝置之製造方法，其中於上述(c)步驟與上述(d)步驟之間進而包含：(j)蝕刻上述半導體基板，而於形成上述第2記憶體閘極電極之區域之上述半導體基板形成槽之步驟；且將上述第2記憶體閘極電極之下表面，設為低於上述第1記憶體閘極電極之下表面。
  14. 如請求項13之半導體裝置之製造方法，其中上述第2記憶體閘極電極之下表面，位於比距上述第2閘極絕緣膜與上述半導體基板之接觸面10nm之深度更高之位置。
  15. 如請求項11之半導體裝置之製造方法，其中上述第1記憶體閘極電極及上述第2記憶體閘極電極，包含展現互不相同之導電性之多晶矽膜。
  16. 如請求項15之半導體裝置之製造方法，其中上述第1記憶體閘極電極包含表示n型導電性之多晶矽膜，上述第2記憶體閘極電極包含表示p型導電性之多晶矽膜。
  17. 如請求項15之半導體裝置之製造方法，其中將上述第1記憶體閘極電極之下表面與上述第2記憶體閘極電極之下表面設為相同高度。
  18. 如請求項11之半導體裝置之製造方法，其中於上述(a)之前，進而包含： (k)於上述半導體基板之主表面，於上述第1方向之兩側形成元件分離部之步驟；且上述元件分離部包含形成於上述半導體基板之槽、與埋入於上述槽內部之絕緣膜；上述選擇閘極電極、上述第1記憶體閘極電極、及上述第2記憶體閘極電極係於形成於上述非揮發性記憶體單元的兩側之上述元件分離部上，於上述第1方向延伸而形成，埋入於上述元件分離部之上述槽的內部之上述絕緣膜之上表面，低於形成上述第1半導體區域及上述第2半導體區域之上述半導體基板之主表面。
  19. 如請求項11之半導體裝置之製造方法，其中上述第2閘極絕緣膜及上述第3閘極絕緣膜包含依次形成有下層絕緣膜、包含電荷累積部之絕緣膜、及上層絕緣膜之層積膜。
  20. 如請求項11或12之半導體裝置之製造方法，其中對上述第1記憶體閘極電極及上述第2記憶體閘極電極施加互不相同之電壓，且上述非揮發性記憶體單元記憶2位元之資料。
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