JP5118887B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置および半導体装置の製造技術に関し、特に、窒化膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造を有する半導体装置に適用して有効な技術に関するものである。

電気的に書き換え可能な不揮発性メモリとしては、多結晶シリコン膜をフローティング電極としたＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が主に使用されている。しかし、この構造のＥＥＰＲＯＭでは、フローティングゲートを取り囲む酸化膜のどこか一部にでも欠陥があると、電荷蓄積層が導体であるため、異常リークにより蓄積ノードに貯えられた電荷がすべて抜けてしまう場合がある。特に今後、微細化が進み集積度が向上すると、この問題がより顕著になってくると考えられる。

そこで、近年は、窒化膜を電荷蓄積層とするＭＯＮＯＳ型メモリセルが注目されている。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。

ＭＯＮＯＳ型メモリセルとしては、単一トランジスタ構造のメモリセルが提案されている。さらにこの構造のメモリセルの場合、ＥＥＰＲＯＭのメモリセルと比べてディスターブの影響を受け易いので、コントロールゲートを設けた２トランジスタ構成のスプリットゲート構造のメモリセルも提案されている。

例えば特開２００６−１９３７３号公報（特許文献１）には、ｎ型多結晶シリコン膜からなるメモリゲートを有するメモリトランジスタと、アンドープシリコン膜に不純物をイオン注入して形成した多結晶シリコン膜からなるコントロールゲートを有するコントロールトランジスタとで構成され、メモリゲートのシート抵抗がコントロールゲートのシート抵抗よりも低いＭＯＮＯＳ型不揮発性メモリのメモリセルが開示されている。

また、特開平６−２０４４９０号公報（特許文献２）には、フローティングゲートのソース領域側のリン濃度を１×１０^２０／ｃｍ^３とすることにより、シリコン粒径増大を抑制し、これにより実効ゲート絶縁膜厚変動およびシリコン粒径変動を抑制した半導体不揮発性メモリが開示されている。

また、特開平６−３３４１９２号公報（特許文献３）には、ソースとドレイン間に第１の厚い熱酸化膜を介してコントロールゲート電極を設け、ソースおよびドレインの上部に第１の極めて薄い熱酸化膜を介して第１の薄いフローティングゲート電極を設け、第１の薄いフローティングゲート電極の上部に第２の薄い熱酸化膜を介して第２の厚いフローティングゲート電極が形成されてなる不揮発性半導体メモリが開示されている。
特開２００６−１９３７３号公報 特開平６−２０４４９０号公報 特開平６−３３４１９２号公報

本発明者は、ソース、ドレイン、ドレインに隣接したコントロールゲート、およびソースに隣接したメモリゲートを備えるスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルについて検討している。しかしながら、このＭＯＮＯＳ型不揮発性メモリセルについては、以下に説明する種々の技術的課題が存在する。

ＭＯＮＯＳ型不揮発性メモリセルでは、一般に、電荷蓄積層の一部にエレクトロンを蓄積することでデータを書き込む、いわゆる局所記憶方式を採用している。すわなち、コントロールゲートに隣接するドレイン側で発生させたエレクトロンをコントロールゲートとメモリゲートとの間のギャップ部における強電界により加速してホットエレクトロンを生成し、これを電荷蓄積層に注入することによりデータを書き込み、メモリゲートに隣接するソース側の空乏層で発生させたホールをバンド間トンネリングにより加速してホットホールを生成し、これを電荷蓄積層に注入することによりデータを消去している。

ところが、この局所記憶方式では、データ書き込み時にホットエレクトロンが注入される位置とデータ消去時にホットホールが注入される位置とがずれて、データの消去残りが生じることがある。データ書き込み時には、メモリゲート下の電荷蓄積層およびコントロールゲートとメモリゲートとの間のギャップ部の電荷蓄積層にホットエレクトロンは注入されるが、データ消去時には、主にメモリゲート下の電荷蓄積層にホットホールが注入されるため、上記ギャップ部の電荷蓄積層にホットエレクトロンが残留してデータの消去残りが生じてしまう。このデータの消去残りを回避するには多量のホットホールを生成して電荷蓄積層へ注入する必要があるが、データの消去速度が遅くなる、データの保持特性が変動するなどの新たな問題が生じてしまう。また、データ書き込み時に、メモリゲートに印加される電圧を下げることにより、電荷蓄積層に注入するホットエレクトロンの密度を低減する方法もある。しかし、データの書き込み速度が遅くなるため、メモリゲートに印加される電圧には制約があり、メモリゲートに印加される電圧を下げるだけでは、データの消去残りを解消することはできない。

本発明の目的は、ＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、メモリセルに書き込まれたデータの消去残りを防いで、データの書き換え劣化を抑制することのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体装置であって、第１領域の半導体基板の主面に形成されたゲート絶縁膜と、第１領域の半導体基板の主面上にゲート絶縁膜を介して形成された第１電界効果トランジスタの選択ゲート電極と、第２領域の半導体基板の主面上に形成された電荷保持用絶縁膜と、第２領域の半導体基板の主面上に電荷保持用絶縁膜を介して形成された第２電界効果トランジスタのメモリゲート電極と、選択ゲート電極とメモリゲート電極との間に形成された電荷保持用絶縁膜とを有し、メモリゲート電極は、選択ゲート電極の側壁の片側に形成された多結晶シリコン膜からなる第１メモリゲート電極と、第１メモリゲート電極の側壁に拡散防止膜を介して形成され、第１メモリゲート電極よりも不純物濃度が高い多結晶シリコン膜からなる第２メモリゲート電極とから構成されている。

本発明は、半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを形成する半導体装置の製造方法であって、（ａ）第１領域の半導体基板の主面にゲート絶縁膜を形成する工程、（ｂ）第１領域の半導体基板上にゲート絶縁膜を介して第１多結晶シリコン膜からなる第１電界効果トランジスタの選択ゲート電極を形成する工程、（ｃ）上記（ｂ）工程の後、半導体基板の主面上に電荷保持用絶縁膜を形成する工程、（ｄ）電荷保持用絶縁膜上に第２多結晶シリコン膜を堆積した後、第２多結晶シリコン膜を異方性エッチングにより加工して、選択ゲート電極の側壁に第１メモリゲート電極を形成する工程、（ｅ）第１メモリゲート電極の表面に拡散防止膜を形成する工程、（ｆ）上記（ｅ）工程の後、半導体基板の主面上に第２多結晶シリコン膜よりも不純物濃度が高い第３多結晶シリコン膜を堆積した後、第３多結晶シリコン膜を異方性エッチングにより加工して、第１メモリゲート電極の側壁に第２メモリゲート電極を形成する工程、（ｇ）選択ゲート電極の側壁の片側に形成された第１および第２メモリゲート電極を除去する工程、選択ゲート電極と第１メモリゲート電極との間および第２領域に形成された電荷保持用絶縁膜を残して、その他の領域の電荷保持用絶縁膜を除去する工程、（ｉ）第１および第２ゲート電極の上面に自己整合法によりシリサイド層を形成する工程を有する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

ＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、メモリセルに書き込まれたデータの消去残りを防いで、データの書き換え劣化を抑制することができる。

本実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、本実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。なお、ＭＯＳＦＥＴ（Metal Oxide Semiconductor ＦＥＴ）は、そのゲート絶縁膜が酸化シリコン（ＳｉＯ_２等）膜からなる構造の電界効果トランジスタであり、上記ＭＩＳの下位概念に含まれるものとする。また、本実施の形態で記載するＭＯＮＯＳ型メモリセルについても、上記ＭＩＳの下位概念に含まれることは勿論である。また、本実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ_３Ｎ_４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。また、本実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。

また、本実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本発明の実施の形態１によるＭＯＮＯＳ型不揮発性メモリセルの構造の一例を図１を用いて説明する。図１（ａ）は、メモリセルの要部平面図、図１（ｂ）は、チャネルをメモリゲート電極に対して交差する方向（図１のＡ−Ａ′線）に沿って切断したメモリセルの要部断面図である。ここでは、サイドウォール方式のメモリゲート電極を備えるメモリセルを例示している。

半導体基板１は、例えばｐ型の単結晶シリコンからなり、その主面（デバイス形成面）の活性領域ＡＣＴにはメモリセルＭＣ１の選択用ｎＭＩＳ（第１電界効果トランジスタ）Ｑｎｃとメモリ用ｎＭＩＳ（第２電界効果トランジスタ）Ｑｎｍとが配置されている。このメモリセルＭＣ１のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍは、例えば相対的に低濃度のｎ⁻型の半導体領域２ａｄ，２ａｓと、そのｎ⁻型の半導体領域２ａｄ，２ａｓよりも不純物濃度の高い相対的に高濃度のｎ^＋型の半導体領域２ｂとを有している（ＬＤＤ（Lightly Doped Drain）構造）。ｎ⁻型の半導体領域２ａｄ，２ａｓは、メモリセルＭＣ１のチャネル領域側に配置され、ｎ^＋型の半導体領域２ｂは、メモリセルＭＣ１のチャネル領域側からｎ⁻型の半導体領域２ａｄ，２ａｓ分だけ離れた位置に配置されている。

このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の半導体基板１の主面上には、上記選択用ｎＭＩＳ（Ｑｎｃ）の選択ゲート電極ＣＧと、上記メモリ用ｎＭＩＳ（Ｑｎｍ）のメモリゲート電極ＭＧとが隣接して延在しており、その延在方向において複数のメモリセルＭＣ１は半導体基板１に形成された素子分離部ＳＧＩを介して隣接している。

選択ゲート電極ＣＧは半導体基板１の主面の第１領域に配置され、メモリゲート電極ＭＧは半導体基板１の主面の第１領域とは異なる第２領域に配置されている。また、メモリゲート電極ＭＧは選択ゲート電極ＣＧの側壁の片側に設けられており、絶縁膜３ｂ、電荷蓄積層ＣＳＬおよび絶縁膜３ｔを積層した電荷保持用絶縁膜（以下、絶縁膜３ｂ，３ｔおよび電荷蓄積層ＣＳＬと記す）により選択ゲート電極ＣＧとメモリゲート電極ＭＧとの絶縁がなされている。なお、図１（ｂ）では絶縁膜３ｂ，３ｔおよび電荷蓄積層ＣＳＬの表記を３ｂ/ＣＳＬ/３ｔとして表現している。

電荷蓄積層ＣＳＬは、その上下を絶縁膜３ｂ，３ｔに挟まれた状態で設けられており、例えば窒化シリコン膜からなり、その厚さは、例えば５〜２０ｎｍ程度である。絶縁膜３ｂ，３ｔは、例えば酸化シリコン膜等からなり、絶縁膜３ｂ，３ｔの厚さは、例えば１〜１０ｎｍ程度である。絶縁膜３ｂ，３ｔは窒素を含んだ酸化シリコン膜で形成することもできる。

選択ゲート電極ＣＧは、例えばｎ型の多結晶シリコン膜からなり、その不純物濃度は、例えば２×１０^２０ｃｍ^−２程度、そのゲート長は、例えば１００〜１５０ｎｍ程度である。

メモリゲート電極ＭＧは、第１方向に延在し、各メモリセルのワード線を構成している。このメモリゲート電極ＭＧは、第１メモリゲート電極ＭＧ１と第２メモリゲート電極ＭＧ２との積層膜からなり、第１メモリゲート電極ＭＧ１と第２メモリゲート電極ＭＧ２との間には、第１メモリゲート電極ＭＧ１または第２メモリゲート電極ＭＧ２に導入された不純物の相互拡散を防止するために拡散防止膜４が設けられている。すなわち、第１メモリゲート電極ＭＧ１が、絶縁膜３ｂ，３ｔおよび電荷蓄積層ＣＳＬを介して選択ゲート電極ＣＧの側壁の片側に形成され、第２メモリゲート電極ＭＧ２が、拡散防止膜４を介して第１メモリゲート電極ＭＧ１の側壁に形成されている。第１メモリゲート電極ＭＧ１は、例えばｎ型の多結晶シリコン膜からなり、その不純物濃度は第２メモリゲート電極ＭＧ２の不純物濃度の１／３以下、例えば１×１０^２０ｃｍ^−３以下であり、そのゲート長は、例えば２０ｎｍ程度である。第２メモリゲート電極ＭＧ２は、例えばｎ型の多結晶シリコン膜からなり、その不純物濃度は、例えば４．５×１０^２０ｃｍ^−３程度であり、そのゲート長は、例えば５０ｎｍ程度である。本実施の形態１では、第１メモリゲート電極ＭＧ１のゲート長を２０ｎｍ程度、第２メモリゲート電極ＭＧ２のゲート長を５０ｎｍ程度としたが、これに限定されないことは勿論である。但し、メモリゲート電極ＭＧのゲート長が４０ｎｍを越えて短くなると、ソース領域Ｓｒｍが選択ゲート電極ＣＧ下にまで到達する可能性が生じるため、メモリゲート電極ＭＧのゲート長が４０ｎｍ以上となる範囲で、両者のゲート長を設定することが望ましい。

このように、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間のギャップ部側に相対的に低濃度の第１メモリゲート電極ＭＧ１を設け、ソース領域Ｓｒｍ側に相対的に高濃度の第２メモリゲート電極ＭＧ２を設けることにより、メモリゲート電極ＭＧに電圧を印加したときに、第１メモリゲート電極ＭＧ１を第２メモリゲート電極ＭＧ２よりも空乏化しやすくする。従って、ドレイン側で発生させたエレクトロンをギャップ部における強電界により加速してホットエレクトロンを生成し、これを電荷蓄積層ＣＳＬの一部に蓄積することでデータを書き込む際、第１メモリゲート電極ＭＧ１下の電界が第２メモリゲート電極ＭＧ２下の電界よりも低くなるので、ギャップ部および第１メモリゲート電極ＭＧ１下の電荷蓄積層ＣＳＬに注入されるホットエレクトロンの注入量を第２メモリゲート電極ＭＧ２下の電荷蓄積層ＣＳＬに注入されるホットエレクトロンの注入量よりも減少させることができる。これにより、ソース側で発生させたホールをバンド間トンネリングにより加速してホットホールを生成し、これを電荷蓄積層ＣＳＬの一部に注入することでデータを消去する際、ギャップ部および第１メモリゲート電極ＭＧ１下の電荷蓄積層ＣＳＬに注入されるホットホールの注入量が少なくても、ギャップ部および第１メモリゲート電極ＭＧ１下の電荷蓄積層ＣＳＬに注入されたホットエレクトロンの注入量が少ないことからデータの消去残りを回避することができる。

さらに、選択ゲート電極ＣＧと、メモリゲート電極ＭＧと、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍの一部を構成するｎ^＋型の半導体領域２ｂの上面には、例えばコバルトシリサイド、ニッケルシリサイド、チタンシリサイド等のようなシリサイド層５が形成されている。ＭＯＮＯＳ型メモリセルでは、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの双方に電位を供給する必要があり、その動作速度は選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの抵抗値に大きく依存する。従ってシリサイド層５を形成することにより選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの低抵抗化を図ることが望ましい。また、メモリゲート電極ＭＧを構成する第１メモリゲート電極ＭＧ１と第２メモリゲート電極ＭＧ２との間には拡散防止膜４が設けられているが、その厚さは１〜３ｎｍ程度と薄いことから、第１メモリゲート電極ＭＧ１の上面と第２メモリゲート電極ＭＧ２の上面にはシリサイド層５が形成されており、これにより、第１メモリゲート電極ＭＧ１と第２メモリゲート電極ＭＧ２とは電気的に短絡している。シリサイド層５の厚さは、例えば２０ｎｍ程度である。

選択ゲート電極ＣＧと半導体基板１の主面との間には、例えば厚さ１〜５ｎｍ程度の薄い酸化シリコン膜からなるゲート絶縁膜６が設けられている。従って素子分離部ＳＧＩ上およびゲート絶縁膜６を介した半導体基板１の第１領域上に選択ゲート電極ＣＧが配置されている。このゲート絶縁膜６の下方の半導体基板１の主面には、例えばボロンが導入されてｐ型の半導体領域７が形成されている。この半導体領域７は、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用の半導体領域であり、この半導体領域７により選択用ｎＭＩＳ（Ｑｎｃ）のしきい値電圧が所定の値に設定されている。

上記絶縁膜３ｂの下方、ｐ型の半導体領域７とソース領域Ｓｒｍとの間の半導体基板１の主面には、例えばヒ素またはリンが導入されてｎ型の半導体領域８が形成されている。この半導体領域８は、メモリ用ｎＭＩＳ（Ｑｎｍ）のチャネル形成用の半導体領域であり、この半導体領域８によりメモリ用ｎＭＩＳ（Ｑｎｍ）のしきい値電圧が所定の値に設定されている。ドレイン領域Ｄｒｍには、コンタクトホールＣＮＴに埋め込まれたプラグＰＬＧを介して、第１方向に延在するメモリゲート電極ＭＧ（または選択ゲート電極ＣＧ）に対して交差する方向である第２方向に延在する第１層配線Ｍ１が接続されている。この配線Ｍ１が、各メモリセルのビット線を構成している。

次に、本発明の実施の形態による抵抗素子および容量素子の構造の一例を図２を用いて説明する。図２は、メモリセル（図１（ｂ）の１つのメモリセル）、抵抗素子および容量素子の要部断面図である。

従来のＭＯＮＯＳ型不揮発性メモリを有する半導体装置では、選択ゲート電極を構成する導体膜からなる抵抗素子とメモリゲート電極を構成する導体膜からなる抵抗素子との互いに抵抗値の異なる２種類の抵抗素子が用いられていた。しかし、本実施の形態１では、図２に示すように、選択ゲート電極ＭＧを構成する多結晶シリコン膜と同層の多結晶シリコン膜（例えば２×１０^２０ｃｍ^−３程度の不純物濃度を有するｎ型の多結晶シリコン膜）からなる第１抵抗素子Ｒ１と、第１メモリゲート電極ＭＧ１を構成する多結晶シリコン膜と同層の多結晶シリコン膜（例えば１×１０^２０ｃｍ^−３以下の不純物濃度を有するｎ型の多結晶シリコン膜）からなる第２抵抗素子Ｒ２と、第２メモリゲート電極ＭＧ２を構成する多結晶シリコン膜と同層の多結晶シリコン膜（例えば４．５×１０^２０ｃｍ^−３程度の不純物濃度を有するｎ型の多結晶シリコン膜）からなる第３抵抗素子Ｒ３と、第１メモリゲート電極ＭＧ１を構成する多結晶シリコン膜と同層の多結晶シリコン膜および第２メモリゲート電極ＭＧ２を構成する多結晶シリコン膜と同層の多結晶シリコン膜の積層膜からなる第４抵抗素子Ｒ４とを形成することができる。従って、互いに抵抗値が異なる４種類の抵抗素子を容易に形成することができる。

また、従来のＭＯＮＯＳ型不揮発性メモリを有する半導体装置では、選択ゲート電極を構成する導体膜を下部電極とし、メモリゲート電極を構成する導体膜を上部電極とする容量素子が用いられていた。しかし、本実施の形態１では、図２に示すように、選択ゲート電極ＣＧを構成する多結晶シリコン膜と同層の多結晶シリコン膜を下部電極ＣＬＥとし、絶縁膜３ｂ，３ｔおよび電荷蓄積層ＣＳＬと同層の絶縁膜を容量絶縁膜とし、第１メモリゲート電極ＭＧ１を構成する多結晶シリコン膜と同層の多結晶シリコン膜を第１上部電極ＣＵＥ１とする容量素子と、第２メモリゲート電極ＭＧ２を構成する多結晶シリコン膜と同層の多結晶シリコン膜を第２上部電極ＣＵＥ２とする容量素子とを形成することができる。これにより、互いに容量値が異なる２種類の容量素子を容易に形成することができる。また、本実施の形態による容量素子の高さは従来の半導体装置に用いられていた容量素子の高さよりも低くできるので、例えば容量素子を覆う層間絶縁膜に形成されるコンタクトホールＣＮＴなどの加工精度を向上することができる。

次に、本発明の実施の形態１によるＭＯＮＯＳ型不揮発性メモリを有する半導体装置の製造方法の一例を図３〜図１５を用いて説明する。ここでは、メモリセル、抵抗素子および容量素子への適用例を説明する。図３〜図１５は、半導体装置の製造工程中にけるメモリセル、抵抗素子および容量素子の要部断面図であり、前記図２に示したメモリセル、抵抗素子および容量素子の要部断面図と同じ箇所を示す。

まず、半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、例えば溝型の素子分離部ＳＧＩおよびこれに取り囲まれるように配置された活性領域ＡＣＴ等を形成する。すなわち半導体基板１の所定箇所に分離溝を形成した後、半導体基板１の主面上に、例えば酸化シリコン膜からなる絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等によって研磨することで、素子分離部ＳＧＩを形成する。

次に、図３に示すように、半導体基板１の所定部分に所定の不純物を所定のエネルギーで選択的にイオン注入法等によって導入することにより、埋め込みｎウェルＮＷおよびｐウェルＰＷを形成する。続いてメモリセル形成領域の半導体基板１の主面にｐ型不純物、例えばボロンをイオン注入法により導入する。これによりメモリセル形成領域の半導体基板１の主面に、選択用ｎＭＩＳ（Ｑｎｃ）のチャネル形成用のｐ型の半導体領域７を形成する。この時のｐ型不純物イオンの打ち込みエネルギーは、例えば２０ＫｅＶ程度、ドーズ量は、例えば１．５×１０^１３ｃｍ^−２程度である。

次に、半導体基板１に対して酸化処理を施すことにより、半導体基板１の主面に、例えば酸化シリコン膜からなる厚さ１〜５ｎｍ程度のゲート絶縁膜６を形成する。続いて、半導体基板１の主面上に、例えば２×１０^２０ｃｍ^−３程度の不純物濃度を有する多結晶シリコン膜からなる第１導体膜を堆積する。この第１導体膜はＣＶＤ（Chemical Vapor Deposition）法により形成され、その厚さは、例えば厚さ２５０ｎｍ程度を例示することができる。続いて、レジストパターンをマスクとして上記第１導体膜を加工することにより、メモリセル形成領域に選択ゲート電極ＣＧ、抵抗素子形成領域に第１抵抗素子Ｒ１、容量素子形成領域に下部電極ＣＬＥを形成する。選択ゲート電極ＣＧのゲート長は、例えば１００〜１５０ｎｍ程度である。

次に、図４に示すように、選択ゲート電極ＣＧおよびレジストパターンをマスクとして、メモリセル形成領域の半導体基板１の主面にｎ型不純物、例えばヒ素またはリンをイオン注入することにより、メモリ用ｎＭＩＳのチャネル形成用のｎ型の半導体領域８を形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば２５ｋｅＶ程度、ドーズ量は、例えば６．５×１０^１２ｃｍ^−２である。

次に、半導体基板１の主面上に、例えば酸化シリコン膜からなる絶縁膜３ｂ、窒化シリコン膜からなる電荷蓄積層ＣＳＬおよび酸化シリコン膜からなる絶縁膜３ｔを順次堆積する。絶縁膜３ｂは熱酸化法により形成され、その厚さは、例えば４ｎｍ程度、電荷蓄積層ＣＳＬはＣＶＤ法により形成され、その厚さは、例えば７ｎｍ程度、絶縁膜３ｔはＣＶＤ法により形成され、その厚さは、例えば５ｎｍ程度を例示することができる。

次に、図５に示すように、半導体基板１の主面上に、例えば１×１０^２０ｃｍ^−３以下の不純物濃度を有する多結晶シリコン膜からなる第２導体膜９を堆積する。この第２導体膜９はＣＶＤ法により形成され、その厚さは、例えば２０ｎｍ程度を例示することができる。

次に、図６に示すように、抵抗素子形成領域および容量素子形成領域をレジストパターンＲＰ１で覆った後、メモリセル形成領域の上記第２導体膜９を異方性のドライエッチング法でエッチバックすることにより、選択ゲート電極ＣＧの側壁の両側に絶縁膜３ｂ，３ｔおよび電荷蓄積層ＣＳＬを介して第１サイドウォール１０を形成する。この第１サイドウォール１０の形成工程では、絶縁膜３ｔをエッチングストッパ層として第２導体膜９がエッチバックされるが、エッチバックにより絶縁膜３ｔおよびその下の電荷蓄積層ＣＳＬがダメージを受けて損傷しないように、低ダメージのエッチング条件を設定することが望ましい。絶縁膜３ｔおよび電荷蓄積層ＣＳＬが損傷すると、電荷保持特性が劣化するなどのメモリセルの特性劣化が生じることになる。また同時に、レジストパターンＲＰ1をマスクとして、抵抗素子形成領域および容量素子形成領域の上記第２導体膜９を加工することにより、抵抗素子形成領域に第２導体膜９からなる第２抵抗素子Ｒ２を形成し、容量素子形成領域の下部電極ＣＬＥ上に絶縁膜３ｂ，３ｔおよび電荷蓄積層ＣＳＬを介して第１上部電極ＣＵＥ１を形成する。

次に、図７に示すように、例えば８００℃程度の温度で酸化処理を施すことにより、第１サイドウォール１０の表面に拡散防止膜４を形成する。この拡散防止膜４は酸化シリコン膜からなる。また、拡散防止膜４の厚さは、例えば１〜３ｎｍ程度である。第１サイドウォール１０を形成する際に絶縁膜３ｔがダメージを受けても、この酸化処理によって絶縁膜３ｔのダメージを回復させ、または付け戻しをすることができる。続いて、半導体基板１の主面上に、例えば４．５×１０^２０ｃｍ^−３程度の不純物濃度を有する多結晶シリコン膜からなる第３導体膜１１を堆積する。この第３導体膜１１はＣＶＤ法により形成され、その厚さは、例えば５０ｎｍ程度を例示することができる。

次に、抵抗素子形成領域および容量素子形成領域をレジストパターンＲＰ２で覆った後、図８に示すように、メモリセル形成領域の上記第３導体膜１１を異方性のドライエッチング法でエッチバックすることにより、第１サイドウォール１０の側面に拡散防止膜４を介して第２サイドウォール１２を形成する。また同時に、レジストパターンＲＰ２をマスクとして、抵抗素子形成領域および容量素子形成領域の上記第３導体膜１１を加工することにより、抵抗素子形成領域に第３導体膜１１からなる第３抵抗素子Ｒ３と、第２および第３導体膜９，１１の積層膜からなる第４抵抗素子Ｒ４とを形成し、容量素子形成領域の下部電極ＣＬＥ上に絶縁膜３ｂ，３ｔおよび電荷蓄積層ＣＬＳを介して第３導体膜１１からなる第２上部電極ＣＵＥ２を形成する。

次に、図９に示すように、レジストパターンＲＰ３をマスクとして、そこから露出するメモリセル形成領域の第１および第２サイドウォール１０，１２および拡散防止膜４をエッチングする。これにより、選択ゲート電極ＣＧの側壁の片側のみに、第１サイドウォール１０を第１メモリゲート電極ＭＧ１とし、第２サイドウォール１２を第２メモリゲート電極ＭＧ２とするメモリゲート電極ＭＧを形成する。メモリゲート電極ＭＧのゲート長は、例えば７０ｎｍ程度である。この時、抵抗素子形成領域および容量素子形成領域はレジストパターンＲＰ３で覆われている。

次に、図１０に示すように、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間および半導体基板１とメモリゲート電極ＭＧとの間の絶縁膜３ｂ，３ｔおよび電荷蓄積層ＣＳＬを残して、その他の領域の絶縁膜３ｂ，３ｔおよび電荷蓄積層ＣＳＬを選択的にエッチングする。続いて、半導体基板１の主面上に、例えば酸化シリコン膜からなる厚さ１０ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、これを異方性のドライエッチング法でエッチバックすることにより、選択ゲート電極ＣＧの片側面およびメモリゲート電極ＭＧの片側面にそれぞれ第３サイドウォール１３を形成する。第３サイドウォール１３のスペーサ長は、例えば６ｎｍ程度である。これにより、選択ゲート電極ＣＧと半導体基板１との間のゲート絶縁膜６の露出していた側面、ならびにメモリゲート電極ＭＧと半導体基板１との間の絶縁膜３ｂ，３ｔおよび電荷蓄積層ＣＳＬの露出していた側面を第３サイドウォール１３によって覆うことができる。

次に、図１１に示すように、その端部が選択ゲート電極ＣＧの上面に位置してメモリゲート電極ＭＧと反対側の選択ゲート電極ＣＧの一部を覆うレジストパターンＲＰ５を形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ⁻型の半導体領域２ａｓをメモリゲート電極ＭＧに対して自己整合的に形成する。この時の不純物イオンの打ち込みエネルギーは、例えば５ｋｅＶ程度、ドーズ量は、例えば１×１０^１５ｃｍ^−２程度である。この時、抵抗素子形成領域および容量素子形成領域は上記レジストパターンで覆われている。

次に、その端部が選択ゲート電極ＣＧの上面に位置してメモリゲート電極ＭＧ側の選択ゲート電極ＣＧの一部およびメモリゲート電極ＭＧを覆うレジストパターンを形成した後、選択ゲート電極ＣＧ、メモリゲート電極ＭＧおよびレジストパターンをマスクとしてｎ型不純物、例えばヒ素を半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ⁻型の半導体領域２ａｄを選択ゲート電極ＣＧに対して自己整合的に形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば７ｋｅＶ程度、ドーズ量は、例えば１×１０^１５ｃｍ^−２である。この時、抵抗素子形成領域および容量素子形成領域は上記レジストパターンで覆われている。

ここでは、先にｎ⁻型の半導体領域２ａｓを形成し、その後ｎ⁻型の半導体領域２ａｄを形成したが、先にｎ⁻型の半導体領域２ａｄを形成し、その後ｎ⁻型の半導体領域２ａｓを形成してもよい。また、ｎ⁻型の半導体領域２ａｄを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばボロンを半導体基板１の主面にイオン注入し、ｎ⁻型の半導体領域２ａの下部を囲むようにｐ型の半導体領域を形成してもよい。ｐ型不純物イオンの打ち込みエネルギーは、例えば２０ｋｅＶ程度、ドーズ量は、例えば２．５×１０^１３ｃｍ^−２である。

次に、図１２に示すように、半導体基板１の主面上に絶縁膜１４ａ、例えば酸化シリコン膜をＣＶＤ法により堆積し、この絶縁膜１４ａを異方性のドライエッチング法でエッチバックすることにより、選択ゲート電極ＣＧの片側面およびメモリゲート電極ＭＧの片側面に絶縁膜１４ａからなる第４サイドウォール１４を形成する。絶縁膜１４ａの厚さは、例えば６０ｎｍ程度である。この時、抵抗素子形成領域および容量素子形成領域はレジストパターンで覆われている。

次に、図１３に示すように、第４サイドウォール１４をマスクとしてｎ型不純物、例えばヒ素およびリンを半導体基板１の主面にイオン注入することにより、半導体基板１の主面にｎ^＋型の半導体領域２ｂを選択ゲート電極ＣＧおよびメモリゲート電極ＭＧに対して自己整合的に形成する。この時のｎ型不純物イオンの打ち込みエネルギーは、例えば５０ｋｅＶ程度、ドーズ量は、例えば４×１０^１５ｃｍ^−２、リンイオンの打ち込みエネルギーは、例えば４０ｋｅＶ程度、ドーズ量は、例えば５×１０^１３ｃｍ^−２である。これにより、ｎ⁻型の半導体領域２ａｄおよびｎ^＋型の半導体領域２ｂからなるドレイン領域Ｄｒｍ、ｎ⁻型の半導体領域２ａｓおよびｎ^＋型の半導体領域２ｂからなるソース領域Ｓｒｍが形成される。この時、抵抗素子形成領域および容量素子形成領域はレジストパターンで覆われている。

次に、図１４に示すように、選択ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面、ならびにｎ^＋型の半導体領域２ｂの上面に、例えばコバルトシリサイド（ＣｏＳｉ_２）層１５を自己整合法、例えばサリサイド（Salicide：Self Align silicide）プロセスにより形成する。まず、半導体基板１の主面上にスパッタリング法によりコバルト膜を堆積する。続いて、半導体基板１にＲＴＡ（Rapid Thermal Anneal）法を用いた熱処理を施すことにより、コバルト膜と選択ゲート電極ＣＧを構成する多結晶シリコン膜およびメモリゲート電極ＭＧを構成する多結晶シリコン膜、コバルト膜と半導体基板１（ｎ^＋型の半導体領域２ｂ）を構成する単結晶シリコンとを反応させてコバルトシリサイド層１５を形成する。その後、未反応のコバルト膜を除去する。コバルトシリサイド層１５を形成することにより、コバルトシリサイド層１５と、その上部に形成されるプラグ等との接触抵抗を低減することができ、また選択ゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース領域Ｓｒｍおよびドレイン領域Ｄｒｍ自身の抵抗を低減することができる。

次に、図１５に示すように、半導体基板１の主面上に、例えば窒化シリコン膜１６ａおよび酸化シリコン膜１６ｂからなる層間絶縁膜１６をＣＶＤ法により形成する。続いて層間絶縁膜１６にコンタクトホールＣＮＴを形成した後、コンタクトホールＣＮＴ内にプラグＰＬＧを形成する。プラグＰＬＧは、例えばチタンおよび窒化チタンの積層膜からなる相対的に薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステンまたはアルミニウム等からなる相対的に厚い導体膜とを有している。その後、層間絶縁膜１６上に、例えばタングステン、アルミニウムまたは銅等からなる第１層配線Ｍ１を形成することによって、メモリセルＭＣ１、抵抗素子および容量素子が略完成する。これ以降は、通常の半導体装置の製造工程を経て、半導体装置を製造する。

なお、本実施の形態１では、４種類の第１〜第４抵抗素子Ｒ１〜Ｒ４および２種類の容量素子を例示したが、これら全てを形成する必要はなく、所望する抵抗素子または容量素子のみを形成してもよい。

このように、本実施の形態１によれば、選択ゲート電極ＣＧとメモリゲート電極ＭＧとの間のギャップ部側に相対的に低濃度の第１メモリゲート電極ＭＧ１を設け、ソース領域Ｓｒｍ側に相対的に高濃度の第２メモリゲート電極ＭＧ２を設けることにより、データ書き込み時に、ギャップ部および第１メモリゲート電極ＭＧ１下の電荷蓄積層ＣＳＬに注入されるホットエレクトロンの注入量を第２メモリゲート電極ＭＧ２下の電荷蓄積層ＣＳＬに注入されるホットエレクトロンの注入量よりも減少させることができる。これにより、データ消去時に、ギャップ部および第１メモリゲート電極ＭＧ１下の電荷蓄積層ＣＳＬに注入されるホットホールの注入量が少なくても、データの消去残りを防ぐことができるので、データの書き換え劣化が抑制できる。

（実施の形態２）
本発明の実施の形態２によるＭＯＮＯＳ方不揮発性メモリセルの構造の一例を図１６を用いてによって説明する。図１６は、チャネルをメモリゲート電極に対して交差する方向に沿って切断した１つのメモリセルの要部断面図である。

前述の実施の形態１におけるメモリセルＭＣ１では、選択ゲート電極ＣＧとメモリゲート電極ＭＧとを絶縁し、電荷が保持される電荷保持用絶縁膜として、絶縁膜３ｂ、電荷蓄積層ＣＳＬおよび絶縁膜３ｔからなる積層膜を用いたが、本実施の形態２によるメモリセルＭＣ２では、上記電荷保持用絶縁膜として、絶縁膜３ｂ、電荷蓄積層ＣＳＬおよび絶縁膜３ｔからなる積層膜の上にさらに絶縁膜２１を堆積した積層膜を用いる。絶縁膜２１は、例えば窒化シリコン膜からなり、その厚さは、例えば５〜２０ｎｍ程度である。

メモリゲート電極ＭＧをサイドウォール形状の第１メモリゲート電極ＭＧ１と第２メモリゲート電極ＭＧ２との積層構造とすると、第１メモリゲート電極ＭＧ１を異方性のドライエッチング法で形成する際に、後に第２メモリゲート電極ＭＧ２と半導体基板１との間に位置する電荷保持用絶縁膜がダメージを受けることになる。すなわち、半導体基板１の主面上に堆積された第２導体膜９を異方性のドライエッチング法でエッチバックすることにより、選択ゲート電極ＣＧの側壁の両側に、メモリゲート電極ＭＧの一部を構成する第１メモリゲート電極ＭＧ１となる第１サイドウォール１０が形成される（前述した実施の形態１の図６を用いて説明する製造工程）。しかし、この第１サイドウォール１０の形成工程では、エッチングストッパ層として機能する絶縁膜３ｔおよび電荷蓄積層ＣＳＬが損傷する可能性がある。絶縁膜３ｔおよび電荷蓄積層ＣＳＬは、後に第２メモリゲート電極ＭＧ２と半導体基板１との間に位置して、電荷が保持される絶縁膜となるため、絶縁膜３ｔおよび電荷蓄積層ＣＳＬが損傷するとメモリセルの電荷保持特性が劣化してしまう。

そこで、前述した実施の形態１では、絶縁膜３ｔや電荷蓄積層ＣＳＬの損傷を防ぐために低ダメージのエッチング条件を設定し、その後の熱処理によりダメージを回復させるまたは付け戻しをすることが提案されている。本実施の形態２におけるメモリセルＭＣ２では、エッチングストッパ層として機能する絶縁膜２１を絶縁膜３ｔ上に設けることにより、絶縁膜３ｔおよび電荷蓄積層ＣＳＬの損傷を防いで、メモリセルの電荷保持特性の劣化を回避する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態では、ＭＯＮＯＳ型不揮発性メモリセルに適用した場合について説明したが、例えば酸化シリコン膜、電荷蓄積用の窒化シリコン膜（または酸窒化シリコン膜）および低抵抗多結晶シリコン膜を下層から順に積層した構成を有する、ＭＮＯＳ(Metal Nitride Oxide Semiconductor)型メモリセルに適用することもできる。

本発明は、絶縁膜を介して隣接して形成される第１ゲート電極と第２ゲート電極とを備える半導体素子、特に２トランジスタ構成のスプリットゲート構造のメモリセルを有する半導体装置に利用することができる。

（ａ）は、本発明の実施の形態１によるメモリセルのレイアウト図、（ｂ）は、同図（ａ）のＡ−Ａ′線におけるメモリセルの要部断面図である。 本発明の実施の形態１によるメモリセル、抵抗素子および容量素子の要部断面図である。 本発明の実施の形態１による半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。 図４に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。 図５に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。 図６に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。 図７に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。 図８に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。 図９に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。 図１０に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。 図１１に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。 図１２に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。 図１３に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。 図１４に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。 本発明の実施の形態２によるメモリセルの要部断面図である。

符号の説明

１ 半導体基板
２ａｄ 半導体領域
２ａｓ 半導体領域
２ｂ 半導体領域
３ｂ，３ｔ 絶縁膜
４ 拡散防止膜
５ シリサイド層
６ ゲート絶縁膜
７ 半導体領域
８ 半導体領域
９ 第２導体膜
１０ 第１サイドウォール
１１ 第３導体膜
１２ 第２サイドウォール
１３ 第３サイドウォール
１４ 第４サイドウォール
１４ａ 絶縁膜
１５ コバルトシリサイド層
１６ 層間絶縁膜
１６ａ 窒化シリコン膜
１６ｂ 酸化シリコン膜
２１ 絶縁膜
ＡＣＴ 活性領域
ＣＧ 選択ゲート電極
ＣＬＥ 下部電極
ＣＵＥ１ 第１上部電極
ＣＵＥ２ 第２上部電極
ＣＮＴ コンタクトホール
ＣＳＬ 電荷蓄積層
Ｄｒｍ ドレイン領域
Ｍ１ 第１層配線
ＭＣ１ メモリセル
ＭＣ２ メモリセル
ＭＧ メモリゲート電極
ＭＧ１ 第１メモリゲート電極
ＭＧ２ 第２メモリゲート電極
ＮＷ ｎウェル
ＰＬＧ プラグ
ＲＰ１、ＲＲ２、ＲＰ３、ＲＰ４、ＲＰ５ レジストパターン
ＰＷ ｐウェル
Ｑｎｃ 選択用ｎＭＩＳ（第１電界効果トランジスタ）
Ｑｎｍ メモリ用ｎＭＩＳ（第２電界効果トランジスタ）
Ｒ１〜Ｒ４ 第１〜第４抵抗素子
ＳＧＩ 素子分離部
Ｓｒｍ ソース領域

Claims (24)

1. 半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを有する半導体装置であって、
   前記第１領域の前記半導体基板の主面に形成されたゲート絶縁膜と、前記第１領域の前記半導体基板の主面上に前記ゲート絶縁膜を介して形成された前記第１電界効果トランジスタの選択ゲート電極と、前記第２領域の前記半導体基板の主面上に形成された電荷保持用絶縁膜と、前記第２領域の前記半導体基板の主面上に前記電荷保持用絶縁膜を介して形成された前記第２電界効果トランジスタのメモリゲート電極と、前記選択ゲート電極と前記メモリゲート電極との間に形成された前記電荷保持用絶縁膜とを有し、
   前記メモリゲート電極は、前記選択ゲート電極の側壁の片側に形成された多結晶シリコン膜からなる第１メモリゲート電極と、前記第１メモリゲート電極の側壁に拡散防止膜を介して形成され、前記第１メモリゲート電極よりも不純物濃度が高い多結晶シリコン膜からなる第２メモリゲート電極とから構成されることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、前記第１メモリゲート電極を構成する多結晶シリコン膜の不純物濃度は、前記第２メモリゲート電極を構成する多結晶シリコン膜の不純物濃度の１／３以下であることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、前記第１および第２メモリゲート電極の上面にはシリサイド層が形成されており、前記第１メモリゲート電極と前記第２メモリゲート電極とは前記シリサイド層により電気的に短絡されていることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、前記電荷保持用絶縁膜は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜が下層から順次堆積されてなる積層膜であることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、前記電荷保持用絶縁膜は、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜および窒化シリコン膜が下層から順次堆積されてなる積層膜であることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、前記選択ゲート電極を構成する多結晶シリコン膜と同層の多結晶シリコン膜によって形成された抵抗素子、前記第１メモリゲート電極を構成する多結晶シリコン膜と同層の多結晶シリコン膜によって形成された抵抗素子、前記第２メモリゲート電極を構成する多結晶シリコン膜と同層の多結晶シリコン膜によって形成された抵抗素子、前記第１メモリゲート電極を構成する多結晶シリコン膜と同層の多結晶シリコン膜と前記第２メモリゲート電極を構成する多結晶シリコン膜と同層の多結晶シリコン膜とを積層して形成された抵抗素子のうち、いずれか１つ以上を有することを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、前記選択ゲート電極を構成する多結晶シリコン膜と同層の多結晶シリコン膜によって形成された下部電極と、前記電荷保持用絶縁膜と同層の絶縁膜と、前記第１メモリゲート電極を構成する多結晶シリコン膜と同層の多結晶シリコン膜によって形成された上部電極とからなる容量素子を有することを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、前記選択ゲート電極を構成する多結晶シリコン膜と同層の多結晶シリコン膜によって形成された下部電極と、前記電荷保持用絶縁膜と同層の絶縁膜と、前記第２メモリゲート電極を構成する多結晶シリコン膜と同層の多結晶シリコン膜によって形成された上部電極とからなる容量素子を有することを特徴とする半導体装置。
9. 請求項１記載の半導体装置において、前記拡散防止膜の厚さは１〜３ｎｍであることを特徴とする半導体装置。
10. 請求項１記載の半導体装置において、前記第１メモリゲート電極を形成する多結晶シリコン膜の不純物濃度は１×１０^２０ｃｍ^−３以下であることを特徴とする半導体装置。
11. 請求項１記載の半導体装置において、前記メモリゲート電極のゲート長は４０ｎｍ以上であることを特徴とする半導体装置。
12. 半導体基板の主面の第１領域に第１電界効果トランジスタを含み、第２領域に前記第１電界効果トランジスタに隣接する第２電界効果トランジスタを含む不揮発性メモリセルを形成する半導体装置の製造方法であって、以下の工程を有することを特徴とする半導体装置の製造方法；
    （ａ）前記第１領域の前記半導体基板の主面にゲート絶縁膜を形成する工程、
    （ｂ）前記第１領域の前記半導体基板の主面上に前記ゲート絶縁膜を介して第１多結晶シリコン膜からなる前記第１電界効果トランジスタの選択ゲート電極を形成する工程、
    （ｃ）前記（ｂ）工程の後、前記半導体基板の主面上に電荷保持用絶縁膜を形成する工程、
    （ｄ）前記電荷保持用絶縁膜上に第２多結晶シリコン膜を堆積した後、前記第２多結晶シリコン膜を異方性エッチングにより加工して、前記選択ゲート電極の側壁に第１メモリゲート電極を形成する工程、
    （ｅ）前記第１メモリゲート電極の表面に拡散防止膜を形成する工程、
    （ｆ）前記（ｅ）工程の後、前記半導体基板の主面上に前記第２多結晶シリコン膜よりも不純物濃度が高い第３多結晶シリコン膜を堆積した後、前記第３多結晶シリコン膜を異方性エッチングにより加工して、前記第１メモリゲート電極の側壁に第２メモリゲート電極を形成する工程、
    （ｇ）前記選択ゲート電極の側壁の片側に形成された前記第１および第２メモリゲート電極を除去する工程、
    （ｈ）前記選択ゲート電極と前記第１メモリゲート電極との間および前記第２領域に形成された前記電荷保持用絶縁膜を残して、その他の領域の前記電荷保持用絶縁膜を除去する工程、
    （ｉ）前記第１および第２ゲート電極の上面に自己整合法によりシリサイド層を形成する工程。
13. 請求項１２記載の半導体装置の製造方法において、前記工程（ｈ）の後、前記工程（ｉ）の前に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
    （ｊ）前記選択ゲート電極の片側の前記半導体基板の主面に不純物をイオン注入して、前記選択ゲート電極に対して自己整合的に半導体領域を形成する工程、
    （ｋ）前記メモリゲート電極の片側の前記半導体基板の主面に不純物をイオン注入して、前記メモリゲート電極に対して自己整合的に半導体領域を形成する工程。
14. 請求項１３記載の半導体装置の製造方法において、前記工程（ｋ）の後に、さらに以下の工程を含むことを特徴とする半導体装置の製造方法；
    （ｌ）前記半導体基板の主面上に絶縁膜を堆積した後、前記絶縁膜を異方性エッチングにより加工して、前記選択ゲート電極の側壁の片側および前記メモリゲート電極の側壁の片側にサイドウォールを形成する工程、
    （ｍ）前記選択ゲート電極の片側の前記半導体基板の主面および前記メモリゲート電極の片側の前記半導体基板の主面に不純物をイオン注入して、前記選択ゲート電極および前記メモリゲート電極に対して自己整合的に半導体領域を形成する工程。
15. 請求項１２記載の半導体装置の製造方法において、前記第１メモリゲート電極を形成する第２多結晶シリコン膜の不純物濃度は、前記第２メモリゲート電極を形成する第３多結晶シリコン膜の不純物濃度の１／３以下であることを特徴とする半導体装置の製造方法。
16. 請求項１２記載の半導体装置の製造方法において、前記第１および第２メモリゲート電極の上面に形成された前記シリサイド層により、前記第１メモリゲート電極と前記第２メモリゲート電極とは電気的に短絡されることを特徴とする半導体装置の製造方法。
17. 請求項１２記載の半導体装置の製造方法において、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を下層から順次堆積して前記電荷保持用絶縁膜を形成することを特徴とする半導体装置の製造方法。
18. 請求項１２記載の半導体装置の製造方法において、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜および窒化シリコン膜を下層から順次堆積して前記電荷保持用絶縁膜を形成することを特徴とする半導体装置の製造方法。
19. 請求項１２記載の半導体装置の製造方法において、前記選択ゲート電極を構成する第１多結晶シリコン膜と同層の多結晶シリコン膜によって形成される抵抗素子、前記第１メモリゲート電極を構成する第２多結晶シリコン膜と同層の多結晶シリコン膜によって形成される抵抗素子、前記第２メモリゲート電極を構成する第３多結晶シリコン膜と同層の多結晶シリコン膜によって形成される抵抗素子、前記第１メモリゲート電極を構成する第２多結晶シリコン膜と同層の多結晶シリコン膜と前記第２メモリゲート電極を構成する第３多結晶シリコン膜と同層の多結晶シリコン膜とを積層して形成される抵抗素子のうち、いずれか１つ以上を前記半導体基板の主面上に形成することを特徴とする半導体装置の製造方法。
20. 請求項１２記載の半導体装置の製造方法において、前記選択ゲート電極を構成する第１多結晶シリコン膜と同層の多結晶シリコン膜によって形成された下部電極と、前記電荷保持用絶縁膜と同層の絶縁膜と、前記第１メモリゲート電極を構成する第２多結晶シリコン膜と同層の多結晶シリコン膜によって形成された上部電極とからなる容量素子を前記半導体基板の主面上に形成することを特徴とする半導体装置の製造方法。
21. 請求項１２記載の半導体装置の製造方法において、前記選択ゲート電極を構成する第１多結晶シリコン膜と同層の多結晶シリコン膜によって形成された下部電極と、前記電荷保持用絶縁膜と同層の絶縁膜と、前記第２メモリゲート電極を構成する第３多結晶シリコン膜と同層の多結晶シリコン膜によって形成された上部電極とからなる容量素子を前記半導体基板の主面上に形成することを特徴とする半導体装置の製造方法。
22. 請求項１２記載の半導体装置の製造方法において、前記拡散防止膜の厚さは１〜３ｎｍであることを特徴とする半導体装置の製造方法。
23. 請求項１２記載の半導体装置の製造方法において、前記第１メモリゲート電極を構成する第２多結晶シリコン膜の不純物濃度は１×１０^２０ｃｍ^−３以下であることを特徴とする半導体装置の製造方法。
24. 請求項１２記載の半導体装置の製造方法において、前記メモリゲート電極のゲート長は４０ｎｍ以上であることを特徴とする半導体装置の製造方法。

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