JP2007324188A - 半導体装置 - Google Patents
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Abstract
【解決手段】電荷蓄積膜である窒化膜5と、メモリゲート7との間であってメモリゲート7の端部下に空洞8aを、上部酸化膜6に隣接して設ける。また、窒化膜5と、基板1との間であってメモリゲート7の端部下に空洞8cを、下部酸化膜4に隣接して設ける。空洞8aおよび空洞8cは、メモリゲート7の側壁に沿うように基板1上に形成されたサイドウォールスペーサ12によって閉じられている。
【選択図】図1
Description
本発明の実施の形態1に係る半導体装置は、下部酸化膜/窒化膜/上部酸化膜からなるONO(Oxide Nitride Oxide)膜を有するスプリットゲート型のメモリセル構造からなる不揮発性メモリを備えている。このONO膜の窒化膜が電荷を蓄積する膜(電荷蓄積膜)となるものである。
下部酸化膜/窒化膜/上部酸化膜からなるONO膜を有する不揮発性メモリとして、前記実施の形態1ではメモリゲートとコントロールゲートとの位置関係がスプリットゲート型のメモリセル構造からなる不揮発性メモリについて説明したが、本実施の形態2ではスプリットゲート型ではなく、単にONO膜上にメモリゲートが形成された構造からなる不揮発性メモリについて説明する。なお、前記実施の形態1と重複する説明は省略する。
2 ゲート絶縁膜
3 コントロールゲート
3A 電極材料膜
4 下部酸化膜
5 窒化膜
6 上部酸化膜
7 メモリゲート
7A 電極材料膜
8a、8b、8c、8d 空洞
9、10、11 酸化膜
12 サイドウォールスペーサ
12A 絶縁膜
13 金属膜
14A、14B シリサイド膜
15 保護膜
16 層間絶縁膜
17 接続孔
18 コンタクトプラグ
19 配線
20 ウエル
21 埋込み層
22d 低濃度半導体領域(エクステンション領域)
22s 低濃度半導体領域(エクステンション領域)
23d 高濃度半導体領域(ドレイン領域)
23s 高濃度半導体領域(ソース領域)
24 ONO膜
104 下部酸化膜
105 窒化膜
106 上部酸化膜
124 ONO膜
C1、C2 コントロールトランジスタ
CGL0、CGL1 コントロールゲート線
DL0、DL1 データ線
M1、M2 メモリトランジスタ
MC0、MC1、MC2、MC3、MC4、MC5 メモリセル
MGL0、MGL1 メモリゲート線
SL0 ソース線
Claims (11)
- 半導体基板の主面上に形成された下部酸化膜と、
前記下部酸化膜上に形成された窒化膜と、
前記窒化膜上に形成された上部酸化膜と、
前記上部酸化膜上に形成されたメモリゲートとを有し、
前記メモリゲートに電圧を印加することによって前記半導体基板から電荷を前記窒化膜に蓄積するメモリセルを備えた半導体装置であって、
前記窒化膜と前記メモリゲートとの間であって前記メモリゲートの端部下に空洞が、前記上部酸化膜に隣接して設けられていることを特徴とする半導体装置。 - 前記メモリゲートの側壁に沿うように前記半導体基板の主面上に形成された絶縁膜を更に有し、
前記絶縁膜によって前記空洞が閉じられていることを特徴とする請求項1記載の半導体装置。 - 前記メモリゲートの表面が酸化されて前記窒化膜まで達するように形成された酸化膜を更に有し、
前記酸化膜によって前記空洞が閉じられていることを特徴とする請求項1記載の半導体装置。 - 半導体基板の主面上に形成された下部酸化膜と、
前記下部酸化膜上に形成された窒化膜と、
前記窒化膜上に形成された上部酸化膜と、
前記上部酸化膜上に形成されたメモリゲートとを有し、
前記メモリゲートに電圧を印加することによって前記半導体基板から電荷を前記窒化膜に蓄積するメモリセルを備えた半導体装置であって、
前記窒化膜と前記メモリゲートとの間であって前記メモリゲートの端部下に第1空洞が、前記上部酸化膜に隣接して設けられており、
前記窒化膜と前記半導体基板との間であって前記メモリゲートの端部下に第2空洞が、前記下部酸化膜に隣接して設けられていることを特徴とする半導体装置。 - 前記メモリゲートの側壁に沿うように前記半導体基板の主面上に形成された絶縁膜を更に有し、
前記絶縁膜によって前記第1空洞が閉じられていることを特徴とする請求項4記載の半導体装置。 - 前記メモリゲートの表面が酸化されて前記窒化膜まで達するように形成された第1酸化膜と、
前記半導体基板の表面が酸化されて前記窒化膜まで達するように形成された第2酸化膜とを更に有し、
前記第1酸化膜によって前記第1空洞が閉じられており、
前記第2酸化膜によって前記第2空洞が閉じられていることを特徴とする請求項4記載の半導体装置。 - 半導体基板の主面上にゲート絶縁膜を介して形成されたコントロールゲートと、
一部が前記コントロールゲートの一方の側壁に形成されると共に、他部が前記半導体基板の主面上に形成されたONO膜と、
前記ONO膜の前記一部を介して前記コントロールゲートと電気的に分離されると共に、前記ONO膜の前記他部を介して前記半導体基板と電気的に分離されたメモリゲートとを有するメモリセルを備えた半導体装置であって、
前記ONO膜は、上部酸化膜、窒化膜および下部酸化膜が前記メモリゲート側から順に設けられてなり、
前記窒化膜と前記メモリゲートとの間であって前記メモリゲートの端部下に第1空洞が、前記ONO膜の前記他部の前記上部酸化膜に隣接して設けられており、
前記窒化膜と前記半導体基板との間であって前記メモリゲートの端部下に第2空洞が、前記ONO膜の前記他部の前記下部酸化膜に隣接して設けられていることを特徴とする半導体装置。 - 前記メモリゲートの側壁に沿うように前記半導体基板の主面上に形成された絶縁膜を更に有し、
前記絶縁膜によって前記第1空洞が閉じられていることを特徴とする請求項7記載の半導体装置。 - 前記メモリゲートの表面が酸化されて前記窒化膜まで達するように形成された第1酸化膜と、
前記半導体基板の表面が酸化されて前記窒化膜まで達するように形成された第2酸化膜とを更に有し、
前記第1酸化膜によって前記第1空洞が閉じられており、
前記第2酸化膜によって前記第2空洞が閉じられていることを特徴とする請求項7記載の半導体装置。 - 前記窒化膜と前記メモリゲートとの間であって前記メモリゲートの上部側面に第3空洞が、前記ONO膜の前記一部の前記上部酸化膜に隣接して設けられており、
前記窒化膜と前記コントロールゲートとの間であって前記コントロールゲートの上部側面に第4空洞が、前記ONO膜の前記一部の前記下部酸化膜に隣接して設けられていることを特徴とする請求項7記載の半導体装置。 - 前記コントロールゲートの表面が酸化されて前記窒化膜まで達するように形成された第3酸化膜を更に有し、
前記第1酸化膜によって前記第3空洞が閉じられており、
前記第3酸化膜によって前記第4空洞が閉じられていることを特徴とする請求項10記載の半導体装置。
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