JP4906329B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Description
本発明は、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造等の不揮発性半導体記憶装置と、その製造方法に関するものである。
不揮発性半導体記憶装置の１つとして、ＭＯＮＯＳ構造のものが知られている。
ＭＯＮＯＳ構造では、例えば、基板とゲート電極との間に、ＯＮＯ膜（酸化膜−絶縁膜である窒化膜−酸化膜からなる３積層膜）が設けられている。ＯＮＯ膜中の窒化膜に存在する多量のトラップにより、電荷を捕獲して蓄積することが出来ることから、このトラップに電荷を出し入れすることにより、不揮発性半導体記憶装置として機能させることが出来る。
ＭＯＮＯＳ構造では、例えば、基板とゲート電極との間に、ＯＮＯ膜（酸化膜−絶縁膜である窒化膜−酸化膜からなる３積層膜）が設けられている。ＯＮＯ膜中の窒化膜に存在する多量のトラップにより、電荷を捕獲して蓄積することが出来ることから、このトラップに電荷を出し入れすることにより、不揮発性半導体記憶装置として機能させることが出来る。
電荷の出し入れの方法には、ゲート電極の下、全面にトンネル電流で電子を出し入れすることにより書き込み、消去を行う方法と、ホットキャリアを用いる方法とがある。前者のトンネル電流を用いる方法は、書き換え回数を多くすることができ、高い信頼性が確保できる。これに対し、後者のホットキャリアを用いる方法は、書き込み・消去の動作電圧を低く出来（これにより、製造コストを下げることが出来）、その上、高速にすることが出来る。
このようなＭＯＮＯＳ構造の不揮発性半導体記憶装置に関する技術としては、例えば、次のような文献に記載されるものがあった。
図８（ａ）、（ｂ）は、特許文献１等に記載された従来のＭＯＮＯＳ構造の不揮発性半導体記憶装置を示す概略の構成図であり、同図（ａ）はその模式的な縦断面図、及び同図（ｂ）は同図（ａ）中のメモリセルの等価回路図である。
図８（ａ）に示すように、例えば、Ｐ型シリコン基板１には、情報格納用のメモリセル部２と、このメモリセル部２に対して情報の書き込みや読み出しを行うための周辺回路部３とが形成されている。メモリセル部２には、複数のメモリセル１０−１，１０−２，・・・が形成され、周辺回路部３にも、複数の周辺回路トランジスタ（例えば、Ｎチャネル型ＭＯＳトランジスタ、以下これを「ＮＭＯＳ」という。）２０，・・・が形成されている。
メモリセル１０−１は、シリコン基板１の表面領域に所定間隔隔てて形成された高濃度Ｎ型（Ｎ＋型）不純物層１１からなるソース領域１１Ｓ及びドレイン領域１１Ｄと、このソース領域１１Ｓ及びドレイン領域１１Ｄ間に位置するチャネル形成領域１２と、ソース領域１１Ｓ及びチャネル形成領域１２間に形成された低濃度Ｎ型（Ｎ−型）不純物層１３からなるソース側Ｎ−型領域１３Ｓと、ドレイン領域１１Ｄ及びチャネル形成領域１２間に形成されたＮ−型不純物層１３からなるドレイン側Ｎ−型領域１３Ｄと、チャネル形成領域１２上にゲート酸化膜１４を介して形成されたゲート電極１５と、ソース側Ｎ−型領域１３Ｓ上に形成された電荷蓄積部１６−１と、ドレイン側Ｎ−型領域１３Ｄ上に形成された電荷蓄積部１６−２とにより構成されている。
各電荷蓄積部１６−１，１６−２は、Ｎ−型領域１３Ｓ，１３Ｄ上に形成されたトンネル酸化膜１６ａと、このトンネル酸化膜１６ａ上に形成されたシリコン窒化膜からなる電荷蓄積層１６ｂと、この電荷蓄積層１６ｂ上に形成されたＮＳＧ（Non-doped Si02）膜１６ｃとを有するＯＮＯ積層絶縁膜により構成されている。
周辺回路ＮＭＯＳ２０は、シリコン基板１の表面領域に所定間隔隔てて形成されたＮ＋型不純物層１１からなるソース領域１１Ｓ及びドレイン領域１１Ｄと、このソース領域１１Ｓ及びドレイン領域１１Ｄ間に位置するチャネル形成領域１２と、このチャネル形成領域１２上にゲート酸化膜１４を介して形成されたゲート電極１５とにより構成されている。このＮＭＯＳ２０は、メモリセル１０−１，１０−２，・・・と同一製造工程にて製造されるため、ソース領域１１Ｓ及びチャネル形成領域１２間に形成されたソース側Ｎ−型領域１３Ｓと、ドレイン領域１１Ｄ及びチャネル形成領域１２間に形成されたドレイン側Ｎ−型領域１３Ｄと、ソース側Ｎ−型領域１３Ｓ上に形成された電荷蓄積部１６−１と、ドレイン側Ｎ−型領域１３Ｄ上に形成された電荷蓄積部１６−２とを有している。
メモリセル１０−１，１０−２，・・・、及びＮＭＯＳ２０，・・・上には、ＮＳＧ層３１が堆積されている。ＮＳＧ層３１において、ソース領域１１Ｓ、ドレイン領域１１Ｄ、及びゲート電極１５等の箇所には、コンタクトホールが開けられ、このコンタクトホールにタングステン（Ｗ）３２が充填され、該ＮＳＧ層３１上のメタル配線３３と電気的に接続されている。
図８（ｂ）に示すように、例えば、メモリセル１０−１の等価回路では、ＮＭＯＳ１０Ａを有し、このソース側が、ソース側Ｎ−型領域１３Ｓの可変抵抗器を介してソース領域１１Ｓに接続され、ドレイン側が、ドレイン側Ｎ−型領域１１Ｄの可変抵抗器を介してドレイン領域１１Ｄに接続されている。
このメモリセル１０−１の動作例（１）〜（３）を、以下説明する。
この動作では、１例として、メモリセル１０−１のドレイン領域１１Ｄ側に対して、情報（論理値“１”又は“０”）の記録（書き込みや消去）及び読み出しを行う場合について説明する。ソース領域１１Ｓ側に対して同様の動作を行う場合には、ソース領域１１Ｓ及びドレイン領域１１Ｄ間の電圧を入れ替えて、同様の動作を行うことが出来る。
この動作では、１例として、メモリセル１０−１のドレイン領域１１Ｄ側に対して、情報（論理値“１”又は“０”）の記録（書き込みや消去）及び読み出しを行う場合について説明する。ソース領域１１Ｓ側に対して同様の動作を行う場合には、ソース領域１１Ｓ及びドレイン領域１１Ｄ間の電圧を入れ替えて、同様の動作を行うことが出来る。
（１） 情報の記録（書き込み）
メモリセル１０−１への情報（論理値“１”又は“０”）の書き込み動作を、例えば、以下の方法で行う。ここでは、初期状態を、電荷蓄積部１６−１，１６−２に電荷が蓄積されていない状態（論理値“１”に相当）とし、ドレイン領域１１Ｄ側に、情報としての論理値“０”を書き込む場合について説明する。
メモリセル１０−１への情報（論理値“１”又は“０”）の書き込み動作を、例えば、以下の方法で行う。ここでは、初期状態を、電荷蓄積部１６−１，１６−２に電荷が蓄積されていない状態（論理値“１”に相当）とし、ドレイン領域１１Ｄ側に、情報としての論理値“０”を書き込む場合について説明する。
ドレイン領域１１Ｄ側に、論理値“０”としての情報の書き込みを行う場合、ドレイン領域１１Ｄに正電圧（＋Ｖｄｗ）を印加し、ゲート電極１５に正電圧（＋Ｖｇｗ）を印加し、ソース領域１１Ｓを接地電圧にする。このような書き込み条件によって、ドレイン領域１１Ｄよりも不純物濃度の低いドレイン側Ｎ−型領域１３Ｄ周辺に電界が集中する。よって、ドレイン側Ｎ−型領域１３Ｄで、衝突電離によるホットキャリアであるホットエレクトロン（高エネルギー電子とも称する。）の発生が効率的に集中する。その結果、このホットエレクトロンが、ドレイン側Ｎ−型領域１３Ｄからトンネル酸化膜１６ａのエネルギー障壁を越えて、電荷蓄積部１６−２に選択的に注入されることにより、情報の書き込みを行うことが出来る。
（２） 情報の読み出し
ドレイン領域１１Ｄ側の情報の読み出し動作を、以下の方法で行う。
ソース領域１１Ｓに正電圧（＋Ｖｓｒ）を印加し、ゲート電極１５に正電圧（＋Ｖｇｒ）を印加し、ドレイン領域１１Ｄを接地電圧にする。論理値“０”が書き込まれているドレイン領域１１Ｄ側では、電荷蓄積部１６−２に電荷（電子）が蓄積されているため、ドレイン側Ｎ−型領域１３Ｄの抵抗値が上昇する。その結果、チャネル形成領域１２にキャリアが供給され難い状態となり、充分な電流が流れなくなる。一方、初期状態である、論理値“１”のままである場合には、電荷蓄積部１６−２に電荷が蓄積されていないため、ドレイン側Ｎ−型領域１３Ｄの抵抗値は変動しない。その結果、チャネル形成領域１２にキャリアが供給されて、充分な電流が流れる。このように、ＮＭＯＳ１０Ａを流れる電流値の違いを利用して、論理値“１”又は“０”のどちらが書き込まれているかを確実に判別することが出来る。
ドレイン領域１１Ｄ側の情報の読み出し動作を、以下の方法で行う。
ソース領域１１Ｓに正電圧（＋Ｖｓｒ）を印加し、ゲート電極１５に正電圧（＋Ｖｇｒ）を印加し、ドレイン領域１１Ｄを接地電圧にする。論理値“０”が書き込まれているドレイン領域１１Ｄ側では、電荷蓄積部１６−２に電荷（電子）が蓄積されているため、ドレイン側Ｎ−型領域１３Ｄの抵抗値が上昇する。その結果、チャネル形成領域１２にキャリアが供給され難い状態となり、充分な電流が流れなくなる。一方、初期状態である、論理値“１”のままである場合には、電荷蓄積部１６−２に電荷が蓄積されていないため、ドレイン側Ｎ−型領域１３Ｄの抵抗値は変動しない。その結果、チャネル形成領域１２にキャリアが供給されて、充分な電流が流れる。このように、ＮＭＯＳ１０Ａを流れる電流値の違いを利用して、論理値“１”又は“０”のどちらが書き込まれているかを確実に判別することが出来る。
（３） 情報の記録（消去）
ドレイン領域１１Ｄ側の情報の消去を、以下の方法で行う。
例えば、論理値“０”が書き込まれている、ドレイン領域１１Ｄ側の電荷蓄積部１６−２に対して、この電荷蓄積部１６−２に蓄積されている電荷の中和を目的とする、紫外線の照射や加熱処理（高温雰囲気下での放置を含む。）等を行えば良い。
ドレイン領域１１Ｄ側の情報の消去を、以下の方法で行う。
例えば、論理値“０”が書き込まれている、ドレイン領域１１Ｄ側の電荷蓄積部１６−２に対して、この電荷蓄積部１６−２に蓄積されている電荷の中和を目的とする、紫外線の照射や加熱処理（高温雰囲気下での放置を含む。）等を行えば良い。
以上のように、メモリセル１０−１によれば、情報の書き込みを行うに当たり、電圧が印加されたソース領域１１Ｓ又はドレイン領域１１Ｄよりも不純物濃度の低いＮ−型領域１３Ｓ、１３Ｄの周辺に、電界を集中させることが出来るので、ホットキャリアである電荷の発生をＮ−型領域１３Ｓ，１３Ｄに効率的に集中させることが出来る。その結果、Ｎ−型領域１３Ｓ，１３Ｄから電荷蓄積部１６−１，１６−２に、電荷を選択的に注入することができる。電荷蓄積部１６−１，１６−２に電荷を蓄積して保持させることにより、情報（論理値“０”又は“１”）の書き込みを効率良く行うことが出来る。
一方、情報の読み出しを、電荷蓄積部１６−１，１６−２が蓄積する電荷の有無に応じて変動するＮ−型領域１３Ｓ，１３Ｄの抵抗値の違いを利用して行うことが出来る。つまり、情報の書き込みによって電荷蓄積部１６−１，１６−２が帯電している場合には、Ｎ−型領域１３Ｓ，１３Ｄの抵抗値の上昇によりキャリアが供給され難い状態となり、充分に電流が流れない。これとは逆に、電荷蓄積部１６−１，１６−２が帯電していない場合には、Ｎ−型領域１３Ｓ，１３Ｄの抵抗値が変動しないためキャリアが供給され、充分な電流が流れる。この違いを利用して、論理値“０”又は“１”を確実に判別することができる。
このように、不揮発性半導体記憶装置を、情報の効率的な書き込み及び読み出しに寄与するＮ−型領域１３Ｓ，１３Ｄと、電荷を蓄積可能な電荷蓄積部１６−１，１６−２とを組み合わせた単純な構造で実現出来るので、低コスト化が図れる。
このような不揮発性半導体記憶装置における従来の製造方法では、リソグラフィ技術で使用するマスクや製造工程数等を減らして製造工程を簡易化するために、メモリセル部２及び周辺回路部３共に同じ構造になるような工程で製造される。
しかしながら、従来の不揮発性半導体記憶装置及びその製造方法では、メモリセル部２におけるメモリセルトランジスタ（ＮＭＯＳ１０Ａ）と、周辺回路部３における周辺回路トランジスタ（ＮＭＯＳ２０）とに、同じ構造を用いているので、周辺回路トランジスタにも電荷が注入されてホットキャリア特性が劣化する。例えば、周辺回路部３におけるＮＭＯＳ２０のソース領域１１Ｓからドレイン領域１１Ｄに向かって走行してきた電子は、ドレイン側Ｎ−型領域１３Ｄの近傍の高電界により衝突電離やアバランシェ増倍を起こし、電子一正孔対が生成される。この際、電子と正孔の一部（ホットなもの）が、トンネル酸化膜１６ａを通ってゲート電極側壁の電荷蓄積層１６ｂに注入され、ホットキャリア特性が劣化するいう課題があった。
本発明の内の請求項１に係る発明の不揮発性半導体記憶装置は、メモリセルトランジスタを複数個備えたメモリセル部と、周辺回路トランジスタを複数個備え、前記メモリセル部に対する記憶動作を制御する周辺回路部と、を有している。
前記メモリセルトランジスタは、基板上に形成された第１のゲート電極と、前記基板の表面領域であって前記第１のゲート電極を挟む位置に形成された一対の第１の高濃度不純物層と、前記基板の表面領域であって前記第１のゲート電極下の第１の領域から第１の幅を隔てた前記各第１の高濃度不純物層に渡ってそれぞれ形成された第１の低濃度不純物層と、前記第１の低濃度不純物層上に形成されると共に前記第１のゲート電極の側壁に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された絶縁性の第１の電荷蓄積層と、前記第１の電荷蓄積層上に形成された第１のサイドウオールと、前記第１のサイドウオールの側壁に形成された第３のサイドウオールと、を有している。
前記周辺回路トランジスタは、前記メモリセル部の近傍であって前記基板上に形成された第２のゲート電極と、前記基板の表面領域であって前記第２のゲート電極を挟む位置に形成された一対の第２の高濃度不純物層と、前記基板の表面領域であって前記第２のゲート電極下の第２の領域から前記第１の幅よりも大きな第２の幅を隔てた前記各第２の高濃度不純物層に渡ってそれぞれ形成された第２の低濃度不純物層と、前記第２の低濃度不純物層上に形成されると共に前記第２のゲート電極の側壁に形成され、前記第１の絶縁膜と同一構成の第２の絶縁膜と、前記第２の絶縁膜上に形成され、前記第１の電荷蓄積層と同一構成の第２の電荷蓄積層と、前記第２の電荷蓄積層上に形成され、前記第１のサイドウオールと同一構成の第２のサイドウオールと、前記第２のサイドウオールの側壁に形成され、前記第３のサイドウオールと同一構成の第４のサイドウオールと、を有している。
前記メモリセルトランジスタは、基板上に形成された第１のゲート電極と、前記基板の表面領域であって前記第１のゲート電極を挟む位置に形成された一対の第１の高濃度不純物層と、前記基板の表面領域であって前記第１のゲート電極下の第１の領域から第１の幅を隔てた前記各第１の高濃度不純物層に渡ってそれぞれ形成された第１の低濃度不純物層と、前記第１の低濃度不純物層上に形成されると共に前記第１のゲート電極の側壁に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された絶縁性の第１の電荷蓄積層と、前記第１の電荷蓄積層上に形成された第１のサイドウオールと、前記第１のサイドウオールの側壁に形成された第３のサイドウオールと、を有している。
前記周辺回路トランジスタは、前記メモリセル部の近傍であって前記基板上に形成された第２のゲート電極と、前記基板の表面領域であって前記第２のゲート電極を挟む位置に形成された一対の第２の高濃度不純物層と、前記基板の表面領域であって前記第２のゲート電極下の第２の領域から前記第１の幅よりも大きな第２の幅を隔てた前記各第２の高濃度不純物層に渡ってそれぞれ形成された第２の低濃度不純物層と、前記第２の低濃度不純物層上に形成されると共に前記第２のゲート電極の側壁に形成され、前記第１の絶縁膜と同一構成の第２の絶縁膜と、前記第２の絶縁膜上に形成され、前記第１の電荷蓄積層と同一構成の第２の電荷蓄積層と、前記第２の電荷蓄積層上に形成され、前記第１のサイドウオールと同一構成の第２のサイドウオールと、前記第２のサイドウオールの側壁に形成され、前記第３のサイドウオールと同一構成の第４のサイドウオールと、を有している。
請求項２に係る発明の不揮発牲半導体記憶装置の製造方法は、メモリセルトランジスタの第１のゲート電極と周辺回路トランジスタの第２のゲート電極とを基板上に形成する工程と、前記第１のゲート電極の第１の側壁及び前記第１の側壁の周囲に絶縁膜を形成すると共に、前記第２のゲート電極の第２の側壁及び前記第２の側壁の周囲に前記絶縁膜を形成する工程と、前記絶縁膜で被覆された前記第１及び第２のゲート電極をマスクにして、低濃度不純物イオンを前記基板に注入して前記第１のゲート電極の周辺に第１の低濃度不純物層を形成すると共に、前記第２のゲート電極の周辺に第２の低濃度不純物層を形成する工程と、前記第１のゲート電極の前記絶縁膜上に絶縁性の第１の電荷蓄積層を形成して前記第１の電荷蓄積層上に第１のサイドウオールを形成すると共に、前記第２のゲート電極の前記絶縁膜上に絶縁性の第２の電荷蓄積層を形成して前記第２の電荷蓄積層上に第２のサイドウオールを形成する工程と、を有している。
更に、請求項２に係る発明の不揮発性半導体記憶装置の製造方法は、前記第２のサイドウオールが形成された前記第２のゲート電極と前記第２のゲート電極周辺の前記低濃度不純物層とを保護膜で遮蔽し、前記第１のサイドウオールが形成された第１のゲート電極をマスクにして、高濃度不純物イオンを前記基板に注入して第１の高濃度不純物層を形成し、前記第１の高濃度不純物層により、前記第１のゲート電極下の第１の領域から第１の幅を隔てた前記第１のサイドウオールに渡って前記第１の低濃度不純物層を残す工程と、前記第１のサイドウオールの側壁に第３のサイドウオールを形成すると共に、前記第２のサイドウオールの側壁に第４のサイドウオールを形成し、前記第３のサイドウオールが形成された前記第１のゲート電極と前記第１のゲート電極周辺の前記第１の高濃度不純物層とを保護膜で遮蔽すると共に、前記第４のサイドウオールが形成された第２のゲート電極をマスクにして、高濃度不純物イオンを前記基板に注入して第２の高濃度不純物層を形成し、前記第２の高濃度不純物層により、前記第２のゲート電極下の第２の領域から第２の幅を隔てた前記第４のサイドウオールに渡って第２の低濃度不純物層を残すことにより、前記第１の低濃度不純物層の前記第１の幅よりも、前記第２の低濃度不純物層の前記第２の幅を大きく設定する工程と、を有している。
更に、請求項２に係る発明の不揮発性半導体記憶装置の製造方法は、前記第２のサイドウオールが形成された前記第２のゲート電極と前記第２のゲート電極周辺の前記低濃度不純物層とを保護膜で遮蔽し、前記第１のサイドウオールが形成された第１のゲート電極をマスクにして、高濃度不純物イオンを前記基板に注入して第１の高濃度不純物層を形成し、前記第１の高濃度不純物層により、前記第１のゲート電極下の第１の領域から第１の幅を隔てた前記第１のサイドウオールに渡って前記第１の低濃度不純物層を残す工程と、前記第１のサイドウオールの側壁に第３のサイドウオールを形成すると共に、前記第２のサイドウオールの側壁に第４のサイドウオールを形成し、前記第３のサイドウオールが形成された前記第１のゲート電極と前記第１のゲート電極周辺の前記第１の高濃度不純物層とを保護膜で遮蔽すると共に、前記第４のサイドウオールが形成された第２のゲート電極をマスクにして、高濃度不純物イオンを前記基板に注入して第２の高濃度不純物層を形成し、前記第２の高濃度不純物層により、前記第２のゲート電極下の第２の領域から第２の幅を隔てた前記第４のサイドウオールに渡って第２の低濃度不純物層を残すことにより、前記第１の低濃度不純物層の前記第１の幅よりも、前記第２の低濃度不純物層の前記第２の幅を大きく設定する工程と、を有している。
請求項１、２に係る発明によれば、メモリセルトランジスタにおける低濃度不純物層の幅よりも、周辺回路トランジスタにおける低濃度不純物層の幅を大きくして、周辺回路トランジスタに電荷注入が起きない構造にしたので、周辺回路トランジスタの電荷注入を防止でき、周辺回路トランジスタのホットキヤリア特性が向上する。
本発明を実施するための最良の形態として、以下、本発明の実施例を説明する。
（実施例１の構成）
図１（ａ）、（ｂ）は、本発明の実施例１を示すＭＯＮＯＳ構造の不揮発性半導体記憶装置の概略の構成図であり、同図（ａ）はその模式的な縦断面図、及び同図（ｂ）は同図（ａ）中のメモリセルの等価回路図である。
図１（ａ）、（ｂ）は、本発明の実施例１を示すＭＯＮＯＳ構造の不揮発性半導体記憶装置の概略の構成図であり、同図（ａ）はその模式的な縦断面図、及び同図（ｂ）は同図（ａ）中のメモリセルの等価回路図である。
図１（ａ）に示すように、本実施例１におけるＭＯＮＯＳ構造の不揮発性半導体記憶装置では、例えば、Ｐ型シリコン基板４１の表面領域に、情報格納用のメモリセル部４２と、このメモリセル部４２に対して情報の書き込みや読み出しを行うための周辺回路部４３とが形成されている。メモリセル部４２には、複数のメモリセル５０−１，５０−２，・・・が形成され、周辺回路部４３にも、複数の周辺回路トランジスタ（例えば、ＮＭＯＳ）６０，・・・が形成されている。
本実施例１の不揮発性半導体記憶装置が従来の不揮発性半導体記憶装置と基本的に異なる点は、メモリセル部４２におけるメモリセル５０−１，５０−２，・・・は電荷蓄積層が存在する構造であるが、周辺回路トランジスタには電荷蓄積層が存在しない構造にしている点が異なる。
各メモリセル５０−１，５０−２，・・・は、同一の構成である。例えば、メモリセル５０−１は、シリコン基板４１の表面領域に所定間隔隔てて形成された第１の高濃度不純物層（例えば、Ｎ＋型不純物層）５１からなるソース領域５１Ｓ及びドレイン領域５１Ｄと、このソース領域５１Ｓ及びドレイン領域５１Ｄ間に位置するチャネル形成領域５２と、ソース領域５１Ｓ及びチャネル形成領域５２間に形成された第１の低濃度不純物層（例えば、Ｎ−型不純物層）５３からなるソース側Ｎ−型領域５３Ｓと、ドレイン領域５１Ｄ及びチャネル形成領域５２間に形成された第１の低濃度不純物層（例えば、Ｎ−型不純物層）５３からなるドレイン側Ｎ−型領域５３Ｄと、チャネル形成領域５２上にゲート絶縁膜（例えば、ゲート酸化膜）５４を介して形成されたポリシリコン等からなる第１のゲート電極５５と、ソース側Ｎ−型領域５３Ｓ上に形成された電荷蓄積部５６−１と、ドレイン側Ｎ−型領域５３Ｄ上に形成された電荷蓄積部５６−２とにより構成されている。
Ｎ−型領域５３Ｓ，５３Ｄは、電荷蓄積部５６−１，５６−２へ電荷を選択的に注入するために、該Ｎ−型領域５３Ｓ，５３Ｄ周辺に電界を集中させるための領域である。この領域を設けることにより、ホットキャリアの発生をＮ−型領域５３Ｓ，５３Ｄに集中させることが出来る。各電荷蓄積部５６−１，５６−２は、Ｎ−型領域５３Ｓ，５３Ｄ上に形成された第１の絶縁膜（例えば、トンネル酸化膜）５６ａと、このトンネル酸化膜５６ａ上に形成されたシリコン窒化膜（SiN）からなる第１の電荷蓄積層５６ｂと、この電荷蓄積層５６ｂ上に形成された第１のサイドウオール（例えば、ＮＳＧ膜）５６ｃとを有するＯＮＯ積層絶縁膜により構成されている。
周辺回路ＮＭＯＳ６０は、シリコン基板４１の表面領域に所定間隔隔てて形成された第２の高濃度不純物層（例えば、Ｎ＋型不純物層）５１からなるソース領域５１Ｓ及びドレイン領域５１Ｄと、このソース領域５１Ｓ及びドレイン領域５１Ｄ間に位置するチャネル形成領域５２と、このチャネル形成領域５２上にゲート酸化膜５４を介して形成された第２のゲート電極５５とにより構成されている。このＮＭＯＳ６０は、メモリセル５０−１，５０−２，・・・とほぼ同一の製造工程にて製造されるため、ソース領域５１Ｓ及びチャネル形成領域５２間に形成されたソース側の第２の低濃度不純物層（例えば、Ｎ − 型領域）５３Ｓと、ドレイン領域５１Ｄ及びチャネル形成領域５２間に形成されたドレイン側の第２の低濃度不純物層（例えば、Ｎ−型領域）５３Ｄと、Ｎ−型領域５３Ｓ，５３Ｄ上に形成された第２の絶縁膜（例えば、トンネル酸化膜）５６ａ及び第２のサイドウオール（例えば、ＮＳＧ膜）５６ｃとを有しているが、第２の電荷蓄積層５６ｂは設けられていない。
メモリセル５０−１，５０−２，・・・、及びＮＭＯＳ６０，・・・上には、絶縁層（例えば、ＮＳＧ層）７１が堆積されている。ＮＳＧ層７１において、ソース領域５１Ｓ、ドレイン領域５１Ｄ、及びゲート電極５５等の箇所には、コンタクトホールが開けられ、このコンタクトホールに例えばタングステン（Ｗ）７２が充填され、該ＮＳＧ層７１上のメタル配線７３と電気的に接続されている。
図１（ｂ）に示すように、例えば、メモリセル５０−１の等価回路では、ＮＭＯＳ５０Ａを有し、このソース側が、ソース側Ｎ−型領域５３Ｓの可変抵抗器を介してソース領域５１Ｓに接続され、ドレイン領域５１Ｄが、ドレイン側Ｎ−型領域５３Ｄの可変抵抗器を介してドレイン領域５１Ｄに接続されている。
このメモリセル５０−１では、従来とほぼ同様に、情報の記録（書き込み）、情報の読み出し、及び情報の記録（消去）が行える。
（実施例１の製造方法）
図２−１及び図２−２は、図１の不揮発性半導体記憶装置における製造方法例を示す製造工程図である。
図２−１及び図２−２は、図１の不揮発性半導体記憶装置における製造方法例を示す製造工程図である。
本実施例１の不揮発性半導体記憶装置では、例えば、下記の製造工程（１）〜（６）により製造される。
製造工程（１）：
Ｐ型シリコン基板４１上にゲート酸化膜（SiO2）５４を形成し、ポリシリコン（PolySi）膜を堆積する。この上にレジスト膜を形成し、リソグラフィ技術を用いて、ポリシリコン膜からゲート電極５５のパターン形成を行う。ドライエッチングを用いて、ポリシリコン膜のエッチングを行い、ゲート電極５５の形成を行う。アッシング技術とウエット（wet）洗浄により、レジストを除去する。
Ｐ型シリコン基板４１上にゲート酸化膜（SiO2）５４を形成し、ポリシリコン（PolySi）膜を堆積する。この上にレジスト膜を形成し、リソグラフィ技術を用いて、ポリシリコン膜からゲート電極５５のパターン形成を行う。ドライエッチングを用いて、ポリシリコン膜のエッチングを行い、ゲート電極５５の形成を行う。アッシング技術とウエット（wet）洗浄により、レジストを除去する。
製造工程（２）：
ゲート電極５５をマスクにしてこの周囲のゲート酸化膜５４を除去した後、熱酸化法によりトンネル酸化膜５６ａを形成する。トンネル酸化膜５６ａで被覆されたゲート電極５５をマスクにして、イオン打ち込み法（インプラ法）により、Ｎ−型不純物のイオンをシリコン基板４１に注入し、Ｎ−型不純物層５３を形成する。注入条件は、例えば、批素（Ａｓ）をle13（ions/cm・2）程度注入する。
ゲート電極５５をマスクにしてこの周囲のゲート酸化膜５４を除去した後、熱酸化法によりトンネル酸化膜５６ａを形成する。トンネル酸化膜５６ａで被覆されたゲート電極５５をマスクにして、イオン打ち込み法（インプラ法）により、Ｎ−型不純物のイオンをシリコン基板４１に注入し、Ｎ−型不純物層５３を形成する。注入条件は、例えば、批素（Ａｓ）をle13（ions/cm・2）程度注入する。
製造工程（３）：
ＣＶＤ法により、全面に電荷蓄積層５６ｂ用の窒化シリコン膜（SiN）を堆積する。全面にレジスト膜を形成し、リソグラフィ技術を用いて、メモリセル部４２上にレジスト膜の保護パターン５６ｂ−１を形成する。等方性プラズマエッチング技術（例えば、Chemical Dry Etching）を用い、保護パターン５６ｂ−１をマスクにして電荷蓄積層５６ｂ用の窒化シリコン膜を除去する。
ＣＶＤ法により、全面に電荷蓄積層５６ｂ用の窒化シリコン膜（SiN）を堆積する。全面にレジスト膜を形成し、リソグラフィ技術を用いて、メモリセル部４２上にレジスト膜の保護パターン５６ｂ−１を形成する。等方性プラズマエッチング技術（例えば、Chemical Dry Etching）を用い、保護パターン５６ｂ−１をマスクにして電荷蓄積層５６ｂ用の窒化シリコン膜を除去する。
製造工程（４）：
アッシング技術及びウェット洗浄により、レジスト膜からなる保護パターン５６ｂ−１を除去する。ＣＶＤ法により、全面にＮＳＧ膜５６ｃ−１を堆積する。
アッシング技術及びウェット洗浄により、レジスト膜からなる保護パターン５６ｂ−１を除去する。ＣＶＤ法により、全面にＮＳＧ膜５６ｃ−１を堆積する。
製造工程（５）：
ドライエッチング技術により、ＮＳＧ膜５６ｃ−１を全面エッチングしてサイドウォール（ＳＷ）のＮＳＧ膜５６ｃを形成する。ゲート電極５５及びＮＳＧ膜５６ｃをマスクにして、イオン打ち込み法により、Ｎ＋型不純物のイオンをシリコン基板４１に注入し、Ｎ＋型不純物層５１を形成する。注入条件は、例えば、批素を1e15(ions/cm-2)程度注入する。
ドライエッチング技術により、ＮＳＧ膜５６ｃ−１を全面エッチングしてサイドウォール（ＳＷ）のＮＳＧ膜５６ｃを形成する。ゲート電極５５及びＮＳＧ膜５６ｃをマスクにして、イオン打ち込み法により、Ｎ＋型不純物のイオンをシリコン基板４１に注入し、Ｎ＋型不純物層５１を形成する。注入条件は、例えば、批素を1e15(ions/cm-2)程度注入する。
製造工程（６）：
ＣＶＤ法により、全面にＮＳＧ層７１を堆積する。レジスト膜を形成し、リソグラフィ技術により、ＮＳＧ層７１に対してコンタクトホール７１ａのパターン形成を行う。ドライエッチング技術により、ＮＳＧ層７１のエッチングを行い、コンタクトホール７１ａのパターン形成を行う。アッシング技術及びウェット洗浄により、レジストを除去する。ＣＶＤ法により、タングステン（Ｗ）／窒化チタン（TiN）を堆積する。ＣＭＰ（Chemical Mechanikal Polishing）法又はエッチバック法により、タングステン７２でコンタクトホール７１ａの埋め込みを行う。
ＣＶＤ法により、全面にＮＳＧ層７１を堆積する。レジスト膜を形成し、リソグラフィ技術により、ＮＳＧ層７１に対してコンタクトホール７１ａのパターン形成を行う。ドライエッチング技術により、ＮＳＧ層７１のエッチングを行い、コンタクトホール７１ａのパターン形成を行う。アッシング技術及びウェット洗浄により、レジストを除去する。ＣＶＤ法により、タングステン（Ｗ）／窒化チタン（TiN）を堆積する。ＣＭＰ（Chemical Mechanikal Polishing）法又はエッチバック法により、タングステン７２でコンタクトホール７１ａの埋め込みを行う。
スパッタ法により、配線用のアルミニュウム／窒化チタンを堆積する。レジスト膜を形成し、リソグラフィ技術により、メタル配線７３のパターン形成を行う。ドライエッチング技術により、アルミニュウム／窒化チタンのメタルエッチングを行い、メタル配線７３のパターン形成を行う。その後、アッシング技術及びウェット洗浄により、レジスト膜を除去する等すれば、製造工程が終了する。
（実施例の効果）
本実施例１によれば、次の（Ａ）、（Ｂ）のような効果がある。
本実施例１によれば、次の（Ａ）、（Ｂ）のような効果がある。
（Ａ） メモリセル５０−１，５０−２，・・・は電荷蓄積層５６ｂが存在する構造で、周辺回路トランジスタ（ＮＭＯＳ６０等）には電荷蓄積層５６ｂが存在しない構造を用いることにより、周辺回路トランジスタの電荷注入を防止出来、周辺回路トランジスタのホットキヤリア特性が向上する。
（Ｂ） 図３は、図１の実施例１と従来のホットキャリア特性の比較データを示す図である。この図３のグラフの横軸は時間（例えば、1.0E+1は１０sec、1.0E+2は１００secと指数表示されている。）、縦軸は漏れによるドレイン・ソース電流である。ストレス条件は、ドレイン電圧ＶＤ＝３．６Ｖ、ゲート電圧ＶＧ＝３．６Ｖ、ソース電圧＝０Ｖ、基板電圧ＶＤ＝０Ｖであり、測定条件は、ドレイン電圧＝３Ｖ、ゲート電圧ＶＧ＝３Ｖ、ソース電圧ＶＳ＝０Ｖである。
基板電圧ＶＢ＝０Ｖとした場合の本実施例１を用いることにより、従来よりもホットキヤリ特牲が向上していることが分かる。
（実施例２の構成）
図４は、本発明の実施例２を示すＭＯＮＯＳ構造の不揮発性半導体記憶装置の模式的な縦断面図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
図４は、本発明の実施例２を示すＭＯＮＯＳ構造の不揮発性半導体記憶装置の模式的な縦断面図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
本実施例２におけるＭＯＮＯＳ構造の不揮発性半導体記憶装置は、実施例１と同様に、Ｐ型シリコン基板４１の表面領域に、情報格納用のメモリセル部４２と、このメモリセル部４２に対して情報の書き込みや読み出しを行うための周辺回路部４３とが形成されている。メモリセル部４２には、複数のメモリセル５０−１，５０−２，・・・が形成され、周辺回路部４３にも、複数の周辺回路トランジスタ（例えば、ＮＭＯＳ）６０Ａ，・・・が形成されている。
本実施例２の不揮発性半導体記憶装置では、メモリセル５０−１，５０−２，・・と周辺回路トランジスタ（例えば、ＮＭＯＳ６０Ａ）のゲート電極５５側壁に位置するＮＳＧ膜５６ｃからなるサイドウォールスペーサの電荷蓄積層５６ｂ下部に存在するトンネル酸化膜５６ａ，５６Ａの膜厚を変えて、周辺回路トランジスタに電荷注入が起きない構造にしている点が、実施例１の構造と異なる。即ち、メモリセル５０−１，５０−２，・・側の電荷蓄積層５６ｂ下部に存在するトンネル酸化膜５６ａの膜厚に比べて、周辺回路トランジスタ（例えば、ＮＭ０Ｓ６０Ａ）側の電荷蓄積層５６ｂ下部に存在するトンネル酸化膜５６Ａの膜厚を大きくして、電荷注入を抑制している。
この理由は、例えば、周辺回路ＮＭＯＳ６０Ａにおいて、電荷蓄積層５６ｂに電子を注入するには、ドレイン側Ｎ−型領域５３Ｄの近傍で発生した（ホットな）電子を用いて、電荷蓄積層５６ｂ下部に存在するトンネル酸化膜５６Ａをトンネリング（トンネル電流として透過）しなければ、注入されない。トンネル電流はFowler-Noldheime電流で表され、トンネル酸化膜５６Ａの膜厚に対し、指数関数で依存する。そのため、トンネル酸化膜５６Ａの膜厚が厚くなると、トンネル電流が急激に減少し、電子が注入しずらくなるからである。
その他の構成は、実施例１と同様である。
（実施例２の製造方法）
図５−１及び図５−２は、図４の不揮発性半導体記憶装置における製造方法例を示す製造工程図であり、実施例１の製造工程を示す図２−１、図２−２中の要素と共通の要素には共通の符号が付されている。
図５−１及び図５−２は、図４の不揮発性半導体記憶装置における製造方法例を示す製造工程図であり、実施例１の製造工程を示す図２−１、図２−２中の要素と共通の要素には共通の符号が付されている。
本実施例２の不揮発性半導体記憶装置では、例えば、下記の製造工程（１）〜（７）により製造される。
製造工程（１）：
実施例１と同様に、Ｐ型シリコン基板４１上にゲート酸化膜５４を形成し、ポリシリコン膜を堆積する。この上にレジスト膜を形成し、リソグラフィ技術を用いて、ポリシリコン膜からゲート電極５５のパターン形成を行う。ドライエッチングを用いて、ポリシリコン膜のエッチングを行い、ゲー ト電極５５の形成を行う。アッシング技術とウエット洗浄により、レジストを除去する。
実施例１と同様に、Ｐ型シリコン基板４１上にゲート酸化膜５４を形成し、ポリシリコン膜を堆積する。この上にレジスト膜を形成し、リソグラフィ技術を用いて、ポリシリコン膜からゲート電極５５のパターン形成を行う。ドライエッチングを用いて、ポリシリコン膜のエッチングを行い、ゲー ト電極５５の形成を行う。アッシング技術とウエット洗浄により、レジストを除去する。
製造工程（２）：
ゲート電極５５をマスクにしてこの周囲のゲート酸化膜５４を除去した後、熱酸化法により第１トンネル酸化膜５６ａ−１を形成する。第１トンネル酸化膜５６ａ−１で被覆されたゲート電極５５をマスクにして、イオン打ち込み法により、Ｎ−型不純物のイオンをシリコン基板４１に注入し、Ｎ−型不純物層５３を形成する。注入条件は、例えば、批素をle13（ions/cm・2 ）程度注入する。
ゲート電極５５をマスクにしてこの周囲のゲート酸化膜５４を除去した後、熱酸化法により第１トンネル酸化膜５６ａ−１を形成する。第１トンネル酸化膜５６ａ−１で被覆されたゲート電極５５をマスクにして、イオン打ち込み法により、Ｎ−型不純物のイオンをシリコン基板４１に注入し、Ｎ−型不純物層５３を形成する。注入条件は、例えば、批素をle13（ions/cm・2 ）程度注入する。
製造工程（３）：
全面にレジスト膜を形成し、リソグラフィ技術を用いて、周辺回路部４３を覆うレジスト膜からなる保護パターン５６ｂ−２を形成する。ウェットエッチング技術を用い、保護パターン５６ｂ−２をマスクにして、メモリセル部４２の第１トンネル酸化膜５６ａ−１を除去する。
全面にレジスト膜を形成し、リソグラフィ技術を用いて、周辺回路部４３を覆うレジスト膜からなる保護パターン５６ｂ−２を形成する。ウェットエッチング技術を用い、保護パターン５６ｂ−２をマスクにして、メモリセル部４２の第１トンネル酸化膜５６ａ−１を除去する。
製造工程（４）：
アッシング技術及びウエット洗浄により、レジスト膜からなる保護パターン５６ｂ−２を除去する。熱酸化法により、全面に第２トンネル酸化膜５６ａを形成する。
アッシング技術及びウエット洗浄により、レジスト膜からなる保護パターン５６ｂ−２を除去する。熱酸化法により、全面に第２トンネル酸化膜５６ａを形成する。
製造工程（５）：
ＣＶＤ法によりSiN膜５６ｂを堆積した後、ＣＶＤ法によりＮＳＧ膜５６ｃ−１を堆積する。
ＣＶＤ法によりSiN膜５６ｂを堆積した後、ＣＶＤ法によりＮＳＧ膜５６ｃ−１を堆積する。
製造工程（６）：
ドライエッチング技術により、ＮＳＧ膜５６ｃ−１を全面エッチングしてサイドウォールのＮＳＧ膜５６ｃを形成する。ゲート電極５５及びＮＳＧ膜５６ｃをマスクにして、イオン打ち込み法により、Ｎ＋型不純物のイオンをシリコン基板４１に注入し、Ｎ＋型不純物層５１を形成する。注入条件は、例えば、批素を1e15(ions/cm-2)程度注入する。
ドライエッチング技術により、ＮＳＧ膜５６ｃ−１を全面エッチングしてサイドウォールのＮＳＧ膜５６ｃを形成する。ゲート電極５５及びＮＳＧ膜５６ｃをマスクにして、イオン打ち込み法により、Ｎ＋型不純物のイオンをシリコン基板４１に注入し、Ｎ＋型不純物層５１を形成する。注入条件は、例えば、批素を1e15(ions/cm-2)程度注入する。
製造工程（７）：
実施例１とほぼ同様に、ＣＶＤ法により、全面にＮＳＧ層７１を堆積する。レジスト膜を形成し、リソグラフィ技術により、ＮＳＧ層７１に対してコンタクトホール７１ａのパターン形成を行う。ドライエッチング技術により、ＮＳＧ層７１のエッチングを行い、コンタクトホール７１ａのパターン形成を行う。アッシング技術及びウェット洗浄により、レジスト膜を除去する。ＣＶＤ法により、タングステン／窒化チタンを堆積する。ＣＭＰ法又はエッチバック法により、タングステン７２でコンタクトホール７１ａの埋め込みを行う。
実施例１とほぼ同様に、ＣＶＤ法により、全面にＮＳＧ層７１を堆積する。レジスト膜を形成し、リソグラフィ技術により、ＮＳＧ層７１に対してコンタクトホール７１ａのパターン形成を行う。ドライエッチング技術により、ＮＳＧ層７１のエッチングを行い、コンタクトホール７１ａのパターン形成を行う。アッシング技術及びウェット洗浄により、レジスト膜を除去する。ＣＶＤ法により、タングステン／窒化チタンを堆積する。ＣＭＰ法又はエッチバック法により、タングステン７２でコンタクトホール７１ａの埋め込みを行う。
スパッタ法により、配線用のアルミニュウム／窒化チタンを堆積する。レジスト膜を形成し、リソグラフィ技術により、メタル配線７３のパターン形成を行う。ドライエッチング技術により、アルミニュウム／窒化チタンのメタルエッチングを行い、メタル配線７３のパターン形成を行う。その後、アッシング技術及びウェット洗浄により、レジスト膜を除去する等すれば、製造工程が終了する。
（実施例２の効果）
本実施例２によれば、メモリセル５０−１，５０−２，・・と周辺回路トランジスタ（例えば、ＮＭＯＳ６０Ａ）のゲート電極５５側壁に位置するＮＳＧ膜５６ｃからなるサイドウォールスペーサの電荷蓄積層５６ｂ下部に存在するトンネル酸化膜５６ａ，５６Ａの膜厚を変化させて形成することにより、周辺回路トランジスタの電荷注入を防止でき、周辺回路トランジスタのホットキヤリア特性が向上する。
本実施例２によれば、メモリセル５０−１，５０−２，・・と周辺回路トランジスタ（例えば、ＮＭＯＳ６０Ａ）のゲート電極５５側壁に位置するＮＳＧ膜５６ｃからなるサイドウォールスペーサの電荷蓄積層５６ｂ下部に存在するトンネル酸化膜５６ａ，５６Ａの膜厚を変化させて形成することにより、周辺回路トランジスタの電荷注入を防止でき、周辺回路トランジスタのホットキヤリア特性が向上する。
（実施例３の構成）
図６は、本発明の実施例３を示すＭＯＮＯＳ構造の不揮発性半導体記憶装置の模式的な縦断面図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
図６は、本発明の実施例３を示すＭＯＮＯＳ構造の不揮発性半導体記憶装置の模式的な縦断面図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
本実施例３におけるＭＯＮＯＳ構造の不揮発性半導体記憶装置は、実施例１と同様に、Ｐ型シリコン基板４１の表面領域に、情報格納用のメモリセル部４２と、このメモリセル部４２に対して情報の書き込みや読み出しを行うための周辺回路部４３とが形成されている。メモリセル部４２には、複数のメモリセル５０−１Ｂ，５０−２Ｂ，・・・が形成され、周辺回路部４３にも、複数の周辺回路トランジスタ（例えば、ＮＭＯＳ）６０Ｂ，・・・が形成されている。
本実施３の不揮発性半導体記憶装置では、メモリセル５０−１Ｂ，５０−２Ｂ，・・と周辺回路トランジスタ（例えば、ＮＭＯＳ６０Ｂ）の電荷蓄積部５６−１，５６−２の側壁に、ＮＳＧ膜５６ｄからなるサイドウオールを形成し、メモリセル５０−１Ｂ，５０−２Ｂ，・・と周辺回路ＮＭＯＳ６０ＢのＮ−型領域５３Ｓ，５３Ｄの寸法を変化させて、周辺回路ＮＭＯＳ６０Ｂに電荷注入が起きない構造にしている点が、実施例１の構造と異なる。即ち、メモリセル５０−１Ｂ，５０−２Ｂ，・・側のＮ−型領域５３Ｓ，５３Ｄの幅に比べて、周辺回路ＮＭ０Ｓ６０Ｂ側のＮ−型領域５３Ｓ，５３Ｄの幅を大きくして、周辺回路ＮＭＯＳ６０Ｂに対する電荷注入を抑制している。
この理由は、Ｎ−型領域５３Ｓ，５３Ｄはドレイン近傍の電界を下げるために設けられたものであり、Ｎ−型領域５３Ｓ，５３Ｄの幅が大きくなるとドレイン近傍の電界が小さくなる。ドレイン近傍の電界が小さくなると、ホットな電子や正孔の発生率が低下し、電荷蓄積層１６ｂの電子注入率が低下し、ホットキャリア特性も向上するからである。
その他の構成は、実施例１と同様である。
（実施例３の製造方法）
図７−１及び図７−２は、図６の不揮発性半導体記憶装置における製造方法例を示す製造工程図であり、実施例１の製造工程を示す図２−１、図２−２中の要素と共通の要素には共通の符号が付されている。
図７−１及び図７−２は、図６の不揮発性半導体記憶装置における製造方法例を示す製造工程図であり、実施例１の製造工程を示す図２−１、図２−２中の要素と共通の要素には共通の符号が付されている。
本実施例３の不揮発性半導体記憶装置では、例えば、下記の製造工程（１）〜（７）により製造される。
製造工程（１）：
実施例１と同様に、Ｐ型シリコン基板４１上にゲート酸化膜５４を形成し、ポリシリコン膜を堆積する。この上にレジスト膜を形成し、リソグラフィ技術を用いて、ポリシリコン膜からゲート電極５５のパターン形成を行う。ドライエッチングを用いて、ポリシリコン膜のエッチングを行い、ゲート電極５５の形成を行う。アッシング技術とウエット洗浄により、レジストを除去する。
実施例１と同様に、Ｐ型シリコン基板４１上にゲート酸化膜５４を形成し、ポリシリコン膜を堆積する。この上にレジスト膜を形成し、リソグラフィ技術を用いて、ポリシリコン膜からゲート電極５５のパターン形成を行う。ドライエッチングを用いて、ポリシリコン膜のエッチングを行い、ゲート電極５５の形成を行う。アッシング技術とウエット洗浄により、レジストを除去する。
製造工程（２）：
実施例１と同様に、第１及び第２のゲート電極５５をマスクにしてこの周囲のゲート酸化膜５４を除去した後、熱酸化法により絶縁膜（例えば、トンネル酸化膜）５６ａ−１を形成する。トンネル酸化膜５６ａ―１で被覆された第１及び第２のゲート電極５５をマスクにして、イオン打ち込み法により、Ｎ−型不純物のイオンをシリコン基板４１に注入し、Ｎ−型不純物層５３を形成する。注入条件は、例えば、批素をle13（ions／cm・2）程度注入する。
実施例１と同様に、第１及び第２のゲート電極５５をマスクにしてこの周囲のゲート酸化膜５４を除去した後、熱酸化法により絶縁膜（例えば、トンネル酸化膜）５６ａ−１を形成する。トンネル酸化膜５６ａ―１で被覆された第１及び第２のゲート電極５５をマスクにして、イオン打ち込み法により、Ｎ−型不純物のイオンをシリコン基板４１に注入し、Ｎ−型不純物層５３を形成する。注入条件は、例えば、批素をle13（ions／cm・2）程度注入する。
製造工程（３）：
ＣＶＤ法により窒化シリコン膜５６ｂを堆積した後、ＣＶＤ法によりＮＳＧ膜５６ｃ−１を堆積する。
ＣＶＤ法により窒化シリコン膜５６ｂを堆積した後、ＣＶＤ法によりＮＳＧ膜５６ｃ−１を堆積する。
製造工程（４）：
ドライエッチング技術により、ＮＳＧ膜５６ｃ−１を全面エッチングしてサイドウォール形成を行い、ゲート電極５５の両側壁に電荷蓄積部５６−１，５６−２を形成する。レジスタ膜を形成し、リソグラフィ技術を用いて、周辺回路部４３の保護パターン５６ｂ−３を形成する。ゲート電極５５、電荷蓄積部５６−１，５６−２、及び保護パターン５６ａ−３をマスクにして、イオン打ち込み法により、Ｎ＋型不純物イオンをシリコン基板４１に注入し、Ｎ＋型不純物層５１からなるソース領域５１Ｓ及びドレイン領域５１Ｄを形成する。イオンの注入条件は、例えば、砒素を1e15(ions/cm-2)程度注入する。
ドライエッチング技術により、ＮＳＧ膜５６ｃ−１を全面エッチングしてサイドウォール形成を行い、ゲート電極５５の両側壁に電荷蓄積部５６−１，５６−２を形成する。レジスタ膜を形成し、リソグラフィ技術を用いて、周辺回路部４３の保護パターン５６ｂ−３を形成する。ゲート電極５５、電荷蓄積部５６−１，５６−２、及び保護パターン５６ａ−３をマスクにして、イオン打ち込み法により、Ｎ＋型不純物イオンをシリコン基板４１に注入し、Ｎ＋型不純物層５１からなるソース領域５１Ｓ及びドレイン領域５１Ｄを形成する。イオンの注入条件は、例えば、砒素を1e15(ions/cm-2)程度注入する。
製造工程（５）：
アッシング技術及びウェット洗浄により、レジスト膜を除去する。ＣＶＤ法により、ＮＳＧ膜５６ｄ−１を堆積する。
アッシング技術及びウェット洗浄により、レジスト膜を除去する。ＣＶＤ法により、ＮＳＧ膜５６ｄ−１を堆積する。
製造工程（６）：
ドライエッチング技術により、ＮＳＧ膜５６ｄ−１を全面エッチングし、第１及び第２のゲート電極にそれぞれ第３及び第４のサイドウオール形成を行い、電荷蓄積部５６−１，５６−２の側壁にＮＳＧ膜５６ｄを形成する。レジスト膜を形成し、リソグラフィ技術を用いて、メモリセル部４２に保護パターン５６ｂ−４を形成する。周辺回路部４３のゲート電極５５、電荷蓄積部５６−１，５６−２、及び保護パターン５６ａ−４をマスクにして、イオン打ち込み法により、Ｎ＋型不純物イオンをシリコン基板４１に注入し、周辺回路部４３にＮ＋型不純物層５１からなるソース領域５１Ｓ及びドレイン領域５１Ｄを形成する。イオンの注入条件は、例えば、砒素を1e15（ions／cm−2）程度注入する。アッシング技術及びウエット洗浄により、レジスト膜からなる保護パターン５６ａ−４を除去する。
ドライエッチング技術により、ＮＳＧ膜５６ｄ−１を全面エッチングし、第１及び第２のゲート電極にそれぞれ第３及び第４のサイドウオール形成を行い、電荷蓄積部５６−１，５６−２の側壁にＮＳＧ膜５６ｄを形成する。レジスト膜を形成し、リソグラフィ技術を用いて、メモリセル部４２に保護パターン５６ｂ−４を形成する。周辺回路部４３のゲート電極５５、電荷蓄積部５６−１，５６−２、及び保護パターン５６ａ−４をマスクにして、イオン打ち込み法により、Ｎ＋型不純物イオンをシリコン基板４１に注入し、周辺回路部４３にＮ＋型不純物層５１からなるソース領域５１Ｓ及びドレイン領域５１Ｄを形成する。イオンの注入条件は、例えば、砒素を1e15（ions／cm−2）程度注入する。アッシング技術及びウエット洗浄により、レジスト膜からなる保護パターン５６ａ−４を除去する。
製造工程（７）：
実施例１とほぼ同様に、ＣＶＤ法により、全面にＮＳＧ層７１を堆積する。レジスト膜を形成し、リソグラフィ技術により、ＮＳＧ層７１に対してコンタクトホール７１ａのパターン形成を行う。ドライエッチング技術により、ＮＳＧ層７１のエッチングを行い、コンタクトホール７１ａのパターン形成を行う。アッシング技術及びウェット洗浄により、レジスト膜を除去する。ＣＶＤ法により、タングステン／窒化チタンを堆積する。ＣＭＰ法又はエッチバック法により、タングステン７２でコンタクトホール７１ａの埋め込みを行う。
実施例１とほぼ同様に、ＣＶＤ法により、全面にＮＳＧ層７１を堆積する。レジスト膜を形成し、リソグラフィ技術により、ＮＳＧ層７１に対してコンタクトホール７１ａのパターン形成を行う。ドライエッチング技術により、ＮＳＧ層７１のエッチングを行い、コンタクトホール７１ａのパターン形成を行う。アッシング技術及びウェット洗浄により、レジスト膜を除去する。ＣＶＤ法により、タングステン／窒化チタンを堆積する。ＣＭＰ法又はエッチバック法により、タングステン７２でコンタクトホール７１ａの埋め込みを行う。
スパッタ法により、配線用のアルミニュウム／窒化チタンを堆積する。レジスト膜を形成し、リソグラフィ技術により、メタル配線７３のパターン形成を行う。ドライエッチング技術により、アルミニュウム／窒化チタンのメタルエッチングを行い、メタル配線７３のパターン形成を行う。その後、アッシング技術及びウェット洗浄により、レジスト膜を除去する等すれば、製造工程が終了する。
（実施例３の効果）
本実施例３によれば、次の（Ａ）、（Ｂ）のような効果がある。
本実施例３によれば、次の（Ａ）、（Ｂ）のような効果がある。
（Ａ） メモリセル５０−１Ｂ，５０−２Ｂ，・・と周辺回路ＮＭＯＳ６０ＢのＮ−型領域５３Ｓ，５３Ｄの寸法を変化させて、周辺回路ＮＭＯＳ６０Ｂに電荷注入が起きない構造にすることにより、周辺回路トランジスタの電荷注入を防止でき、周辺回路トランジスタのホットキヤリア特性が向上する。
（Ｂ） 図６の不揮発性半導体記憶装置において、ソース側Ｎ−型領域５３Ｓやドレイン側Ｎ−型領域５３Ｄを省略しても良い。このような装置では、 ゲート電極５５からソース領域５１Ｓ／ドレイン領域５１Ｄまでの距離を変化させて、周辺回路トランジスタに電荷注入が起きない構造にすることにより、周辺回路トランジスタの電荷注入を防止でき、周辺回路トランジスタのホットキヤリア特性が向上する。
なお、本発明は、上記実施例１〜３に限定されず、不揮発性半導体記憶装置の断面構造や構成素材、あるいはその製造工程等を種々変更可能である。
４１ シリコン基板
４２ メモリセル部
４３ 周辺回路部
５０−１，５０−２ メモリセル
５１ Ｎ＋型不純物層
５３ Ｎ−型不純物層
５５ ゲート電極
５６−１，５６−２ 電荷蓄積部
４２ メモリセル部
４３ 周辺回路部
５０−１，５０−２ メモリセル
５１ Ｎ＋型不純物層
５３ Ｎ−型不純物層
５５ ゲート電極
５６−１，５６−２ 電荷蓄積部
Claims (2)
- 基板上に形成された第１のゲート電極と、前記基板の表面領域であって前記第１のゲート電極を挟む位置に形成された一対の第１の高濃度不純物層と、前記基板の表面領域であって前記第１のゲート電極下の第１の領域から第１の幅を隔てた前記各第１の高濃度不純物層に渡ってそれぞれ形成された第１の低濃度不純物層と、前記第１の低濃度不純物層上に形成されると共に前記第１のゲート電極の側壁に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された絶縁性の第１の電荷蓄積層と、前記第１の電荷蓄積層上に形成された第１のサイドウオールと、前記第１のサイドウオールの側壁に形成された第３のサイドウオールと、を有するメモリセルトランジスタを複数個備えたメモリセル部と、
前記メモリセル部の近傍であって前記基板上に形成された第２のゲート電極と、前記基板の表面領域であって前記第２のゲート電極を挟む位置に形成された一対の第２の高濃度不純物層と、前記基板の表面領域であって前記第２のゲート電極下の第２の領域から前記第１の幅よりも大きな第２の幅を隔てた前記各第２の高濃度不純物層に渡ってそれぞれ形成された第２の低濃度不純物層と、前記第２の低濃度不純物層上に形成されると共に前記第２のゲート電極の側壁に形成され、前記第１の絶縁膜と同一構成の第２の絶縁膜と、前記第２の絶縁膜上に形成され、前記第１の電荷蓄積層と同一構成の第２の電荷蓄積層と、前記第２の電荷蓄積層上に形成され、前記第１のサイドウオールと同一構成の第２のサイドウオールと、前記第２のサイドウオールの側壁に形成され、前記第３のサイドウオールと同一構成の第４のサイドウオールと、を有する周辺回路トランジスタを複数個備え、前記メモリセル部に対する記憶動作を制御する周辺回路部と、
を有することを特徴とする不揮発性半導体記憶装置。 - メモリセルトランジスタの第１のゲート電極と周辺回路トランジスタの第２のゲート電極とを基板上に形成する工程と、
前記第１のゲート電極の第１の側壁及び前記第１の側壁の周囲に絶縁膜を形成すると共に、前記第２のゲート電極の第２の側壁及び前記第２の側壁の周囲に前記絶縁膜を形成する工程と、
前記絶縁膜で被覆された前記第１及び第２のゲート電極をマスクにして、低濃度不純物イオンを前記基板に注入して前記第１のゲート電極の周辺に第１の低濃度不純物層を形成すると共に、前記第２のゲート電極の周辺に第２の低濃度不純物層を形成する工程と、
前記第１のゲート電極の前記絶縁膜上に絶縁性の第１の電荷蓄積層を形成して前記第１の電荷蓄積層上に第１のサイドウオールを形成すると共に、前記第２のゲート電極の前記絶縁膜上に絶縁性の第２の電荷蓄積層を形成して前記第２の電荷蓄積層上に第２のサイドウオールを形成する工程と、
前記第２のサイドウオールが形成された前記第２のゲート電極と前記第２のゲート電極周辺の前記低濃度不純物層とを保護膜で遮蔽し、前記第１のサイドウオールが形成された第１のゲート電極をマスクにして、高濃度不純物イオンを前記基板に注入して第１の高濃度不純物層を形成し、前記第１の高濃度不純物層により、前記第１のゲート電極下の第１の領域から第１の幅を隔てた前記第１のサイドウオールに渡って前記第１の低濃度不純物層を残す工程と、
前記第１のサイドウオールの側壁に第３のサイドウオールを形成すると共に、前記第２のサイドウオールの側壁に第４のサイドウオールを形成し、前記第３のサイドウオールが形成された前記第１のゲート電極と前記第１のゲート電極周辺の前記第１の高濃度不純物層とを保護膜で遮蔽すると共に、前記第４のサイドウオールが形成された第２のゲート電極をマスクにして、高濃度不純物イオンを前記基板に注入して第２の高濃度不純物層を形成し、前記第２の高濃度不純物層により、前記第２のゲート電極下の第２の領域から第２の幅を隔てた前記第４のサイドウオールに渡って第２の低濃度不純物層を残すことにより、前記第１の低濃度不純物層の前記第１の幅よりも、前記第２の低濃度不純物層の前記第２の幅を大きく設定する工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
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