KR101347621B1 - 비휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents

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라피스 세미컨덕터 가부시키가이샤
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Abstract

과제
메모리셀부로부터 주변 회로 트랜지스터로 전하가 주입되어 핫 캐리어 특성이 열화되는 것을 방지한다.
해결 수단
MONOS 구조의 비휘발성 반도체 기억 장치에서는, 실리콘 기판 (41) 의 표면 영역에, 정보 저장용 메모리셀부 (42) 와, 이 메모리셀부 (42) 에 대해 정보의 기입이나 판독을 실시하기 위한 주변 회로부 (43) 가 형성되어 있다. 메모리셀부 (42) 에는 복수의 메모리셀 (50-1) 이 형성되고, 주변 회로부 (43) 에도 복수의 주변 회로 트랜지스터 (60) 가 형성되어 있다. 주변 회로 트랜지스터에는 전하 축적층이 존재하지 않는 구조로 하고 있다. 이에 따라, 주변 회로 트랜지스터의 전하 주입을 방지할 수 있어, 주변 회로 트랜지스터의 핫 캐리어 특성이 향상된다.
Figure R1020060102521
비휘발성 반도체 기억 장치

Description

비휘발성 반도체 기억 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY AND MANUFACTURING METHOD OF THE SAME}
도 1 은 본 발명의 실시예 1 을 나타내는 MONOS 구조의 비휘발성 반도체 기억 장치의 개략의 구성도.
도 2a 는 도 1 의 비휘발성 반도체 기억 장치에 있어서의 제조 방법예를 나타내는 제조 공정도.
도 2b 는 도 1 의 비휘발성 반도체 기억 장치에 있어서의 제조 방법예를 나타내는 제조 공정도.
도 3 은 도 1 의 실시예 1 과 종래의 핫 캐리어 특성의 비교 데이터를 나타내는 도면.
도 4 는 본 발명의 실시예 2 를 나타내는 MONOS 구조의 비휘발성 반도체 기억 장치의 모식적인 종단면도.
도 5a 는 도 4 의 비휘발성 반도체 기억 장치에 있어서의 제조 방법예를 나타내는 제조 공정도.
도 5b 는 도 4 의 비휘발성 반도체 기억 장치에 있어서의 제조 방법예를 나타내는 제조 공정도.
도 6 은 본 발명의 실시예 3 을 나타내는 MONOS 구조의 비휘발성 반도체 기 억 장치의 모식적인 종단면도.
도 7a 는 도 6 의 비휘발성 반도체 기억 장치에 있어서의 제조 방법예를 나타내는 제조 공정도.
도 7b 는 도 6 의 비휘발성 반도체 기억 장치에 있어서의 제조 방법예를 나타내는 제조 공정도.
도 8 은 종래의 MONOS 구조의 비휘발성 반도체 기억 장치를 나타내는 개략의 구성도.
*도면의 주요부분에 대한 부호의 설명*
41 : 실리콘 기판
42 : 메모리셀부
43 : 주변 회로부
50-1, 50-2 : 메모리셀
51 : N+ 형 불순물층
53 : N- 형 불순물층
55 : 게이트 전극
56-1, 56-2 : 전하 축적부
[특허 문헌 1] 일본 공개특허공보 2005-64295호
본 발명은 M0N0S (Metal-Oxide-Nitride-Oxide-Semiconductor) 구조 등의 비휘발성 반도체 기억 장치와 그 제조 방법에 관한 것이다.
비휘발성 반도체 기억 장치 중 하나로서 MONOS 구조인 것이 알려져 있다.
MONOS 구조에서는 예를 들어, 기판과 게이트 전극 사이에, ONO 막 (산화막- 절연막인 질화막-산화막으로 이루어지는 3 적층막) 이 형성되어 있다. ONO 막 중의 질화막에 존재하는 다량의 트랩에 의해 전하를 포획하여 축적할 수 있기 때문에, 이 트랩에 전하를 출입시킴으로써, 비휘발성 반도체 기억 장치로서 기능시킬 수 있다.
전하의 출입 방법에는, 게이트 전극 아래, 전체면에 터널 전류로 전자를 출입시킴으로써 기입, 소거하는 방법과, 핫 캐리어를 사용하는 방법이 있다. 전자인 터널 전류를 사용하는 방법은, 재기록 횟수를 많게 할 수 있어, 높은 신뢰성을 확보할 수 있다. 이에 대해, 후자인 핫 캐리어를 사용하는 방법은, 기입ㆍ소거의 동작 전압을 낮게 할 수 있으며 (이에 따라, 제조 비용을 낮출 수 있으며), 게다가, 고속으로 할 수 있다.
이러한 MONOS 구조의 비휘발성 반도체 기억 장치에 관한 기술로는, 예를 들어, 다음과 같은 문헌에 기재되는 것이 있었다.
도 8 의 (a), (b) 는 특허 문헌 1 등에 기재된 종래의 MONOS 구조의 비휘발성 반도체 기억 장치를 나타내는 개략의 구성도로서, 도 8 의 (a) 는 그 모식적인 종단면도, 및 도 8 의 (b) 는 도 8 의 (a) 중의 메모리셀의 등가 회로도이다.
도 8 의 (a) 에 나타내는 바와 같이, 예를 들어, P 형 실리콘 기판 (1) 에는, 정보 저장용 메모리셀부 (2) 와, 이 메모리셀부 (2) 에 대해 정보의 기입이나 판독을 실시하기 위한 주변 회로부 (3) 가 형성되어 있다. 메모리셀부 (2) 에는, 복수의 메모리셀 (10-1, 10-2, …) 이 형성되고, 주변 회로부 (3) 에도, 복수의 주변 회로 트랜지스터 (예를 들어, N 채널형 MOS 트랜지스터, 이하, 이것을 「NMOS」라고 함 ; 20, …) 가 형성되어 있다.
메모리셀 (10-1) 은 실리콘 기판 (1) 의 표면 영역에 소정 간격을 두고 형성된 고농도 N 형 (N+ 형) 불순물층 (11) 으로 이루어지는 소스 영역 (11S) 및 드레인 영역 (11D) 과, 이 소스 영역 (11S) 및 드레인 영역 (11D) 사이에 위치하는 채널 형성 영역 (12) 과, 소스 영역 (11S) 및 채널 형성 영역 (12) 사이에 형성된 저농도 N 형 (N- 형) 불순물층 (13) 으로 이루어지는 소스측 N- 형 영역 (13S) 과, 드레인 영역 (11D) 및 채널 형성 영역 (12) 사이에 형성된 N- 형 불순물층 (13) 으로 이루어지는 드레인측 N- 형 영역 (13D) 과, 채널 형성 영역 (12) 상에 게이트 산화막 (14) 을 개재하여 형성된 게이트 전극 (15) 과, 소스측 N- 형 영역 (13S) 상에 형성된 전하 축적부 (16-1) 와, 드레인측 N- 형 영역 (13D) 상에 형성된 전하 축적부 (16-2) 에 의해 구성되어 있다.
각 전하 축적부 (16-1, 16-2) 는 N- 형 영역 (13S, 13D) 상에 형성된 터널 산화막 (16a) 과, 이 터널 산화막 (16a) 상에 형성된 실리콘 질화막으로 이루어지는 전하 축적층 (16b) 과, 이 전하 축적층 (16b) 상에 형성된 NSG (Non-doped SiO2) 막 (16c) 을 갖는 ONO 적층 절연막에 의해 구성되어 있다.
주변 회로 NMOS (20) 는 실리콘 기판 (1) 의 표면 영역에 소정 간격을 두고 형성된 N+ 형 불순물층 (11) 으로 이루어지는 소스 영역 (11S) 및 드레인 영역 (11D) 과, 이 소스 영역 (11S) 및 드레인 영역 (11D) 사이에 위치하는 채널 형성 영역 (12) 과, 이 채널 형성 영역 (12) 상에 게이트 산화막 (14) 을 개재하여 형성된 게이트 전극 (15) 에 의해 구성되어 있다. 이 NMOS (20) 는 메모리셀 (10-1, 10-2, …) 과 동일한 제조 공정으로 제조되기 때문에, 소스 영역 (11S) 및 채널 형성 영역 (12) 사이에 형성된 소스측 N- 형 영역 (13S) 과, 드레인 영역 (11D) 및 채널 형성 영역 (12) 사이에 형성된 드레인측 N- 형 영역 (13D) 과, 소스측 N- 형 영역 (13S) 상에 형성된 전하 축적부 (16-1) 와, 드레인측 N- 형 영역 (13D) 상에 형성된 전하 축적부 (16-2) 를 갖고 있다.
메모리셀 (10-1, 10-2, …) 및 NMOS (20, …) 상에는, NSG 층 (31) 이 퇴적되어 있다. NSG 층 (31) 에서 소스 영역 (11S), 드레인 영역 (11D) 및 게이트 전극 (15) 등의 개소에는 콘택트홀이 개구되어, 이 콘택트홀에 텅스텐 (W ; 32) 이 충전되고, 이 NSG 층 (31) 상의 메탈 배선 (33) 과 전기적으로 접속되어 있다.
도 8 의 (b) 에 나타내는 바와 같이, 예를 들어, 메모리셀 (10-1) 의 등가 회로에서는, NMOS (10A) 를 갖고, 이 소스측이, 소스측 N- 형 영역 (13S) 의 가변 저항기를 개재하여 소스 영역 (11S) 에 접속되고, 드레인측이, 드레인측 N- 형 영역 (11D) 의 가변 저항기를 개재하여 드레인 영역 (11D) 에 접속되어 있다.
이 메모리셀 (10-1) 의 동작예 (1)∼(3) 를 이하에 설명한다.
이 동작에서는, 일례로서, 메모리셀 (10-1) 의 드레인 영역 (11D) 측에 대해, 정보 (논리값 "1" 또는 "0") 의 기록 (기입이나 소거) 및 판독을 실시하는 경우에 대하여 설명한다. 소스 영역 (11S) 측에 대해 동일한 동작을 실시하는 경우에는, 소스 영역 (11S) 및 드레인 영역 (11D) 간의 전압을 바꾸어 동일한 동작을 실시할 수 있다.
(1) 정보의 기록 (기입)
메모리셀 (10-1) 에 대한 정보 (논리값 "1" 또는 "0") 의 기입 동작을, 예를 들어, 이하의 방법으로 실시한다. 여기에서는, 초기 상태를, 전하 축적부 (16-1, 16-2) 에 전하가 축적되어 있지 않은 상태 (논리값 "1" 에 상당) 로 하고, 드레인 영역 (11D) 측에 정보로서의 논리값 "0" 을 기입하는 경우에 대하여 설명한다.
드레인 영역 (11D) 측에, 논리값 "0" 으로서의 정보의 기입을, 드레인 영역 (11D) 에 정전압 (+Vdw) 을 인가하고, 게이트 전극 (15) 에 정전압 (+Vgw) 을 인가하고, 소스 영역 (11S) 을 접지 전압으로 한다. 이러한 기입 조건으로 인하여, 드레인 영역 (11D) 보다도 불순물 농도가 낮은 드레인측 N- 형 영역 (13D) 주변에 전계가 집중된다. 따라서, 드레인측 N- 형 영역 (13D) 에서, 충돌 전리에 의한 핫 캐리어인 핫 일렉트론 (고에너지 전자라고도 함) 의 발생이 효율적으로 집중된다. 그 결과, 이 핫 일렉트론이, 드레인측 N- 형 영역 (13D) 으로부터 터널 산화막 (16a) 의 에너지 장벽을 넘어, 전하 축적부 (16-2) 에 선택적으로 주입됨으로써, 정보의 기입을 실시할 수 있다.
(2) 정보의 판독
드레인 영역 (11D) 측 정보의 판독 동작을 이하의 방법으로 실시한다.
소스 영역 (11S) 에 정전압 (+Vsr) 을 인가하고, 게이트 전극 (15) 에 정전압 (+Vgr) 을 인가하고, 드레인 영역 (11D) 을 접지 전압으로 한다. 논리값 "0" 이 기입되어 있는 드레인 영역 (11D) 측에서는, 전하 축적부 (16-2) 에 전하 (전자) 가 축적되어 있기 때문에, 드레인측 N- 형 영역 (13D) 의 저항값이 상승한다. 그 결과, 채널 형성 영역 (12) 에 캐리어가 공급되기 어려운 상태가 되어, 충분한 전류가 흐르지 않게 된다. 한편, 초기 상태인, 논리값 "1" 그대로인 경우에는, 전하 축적부 (16-2) 에 전하가 축적되어 있지 않기 때문에, 드레인측 N- 형 영역 (13D) 의 저항값은 변동되지 않는다. 그 결과, 채널 형성 영역 (12) 에 캐리어가 공급되어, 충분한 전류가 흐른다. 이와 같이, NMOS (10A) 를 흐르는 전류값의 차이를 이용하여, 논리값 "1" 또는 "0" 중 어느 것이 기입되어 있는가를 확실히 판별할 수 있다.
(3) 정보의 기록 (소거)
드레인 영역 (11D) 측 정보의 소거를 이하의 방법으로 실시한다.
예를 들어, 논리값 "0" 이 기입되어 있는, 드레인 영역 (11D) 측 전하 축적부 (16-2) 에 대해, 이 전하 축적부 (16-2) 에 축적되어 있는 전하의 중화를 목적으로 하는, 자외선의 조사나 가열 처리 (고온 분위기 하에서의 방치를 포함함) 등을 실시하면 된다.
이상과 같이, 메모리셀 (10-1) 에 의하면, 정보의 기입을 할 때, 전압이 인가된 소스 영역 (11S) 또는 드레인 영역 (11D) 보다도 불순물 농도가 낮은 N- 형 영역 (13S, 13D) 의 주변에 전계를 집중시킬 수 있기 때문에, 핫 캐리어인 전하의 발생을 N- 형 영역 (13S, 13D) 에 효율적으로 집중시킬 수 있다. 그 결과, N- 형 영역 (13S, 13D) 으로부터 전하 축적부 (16-1, 16-2) 에 전하를 선택적으로 주입할 수 있다. 전하 축적부 (16-1, 16-2) 에 전하를 축적하여 유지시킴으로써, 정보 (논리값 "0" 또는 "1") 의 기입을 효율적으로 실시할 수 있다.
한편, 정보의 판독을, 전하 축적부 (16-1, 16-2) 가 축적하는 전하의 유무 에 따라 변동되는 N- 형 영역 (13S, 13D) 의 저항값의 차이를 이용하여 실시할 수 있다. 즉, 정보의 기입에 의해 전하 축적부 (16-1, 16-2) 가 대전되어 있는 경우에는, N- 형 영역 (13S, 13D) 의 저항값의 상승으로 인하여 캐리어가 공급되기 어려운 상태가 되어, 전류가 충분히 흐르지 않는다. 이와는 반대로, 전하 축적부 (16-1, 16-2) 가 대전되어 있지 않은 경우에는, N- 형 영역 (13S, 13D) 의 저항값이 변동되지 않기 때문에 캐리어가 공급되어, 충분한 전류가 흐른다. 이 차이를 이용하여, 논리값 "0" 또는 "1" 을 확실하게 판별할 수 있다.
이와 같이, 비휘발성 반도체 기억 장치를, 정보의 효율적인 기입 및 판독에 기여하는 N- 형 영역 (13S, 13D) 과, 전하를 축적할 수 있는 전하 축적부 (16-1, 16-2) 를 조합한 단순한 구조로 실현시킬 수 있기 때문에, 저비용화를 도모할 수 있다.
이러한 비휘발성 반도체 기억 장치에 있어서의 종래의 제조 방법에서는, 리소그래피 기술에서 사용하는 마스크나 제조 공정수 등을 줄여 제조 공정을 간단하게 하기 위해, 메모리셀부 (2) 및 주변 회로부 (3) 모두 동일한 구조가 되는 공정으로 제조된다.
그러나, 종래의 비휘발성 반도체 기억 장치 및 그 제조 방법에서는, 메모리셀부 (2) 에서의 메모리셀 트랜지스터 (NMOS (10A)) 와, 주변 회로부 (3) 에서의 주변 회로 트랜지스터 (NMOS (20)) 에 동일한 구조를 사용하고 있기 때문에, 주변 회로 트랜지스터에도 전하가 주입되어 핫 캐리어 특성이 열화된다. 예를 들어, 주변 회로부 (3) 에서의 NMOS (20) 의 소스 영역 (11S) 에서 드레인 영역 (11D) 을 향해 주행해 온 전자는, 드레인측 N- 형 영역 (13D) 근방의 고전계에 의해 충돌 전리나 애벌런취 증배를 일으켜, 전자-정공쌍이 생성된다. 이 때, 전자와 정공의 일부 (핫인 것) 가, 터널 산화막 (16a) 을 통과하여 게이트 전극 측벽의 전하 축적층 (16b) 에 주입되어, 핫 캐리어 특성이 열화된다는 과제가 있었다.
과제를 해결하기 위한 수단
본 발명 중 청구항 제 1 항, 제 2 항에 관련된 발명은, 절연층으로 이루어지는 전하 축적층에 전하를 축적함으로써 정보를 기억하는 비휘발성 반도체 기억 장치에 있어서, 메모리셀 트랜지스터는 전하 축적층이 존재하는 구조이고, 주변 회로 트랜지스터에는 전하 축적층이 존재하지 않는 구조를 갖는 것, 및 그 제조 방법을 특징으로 한다.
청구항 제 3 항, 제 4 항에 관련된 발명은, 절연층으로 이루어지는 전하 축적층에 전하를 축적함으로써 정보를 기억하는 비휘발성 반도체 기억 장치에 있어서, 메모리셀 트랜지스터와 주변 회로 트랜지스터의 게이트 전극 측벽에 위치하는 제 1, 제 2 절연막에서의 하부 주변의 막 두께가 상이한 구조를 갖는 것, 및 그 제조 방법을 특징으로 한다.
청구항 제 5 항, 제 6 항에 관련된 발명은, 절연층으로 이루어지는 전하 축적층에 전하를 축적함으로써 정보를 기억하는 비휘발성 반도체 기억 장치에 있어서, 메모리셀 트랜지스터와 주변 회로 트랜지스터의 제 1, 제 2 저농도 불순물층의 폭이 상이한 구조를 갖는 것, 및 그 제조 방법을 특징으로 한다.
청구항 제 7 항, 제 8 항에 관련된 발명은, 절연층으로 이루어지는 전하 축적층에 전하를 축적함으로써 정보를 기억하는 비휘발성 반도체 기억 장치에 있어서, 메모리셀 트랜지스터와 주변 회로 트랜지스터의 게이트 전극과 반도체 불순물층 (예를 들어, 소스 영역/드레인 영역) 사이의 거리가 상이한 구조를 갖는 것, 및 그 제조 방법을 특징으로 한다.
발명을 실시하기 위한 최선의 형태
비휘발성 반도체 기억 장치는, 메모리셀 트랜지스터를 복수개 구비한 메모리셀부와, 주변 회로 트랜지스터를 복수개 구비하고, 상기 메모리셀부에 대한 기억 동작을 제어하는 주변 회로부를 갖고 있다.
상기 메모리셀 트랜지스터는 제 1 게이트 전극과, 상기 제 1 게이트 전극의 측벽 및 상기 측벽의 하부 주변에 형성된 제 1 절연막과, 상기 제 1 절연막의 상기 하부 주변 상으로서 상기 제 1 절연막의 측면에 형성된 절연막으로 이루어지는 전하 축적층과, 상기 전하 축적층의 측면에 형성된 제 1 사이드월을 갖고 있다.
상기 주변 회로 트랜지스터는 상기 메모리셀부의 근방에 형성되고, 제 2 게이트 전극과, 상기 제 2 게이트 전극의 측벽 및 상기 측벽의 하부 주변에 형성된 제 2 절연막과, 상기 제 2 절연막의 측면에 형성된 제 2 사이드월을 갖고 있다.
[실시예 1]
(실시예 1 의 구성)
도 1 의 (a), (b) 는 본 발명의 실시예 1 을 나타내는 MONOS 구조의 비휘발성 반도체 기억 장치의 개략의 구성도로서, 도 1 의 (a) 는 그 모식적인 종단면도, 및 도 1 의 (b) 는 도 1 의 (a) 중의 메모리셀의 등가 회로도이다.
도 1 의 (a) 에 나타내는 바와 같이, 본 실시예 1 에서의 MONOS 구조의 비휘발성 반도체 기억 장치에서는, 예를 들어, P 형 실리콘 기판 (41) 의 표면 영역에, 정보 저장용 메모리셀부 (42) 와, 이 메모리셀부 (42) 에 대해 정보의 기입이나 판독을 실시하기 위한 주변 회로부 (43) 가 형성되어 있다. 메모리셀부 (42) 에는 복수의 메모리셀 (50-1, 50-2, …) 이 형성되고, 주변 회로부 (43) 에도, 복수의 주변 회로 트랜지스터 (예를 들어, NMOS ; 60, …) 가 형성되어 있다.
본 실시예 1 의 비휘발성 반도체 기억 장치가 종래의 비휘발성 반도체 기억 장치와 기본적으로 상이한 점은, 메모리셀부 (42) 에서의 메모리셀 (50-1, 50-2, …) 은 전하 축적층이 존재하는 구조이지만, 주변 회로 트랜지스터에는 전하 축적층이 존재하지 않는 구조로 하고 있는 점이 상이하다.
각 메모리셀 (50-1, 50-2, …) 은 동일한 구성이다. 예를 들어, 메모리셀 (50-1) 은 실리콘 기판 (41) 의 표면 영역에 소정 간격을 두고 형성된 N+ 형 불순물층 (51) 으로 이루어지는 소스 영역 (51S) 및 드레인 영역 (51D) 과, 이 소스 영역 (51S) 및 드레인 영역 (51D) 사이에 위치하는 채널 형성 영역 (52) 과, 소스 영역 (51S) 및 채널 형성 영역 (52) 사이에 형성된 N- 형 불순물층 (53) 으로 이루어지는 소스측 N- 형 영역 (53S) 과, 드레인 영역 (51D) 및 채널 형성 영역 (52) 사이에 형성된 N- 형 불순물층 (53) 으로 이루어지는 드레인측 N- 형 영역 (53D) 과, 채널 형성 영역 (52) 상에 게이트 절연막 (예를 들어, 게이트 산화막 ; 54) 을 개재하여 형성된 폴리실리콘 등으로 이루어지는 게이트 전극 (55) 과, 소스측 N- 형 영역 (53S) 상에 형성된 전하 축적부 (56-1) 와, 드레인측 N- 형 영역 (53D) 상에 형성된 전하 축적부 (56-2) 에 의해 구성되어 있다.
N- 형 영역 (53S, 53D) 은 전하 축적부 (56-1, 56-2) 로 전하를 선택적으로 주입하기 위해, 이 N- 형 영역 (53S, 53D) 주변에 전계를 집중시키기 위한 영역이다. 이 영역을 형성함으로써, 핫 캐리어의 발생을 N- 형 영역 (53S, 53D) 에 집중시킬 수 있다. 각 전하 축적부 (56-1, 56-2) 는, N- 형 영역 (53S, 53D) 상에 형성된 터널 산화막 (56a) 과, 이 터널 산화막 (56a) 상에 형성된 실리콘 질화막 (SiN) 으로 이루어지는 전하 축적층 (56b) 과, 이 전하 축적층 (56b) 상에 형성된 절연막 (예를 들어, NSG 막 ; 56c) 을 갖는 ONO 적층 절연막에 의해 구성되어 있다.
주변 회로 NMOS (60) 는 실리콘 기판 (41) 의 표면 영역에 소정 간격을 두고 형성된 N+ 형 불순물층 (51) 으로 이루어지는 소스 영역 (51S) 및 드레인 영역 (51D) 과, 이 소스 영역 (51S) 및 드레인 영역 (51D) 사이에 위치하는 채널 형성 영역 (52) 과, 이 채널 형성 영역 (52) 상에 게이트 산화막 (54) 을 개재하여 형성된 게이트 전극 (55) 에 의해 구성되어 있다. 이 NMOS (60) 는 메모리셀 (50-1, 50-2, …) 과 거의 동일한 제조 공정으로 제조되기 때문에, 소스 영역 (51S) 및 채널 형성 영역 (52) 사이에 형성된 소스측 N- 형 영역 (53S) 과, 드레인 영역 (51D) 및 채널 형성 영역 (52) 사이에 형성된 드레인측 N- 형 영역 (53D) 과, N- 형 영역 (53S, 53D) 상에 형성된 터널 산화막 (56a) 및 NSG 막 (56c) 을 갖고 있지만, 전하 축적층 (56b) 은 형성되어 있지 않다.
메모리셀 (50-1, 50-2, …) 및 NMOS (60, …) 상에는 절연층 (예를 들어, NSG 층 ; 71) 이 퇴적되어 있다. NSG 층 (71) 에서, 소스 영역 (51S), 드레인 영역 (51D) 및 게이트 전극 (55) 등의 개소에는 콘택트홀이 개구되어, 이 콘택트홀에 예를 들어, 텅스텐 (W ; 72) 이 충전되고, 이 NSG 층 (71) 상의 메탈 배선 (73) 과 전기적으로 접속되어 있다.
도 1 의 (b) 에 나타내는 바와 같이, 예를 들어, 메모리셀 (50-1) 의 등가 회로에서는, NMOS (50A) 를 갖고, 이 소스측이, 소스측 N- 형 영역 (53S) 의 가변 저항기를 개재하여 소스 영역 (51S) 에 접속되고, 드레인측이, 드레인측 N- 형 영역 (53D) 의 가변 저항기를 개재하여 드레인 영역 (51D) 에 접속되어 있다.
이 메모리셀 (50-1) 에서는 종래와 거의 동일하게, 정보의 기록 (기입), 정보의 판독 및 정보의 기록 (소거) 을 실시할 수 있다.
(실시예 1 의 제조 방법)
도 2a 및 도 2b 는 도 1 의 비휘발성 반도체 기억 장치에서의 제조 방법예를 나타내는 제조 공정도이다.
본 실시예 1 의 비휘발성 반도체 기억 장치에서는 예를 들어, 하기의 제조 공정 (1)∼(6) 에 의해 제조된다.
제조 공정 (1) :
P 형 실리콘 기판 (41) 상에 게이트 산화막 (SiO2 ; 54) 을 형성하고, 폴리실리콘 (PolySi) 막을 퇴적한다. 이 위에 레지스트막을 형성하고, 리소그래피 기술을 사용하여, 폴리실리콘막으로부터 게이트 전극 (55) 의 패턴을 형성한다. 드라이 에칭을 사용하여 폴리실리콘막의 에칭을 실시하고, 게이트 전극 (55) 의 형성을 실시한다. 애싱 기술과 웨트 (wet) 세정에 의해 레지스트를 제거한다.
제조 공정 (2) :
게이트 전극 (55) 을 마스크로 하여 이 주위의 게이트 산화막 (54) 을 제거한 후, 열 산화법에 의해 터널 산화막 (56a) 을 형성한다. 터널 산화막 (56a) 으로 피복된 게이트 전극 (55) 을 마스크로 하여, 이온 주입법 (임플란테이션법) 에 의해, N- 형 불순물의 이온을 실리콘 기판 (41) 에 주입하여, N- 형 불순물층 (53) 을 형성한다. 주입 조건은 예를 들어, 비소 (As) 를 1e13 (ions/cm-2) 정도 주입한다.
제조 공정 (3) :
CVD 법에 의해, 전체면에 전하 축적층 (56b) 용 질화실리콘막 (SiN ; 56b) 을 퇴적한다. 전체면에 레지스트막을 형성하고, 리소그래피 기술을 사용하여, 메모리셀부 (42) 상에 레지스트막의 보호 패턴 (56b-1) 을 형성한다. 등방성 플라즈마 에칭 기술 (예를 들어, Chemical Dry Etching) 을 사용하여, 보호 패턴 (56b-1) 을 마스크로 하여 질화실리콘막 (56b) 을 제거한다.
제조 공정 (4) :
애싱 기술 및 웨트 세정에 의해, 레지스트막으로 이루어지는 보호 패턴 (56b-1) 을 제거한다. CVD 법에 의해, 전체면에 NSG 막 (56c-1) 을 퇴적한다.
제조 공정 (5) :
드라이 에칭 기술에 의해, NSG 막 (56c-1) 을 전체면 에칭하여 사이드월 (SW) 의 NSG 막 (56c) 을 형성한다. 게이트 전극 (55) 및 NSG 막 (56c) 을 마스크로 하여, 이온 주입법에 의해, N+ 형 불순물의 이온을 실리콘 기판 (41) 에 주입하여, N+ 형 불순물층 (51) 을 형성한다. 주입 조건은 예를 들어, 비소를 1e15 (ions/cm-2) 정도 주입한다.
제조 공정 (6) :
CVD 법에 의해, 전체면에 NSG 층 (71) 을 퇴적한다. 레지스트막을 형성하고, 리소그래피 기술에 의해, NSG 층 (71) 에 대해 콘택트홀 (71a) 의 패턴을 형성한다. 드라이 에칭 기술에 의해 NSG 층 (71)/실리콘 질화막 (56b) 의 에칭을 실시하고, 콘택트홀 (71a) 의 패턴을 형성한다. 애싱 기술 및 웨트 세정에 의해 레지스트를 제거한다. CVD 법에 의해, 텅스텐 (W)/질화티탄 (TiN) 을 퇴적한다. CMP (Chemical Mechanical Polishing) 법 또는 에치백법에 의해, 텅스텐 (72) 으로 콘택트홀 (71a) 을 매립한다.
스퍼터법에 의해, 배선용 알루미늄/질화티탄을 퇴적한다. 레지스트막을 형성하고, 리소그래피 기술에 의해, 메탈 배선 (73) 의 패턴을 형성한다. 드라 이 에칭 기술에 의해, 알루미늄/질화티탄의 메탈 에칭을 실시하고, 메탈 배선 (73) 의 패턴을 형성한다. 그 후, 애싱 기술 및 웨트 세정에 의해 레지스트막을 제거하는 등 하면, 제조 공정이 종료된다.
(실시예 1 의 효과)
본 실시예 1 에 의하면, 다음의 (A), (B) 와 같은 효과가 있다.
(A) 메모리셀 (50-1, 50-2, …) 은 전하 축적층 (56b) 이 존재하는 구조이고, 주변 회로 트랜지스터 (NMOS (60) 등) 에는 전하 축적층 (56b) 이 존재하지 않는 구조를 사용함으로써, 주변 회로 트랜지스터의 전하 주입을 방지할 수 있어, 주변 회로 트랜지스터의 핫 캐리어 특성이 향상된다.
(B) 도 3 은 도 1 의 실시예 1 과 종래의 핫 캐리어 특성의 비교 데이터를 나타내는 도면이다. 이 도 3 의 그래프의 횡축은 시간 (예를 들어, 1.0E+1 은 10sec, 1.0E+2 는 100sec 로 지수 표시되어 있다), 종축은 누설에 의한 드레인ㆍ소스 전류이다. 스트레스 조건은, 드레인 전압 VD=3.6V, 게이트 전압 VG=3.6V, 소스 전압=0V, 기판 전압 VB=0V 이며, 측정 조건은, 드레인 전압=3V, 게이트 전압 VG=3V, 소스 전압 VS=0V 이다.
기판 전압 VB=0V 로 했을 경우의 본 실시예 1 을 사용함으로써, 종래보다도 핫 캐리어 특성이 향상되어 있는 것을 알 수 있다.
[실시예 2]
(실시예 2 의 구성)
도 4 는 본 발명의 실시예 2 를 나타내는 MONOS 구조의 비휘발성 반도체 기 억 장치의 모식적인 종단면도로서, 실시예 1 을 나타내는 도 1 중의 요소와 공통 요소에는 공통의 부호가 붙여져 있다.
본 실시예 2 에서의 MONOS 구조의 비휘발성 반도체 기억 장치는, 실시예 1 과 동일하게, P 형 실리콘 기판 (41) 의 표면 영역에, 정보 저장용 메모리셀부 (42) 와, 이 메모리셀부 (42) 에 대해 정보의 기입이나 판독을 실시하기 위한 주변 회로부 (43) 가 형성되어 있다. 메모리셀부 (42) 에는 복수의 메모리셀 (50-1, 50-2, …) 이 형성되고, 주변 회로부 (43) 에도 복수의 주변 회로 트랜지스터 (예를 들어, NMOS ; 60A, …) 가 형성되어 있다.
본 실시예 2 의 비휘발성 반도체 기억 장치에서는, 메모리셀 (50-1, 50-2, …) 과 주변 회로 트랜지스터 (예를 들어, NMOS (60A)) 의 게이트 전극 (55) 의 측벽에 위치하는 NSG 막 (56c) 으로 이루어지는 사이드월 스페이서의 전하 축적층 (56b) 의 하부에 존재하는 터널 산화막 (56a, 56A) 의 막 두께를 바꾸어, 주변 회로 트랜지스터에 전하 주입이 일어나지 않는 구조로 하고 있는 점이, 실시예 1 의 구조와 상이하다. 즉, 메모리셀 (50-1, 50-2, …) 측 전하 축적층 (56b) 의 하부에 존재하는 터널 산화막 (56a) 의 막 두께와 비교하여, 주변 회로 트랜지스터 (예를 들어, NMOS (60A)) 측 전하 축적층 (56b) 의 하부에 존재하는 터널 산화막 (56A) 의 막 두께를 크게 하여, 전하의 주입을 억제하고 있다.
그 이유는 예를 들어, 주변 회로 NMOS (60A) 에서, 전하 축적층 (56b) 에 전자를 주입하려면, 드레인측 N- 형 영역 (53D) 의 근방에서 발생한 (핫인) 전자를 사 용하여, 전하 축적층 (56b) 의 하부에 존재하는 터널 산화막 (56A) 을 터널링 (터널 전류로서 투과) 하지 않으면 주입되지 않는다. 터널 전류는 Fowler-Noldheime 전류로 나타나고, 터널 산화막 (56A) 의 막 두께에 대해 지수 함수로 의존한다. 이 때문에, 터널 산화막 (56A) 의 막 두께가 두꺼워지면, 터널 전류가 급격하게 감소하여, 전자가 주입되기 어렵게 되기 때문이다.
그 밖의 구성은, 실시예 1 과 동일하다.
(실시예 2 의 제조 방법)
도 5a 및 도 5b 는 도 4 의 비휘발성 반도체 기억 장치에서의 제조 방법예를 나타내는 제조 공정도로서, 실시예 1 의 제조 공정을 나타내는 도 2a, 도 2b 중의 요소와 공통 요소에는 공통의 부호가 붙여져 있다.
본 실시예 2 의 비휘발성 반도체 기억 장치에서는, 예를 들어, 하기의 제조 공정 (1)∼(7) 에 의해 제조된다.
제조 공정 (1) :
실시예 1 과 동일하게, P 형 실리콘 기판 (41) 상에 게이트 산화막 (54) 을 형성하고, 폴리실리콘막을 퇴적한다. 이 위에 레지스트막을 형성하고, 리소그래피 기술을 사용하여, 폴리실리콘막으로부터 게이트 전극 (55) 의 패턴을 형성한다. 드라이 에칭을 사용하여 폴리실리콘막의 에칭을 실시하고, 게이트 전극 (55) 을 형성한다. 애싱 기술과 웨트 세정에 의해 레지스트를 제거한다.
제조 공정 (2) :
게이트 전극 (55) 을 마스크로 하여 이 주위의 게이트 산화막 (54) 을 제거한 후, 열 산화법에 의해 제 1 터널 산화막 (56a-1) 을 형성한다. 제 1 터널 산화막 (56a-1) 으로 피복된 게이트 전극 (55) 를 마스크로 하여, 이온 주입법에 의해, N- 형 불순물의 이온을 실리콘 기판 (41) 에 주입하여, N- 형 불순물층 (53) 을 형성한다. 주입 조건은 예를 들어, 비소를 1e13 (ions/cm-2) 정도 주입한다.
제조 공정 (3) :
전체면에 레지스트막을 형성하고, 리소그래피 기술을 사용하여, 주변 회로부 (43) 을 덮는 레지스트막으로 이루어지는 보호 패턴 (56b-2) 을 형성한다. 웨트 에칭 기술을 사용하고, 보호 패턴 (56b-2) 을 마스크로 하여, 메모리셀부 (42) 의 제 1 터널 산화막 (56a-1) 을 제거한다.
제조 공정 (4) :
애싱 기술 및 웨트 세정에 의해, 레지스트막으로 이루어지는 보호 패턴 (56b-2) 을 제거한다. 열 산화법에 의해, 전체면에 제 2 터널 산화막 (56a) 을 형성한다.
제조 공정 (5) :
CVD 법에 의해 SiN 막 (56b) 을 퇴적한 후, CVD 법에 의해 NSG 막 (56c-1) 을 퇴적한다.
제조 공정 (6) :
드라이 에칭 기술에 의해, NSG 막 (56c-1) 을 전체면 에칭하여 사이드월의 NSG 막 (56c) 을 형성한다. 게이트 전극 (55) 및 NSG 막 (56c) 을 마스크로 하여, 이온 주입법에 의해, N+ 형 불순물의 이온을 실리콘 기판 (41) 에 주입하여, N+ 형 불순물층 (51) 을 형성한다. 주입 조건은, 예를 들어, 비소를 1e15 (ions/cm-2) 정도 주입한다.
제조 공정 (7) :
실시예 1 과 거의 동일하게, CVD 법에 의해, 전체면에 NSG 층 (71) 을 퇴적한다. 레지스트막을 형성하고, 리소그래피 기술에 의해, NSG 층 (71) 에 대해 콘택트홀 (71a) 의 패턴을 형성한다. 드라이 에칭 기술에 의해, NSG 층 (71) 의 에칭을 실시하고, 콘택트홀 (71a) 의 패턴을 형성한다. 애싱 기술 및 웨트 세정에 의해 레지스트막을 제거한다. CVD 법에 의해, 텅스텐/질화티탄을 퇴적한다. CMP 법 또는 에치백법에 의해, 텅스텐 (72) 으로 콘택트홀 (71a) 을 매립한다.
스퍼터법에 의해 배선용 알루미늄/질화티탄을 퇴적한다. 레지스트막을 형성하고, 리소그래피 기술에 의해 메탈 배선 (73) 의 패턴을 형성한다. 드라이 에칭 기술에 의해 알루미늄/질화티탄의 메탈 에칭을 실시하고, 메탈 배선 (73) 의 패턴을 형성한다. 그 후, 애싱 기술 및 웨트 세정에 의해 레지스트막을 제거하는 등 하면, 제조 공정이 종료된다.
(실시예 2 의 효과)
본 실시예 2 에 의하면, 메모리셀 (50-1, 50-2, …) 과 주변 회로 트랜지스터 (예를 들어, NMOS (60A)) 의 게이트 전극 (55) 의 측벽에 위치하는 NSG 막 (56c) 으로 이루어지는 사이드월 스페이서의 전하 축적층 (56b) 의 하부에 존재하는 터널 산화막 (56a, 56A) 의 막 두께를 변화시켜 형성함으로써, 주변 회로 트랜지스터의 전하 주입을 방지할 수 있어, 주변 회로 트랜지스터의 핫 캐리어 특성이 향상된다.
[실시예 3]
(실시예 3 의 구성)
도 6 은 본 발명의 실시예 3 을 나타내는 MONOS 구조의 비휘발성 반도체 기억 장치의 모식적인 종단면도로서, 실시예 1 을 나타내는 도 1 중의 요소와 공통 요소에는 공통의 부호가 붙여져 있다.
본 실시예 3 에서의 MONOS 구조의 비휘발성 반도체 기억 장치는 실시예 1 과 동일하게, P 형 실리콘 기판 (41) 의 표면 영역에, 정보 저장용 메모리셀부 (42) 와, 이 메모리셀부 (42) 에 대해 정보의 기입이나 판독을 실시하기 위한 주변 회로부 (43) 가 형성되어 있다. 메모리셀부 (42) 에는, 복수의 메모리셀 (50-1B, 50-2B, …) 이 형성되고, 주변 회로부 (43) 에도 복수의 주변 회로 트랜지스터 (예를 들어, NMOS ; 60B, …) 가 형성되어 있다.
본 실시예 3 의 비휘발성 반도체 기억 장치에서는, 메모리셀 (50-1B, 50-2B, …) 과 주변 회로 트랜지스터 (예를 들어, NMOS (60B)) 의 전하 축적부 (56-1, 56-2) 의 측벽에, NSG 막 (56d) 으로 이루어지는 사이드월을 형성하고, 메모리셀 (50-1B, 50-2B, …) 과 주변 회로 NMOS (60B) 의 N- 형 영역 (53S, 53D) 의 치수를 변화 시켜, 주변 회로 NMOS (60B) 에 전하 주입이 일어나지 않는 구조로 하고 있는 점이 실시예 1 의 구조와 다르다. 즉, 메모리셀 (50-1B, 50-2B, …) 측 N- 형 영역 (53S, 53D) 의 폭에 비해, 주변 회로 NMOS (60B) 측 N- 형 영역 (53S, 53D) 의 폭을 크게 하여, 주변 회로 NMOS (60B) 에 대한 전하 주입을 억제하고 있다.
그 이유는, N- 형 영역 (53S, 53D) 은 드레인 근방의 전계를 낮추기 위해 형성되는 것으로서, N- 형 영역 (53S, 53D) 의 폭이 커지면 드레인 근방의 전계가 작아진다. 드레인 근방의 전계가 작아지면, 핫인 전자나 정공의 발생률이 저하되고, 전하 축적층 (56b) 의 전자 주입율이 저하되어, 핫 캐리어 특성도 향상되기 때문이다.
그 밖의 구성은, 실시예 1 과 동일하다.
(실시예 3 의 제조 방법)
도 7a 및 도 7b 는 도 6 의 비휘발성 반도체 기억 장치에서의 제조 방법예를 나타내는 제조 공정도로서, 실시예 1 의 제조 공정을 나타내는 도 2a, 도 2b 중의 요소와 공통 요소에는 공통의 부호가 붙여져 있다.
본 실시예 3 의 비휘발성 반도체 기억 장치에서는 예를 들어, 하기의 제조 공정 (1)∼(7) 에 의해 제조된다.
제조 공정 (1) :
실시예 1 과 동일하게, P 형 실리콘 기판 (41) 상에 게이트 산화막 (54) 을 형성하고, 폴리실리콘막을 퇴적한다. 이 위에 레지스트막을 형성하고, 리소그래피 기술을 사용하여, 폴리실리콘막으로부터 게이트 전극 (55) 의 패턴을 형성한다. 드라이 에칭을 사용하여, 폴리실리콘막의 에칭을 실시하고, 게이트 전극 (55) 의 형성을 실시한다. 애싱 기술과 웨트 세정에 의해 레지스트를 제거한다.
제조 공정 (2) :
실시예 1 과 동일하게, 게이트 전극 (55) 을 마스크로 하여 이 주위의 게이트 산화막 (54) 을 제거한 후, 열 산화법에 의해 터널 산화막 (56a) 을 형성한다. 터널 산화막 (56a) 으로 피복된 게이트 전극 (55) 을 마스크로 하여, 이온 주입법에 의해, N- 형 불순물의 이온을 실리콘 기판 (41) 에 주입하여, N- 형 불순물층 (53) 을 형성한다. 주입 조건은 예를 들어, 비소를 1e13 (ions/cm-2) 정도 주입한다.
제조 공정 (3) :
CVD 법에 의해 질화실리콘막 (56b) 을 퇴적한 후, CVD 법에 의해 NSG 막 (56c-1) 을 퇴적한다.
제조 공정 (4) :
드라이 에칭 기술에 의해, NSG 막 (56c-1) 을 전체면 에칭하여 사이드월을 형성하고, 게이트 전극 (55) 의 양 측벽에 전하 축적부 (56-1, 56-2) 를 형성한다. 레지스트막을 형성하고, 리소그래피 기술을 사용하여, 주변 회로부 (43) 의 보호 패턴 (56b-3) 을 형성한다. 게이트 전극 (55), 전하 축적부 (56-1, 56-2), 및 보호 패턴 (56b-3) 을 마스크로 하여, 이온 주입법에 의해 N+ 형 불순물 이온을 실리콘 기판 (41) 에 주입하여, N+ 형 불순물층 (51) 으로 이루어지는 소스 영역 (51S) 및 드레인 영역 (51D) 을 형성한다. 이온의 주입 조건은 예를 들어, 비소를 1e15 (ions/cm-2) 정도 주입한다.
제조 공정 (5) :
애싱 기술 및 웨트 세정에 의해 레지스트막을 제거한다. CVD 법에 의해 NSG 막 (56d-1) 을 퇴적한다.
제조 공정 (6) :
드라이 에칭 기술에 의해 NSG 막 (56d-1) 을 전체면 에칭하여, 사이드월을 형성하여, 전하 축적부 (56-1, 56-2) 의 측벽에 NSG 막 (56d) 을 형성한다. 레지스트막을 형성하고, 리소그래피 기술을 사용하여, 메모리셀부 (42) 에 보호 패턴 (56b-4) 을 형성한다. 주변 회로부 (43) 의 게이트 전극 (55), 전하 축적부 (56-1, 56-2) 및 보호 패턴 (56b-4) 을 마스크로 하여, 이온 주입법에 의해, N+ 형 불순물 이온을 실리콘 기판 (41) 에 주입하여, 주변 회로부 (43) 에 N+ 형 불순물층 (51) 으로 이루어지는 소스 영역 (51S) 및 드레인 영역 (51D) 을 형성한다. 이온의 주입 조건은 예를 들어, 비소를 1e15 (ions/cm-2) 정도 주입한다. 애싱 기술 및 웨트 세정에 의해, 레지스트막으로 이루어지는 보호 패턴 (56b-4) 을 제거한다.
제조 공정 (7) :
실시예 1 과 거의 동일하게, CVD 법에 의해, 전체면에 NSG 층 (71) 을 퇴적한다. 레지스트막을 형성하고, 리소그래피 기술에 의해, NSG 층 (71) 에 대해 콘택트홀 (71a) 의 패턴을 형성한다. 드라이 에칭 기술에 의해 NSG 층 (71) 의 에칭을 실시하고, 콘택트홀 (71a) 의 패턴을 형성한다. 애싱 기술 및 웨트 세정에 의해 레지스트막을 제거한다. CVD 법에 의해 텅스텐/질화티탄을 퇴적한다. CMP 법 또는 에치백법에 의해, 텅스텐 (72) 으로 콘택트홀 (71a) 을 매립한다.
스퍼터법에 의해 배선용 알루미늄/질화티탄을 퇴적한다. 레지스트막을 형성하고, 리소그래피 기술에 의해 메탈 배선 (73) 의 패턴을 형성한다. 드라이 에칭 기술에 의해 알루미늄/질화티탄의 메탈 에칭을 실시하고, 메탈 배선 (73) 의 패턴을 형성한다. 그 후, 애싱 기술 및 웨트 세정에 의해 레지스트막을 제거하는 등 하면, 제조 공정이 종료된다.
(실시예 3 의 효과)
본 실시예 3 에 의하면, 다음의 (A), (B) 와 같은 효과가 있다.
(A) 메모리셀 (50-1B, 50-2B, …) 과 주변 회로 NMOS (60B) 의 N- 형 영역 (53S, 53D) 의 치수를 변화시켜, 주변 회로 NMOS (60B) 에 전하 주입이 일어나지 않는 구조로 함으로써, 주변 회로 트랜지스터의 전하 주입을 방지할 수 있어, 주변 회로 트랜지스터의 핫 캐리어 특성이 향상된다.
(B) 도 6 의 비휘발성 반도체 기억 장치에 있어서, 소스측 N- 형 영역 (53S) 이나 드레인측 N- 형 영역 (53D) 을 생략해도 된다. 이러한 장치에서는, 게이트 전극 (55) 에서 소스 영역 (51S)/드레인 영역 (51D) 까지의 거리를 변화시켜, 주변 회로 트랜지스터에 전하 주입이 일어나지 않는 구조로 함으로써, 주변 회로 트랜지스터의 전하 주입을 방지할 수 있어, 주변 회로 트랜지스터의 핫 캐리어 특성이 향상된다.
또한, 본 발명은 상기 실시예 1∼3 에 한정되지 않고, 비휘발성 반도체 기억 장치의 단면 구조나 구성 소재, 또는 그 제조 공정 등을 여러 가지로 변경할 수 있다.
청구항 제 1 항, 제 2 항에 관련된 발명에 의하면, 메모리셀 트랜지스터는 전하 축적층이 존재하는 구조이고, 주변 회로 트랜지스터에는 전하 축적층이 존재하지 않는 구조를 사용함으로써, 주변 회로 트랜지스터의 전하 주입을 방지할 수 있어, 주변 회로 트랜지스터의 핫 캐리어 특성이 향상된다.
청구항 제 3 항, 제 4 항에 관련된 발명에 의하면, 메모리셀 트랜지스터와 주변 회로 트랜지스터의 게이트 전극 측벽에 위치하는 제 1, 제 2 절연막에서의 하부 주변의 막 두께를 변화시켜 형성함으로써, 주변 회로 트랜지스터의 전하 주입을 방지할 수 있어, 주변 회로 트랜지스터의 핫 캐리어 특성이 향상된다.
청구항 제 5 항 내지 제 8 항에 관련된 발명에 의하면, 메모리셀 트랜지스터와 주변 회로 트랜지스터의 저농도 불순물층의 폭, 또는, 게이트 전극에서 반도체 불순물층 (예를 들어, 고농도 불순물층) 까지의 거리를 변화시켜, 주변 회로 트랜지스터에 전하 주입이 일어나지 않는 구조로 함으로써, 주변 회로 트랜지스터의 전하 주입을 방지할 수 있어, 주변 회로 트랜지스터의 핫 캐리어 특성이 향상된다.

Claims (8)

  1. 제 1 게이트 전극과, 상기 제 1 게이트 전극의 측벽 및 상기 측벽의 하부 주변에 형성된 제 1 절연막과, 상기 제 1 절연막의 측면에 형성된 제 1 사이드월을 갖는 메모리셀 트랜지스터를 복수개 구비한 메모리셀부, 및
    상기 메모리셀부의 근방에 형성되고, 제 2 게이트 전극과, 상기 제 2 게이트 전극의 측벽 및 상기 측벽의 하부 주변에 형성된 제 2 절연막과, 상기 제 2 절연막의 측면에 형성된 제 2 사이드월을 갖는 주변 회로 트랜지스터를 복수개 구비하고, 상기 메모리셀부에 대한 기억 동작을 제어하는 주변 회로부를 갖고,
    상기 메모리셀부 및 상기 주변 회로부 중, 상기 메모리셀부에서의 상기 제 1 절연막의 하부 주변 상에, 또한 상기 제 1 절연막의 측면과 상기 제 1 사이드월 사이에, 절연막으로 이루어지는 전하 축적층을 형성한 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  2. 메모리셀 트랜지스터의 제 1 게이트 전극과 주변 회로 트랜지스터의 제 2 게이트 전극을 기판 상에 형성하는 공정,
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 마스크로 하여, 저농도 불순물 이온을 상기 기판에 주입하는 공정,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 포함하는 영역에, 절연층으로 이루어지는 전하 축적층을 형성하고, 상기 전하 축적층에서의 상기 제 1 게이트 전극 개소를 피복하는 보호 패턴을 형성하는 공정,
    상기 보호 패턴을 마스크로 하여, 상기 제 2 게이트 전극 개소에서의 상기 전하 축적층을 에치에 의해 제거하는 공정,
    상기 보호 패턴을 제거한 후, 상기 제 1 게이트 전극 개소 및 상기 제 2 게이트 전극 개소에 사이드월을 생성하는 공정, 및
    상기 제 1 게이트 전극, 상기 제 2 게이트 전극, 및 상기 사이드월을 마스크로 하여, 고농도 불순물 이온을 상기 기판에 주입하는 공정을 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 제조 방법.
  3. 제 1 게이트 전극과, 상기 제 1 게이트 전극의 측벽 및 상기 측벽의 하부 주변에 형성된 제 1 절연막과, 상기 제 1 절연막의 하부 주변 상에, 또한 상기 제 1 절연막의 측면에 형성된 절연막으로 이루어지는 제 1 전하 축적층과, 상기 제 1 전하 축적층의 측면에 형성된 제 1 사이드월을 갖는 메모리셀 트랜지스터를 복수개 구비한 메모리셀부, 및
    상기 메모리셀부의 근방에 형성되고, 제 2 게이트 전극과, 상기 제 2 게이트 전극의 측벽 및 상기 측벽의 하부 주변에 형성된 제 2 절연막과, 상기 제 2 절연막의 하부 주변 상에, 또한 상기 제 2 절연막의 측면에 형성된 절연층으로 이루어지는 제 2 전하 축적층과, 상기 제 2 전하 축적층의 측면에 형성된 제 2 사이드월을 갖고, 상기 제 2 절연막에서의 상기 하부 주변의 막 두께가, 상기 제 1 절연막에서의 상기 하부 주변의 막 두께보다 큰 주변 회로 트랜지스터를 복수개 구비하고, 상기 메모리셀부에 대한 기억 동작을 제어하는 주변 회로부를 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  4. 메모리셀 트랜지스터의 제 1 게이트 전극과 주변 회로 트랜지스터의 제 2 게이트 전극을 기판 상에 형성하는 공정,
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 마스크로 하여, 저농도 불순물 이온을 상기 기판에 주입하는 공정,
    상기 제 1 게이트 전극의 측벽 및 상기 측벽의 하부 주변에 제 1 절연막을 형성함과 함께, 상기 제 2 게이트 전극의 측벽 및 상기 측벽의 하부 주변에, 상기 제 1 절연막의 두께보다 큰 막 두께의 제 2 절연막을 형성하는 공정,
    상기 제 1 절연막의 하부 주변 상에, 또한 상기 제 1 절연막의 측면과, 상기 제 2 절연막의 하부 주변 상에, 또한 상기 제 2 절연막의 측면에, 절연층으로 이루어지는 전하 축적층을 형성함과 함께, 상기 전하 축적층의 측면에 사이드월을 형성하는 공정, 및
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 마스크로 하여, 고농도 불순물 이온을 상기 기판에 주입하는 공정을 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 제조 방법.
  5. 제 1 게이트 전극과, 상기 제 1 게이트 전극의 측벽 및 상기 측벽의 하부 주변에 형성된 제 1 절연막과, 상기 제 1 절연막의 하부 주변 상에, 또한 상기 제 1 절연막의 측면에 형성된 절연막으로 이루어지는 제 1 전하 축적층과, 상기 제 1 전하 축적층의 측면에 형성된 제 1 사이드월과, 상기 제 1 절연막의 하부 주변의 아래에 형성된 제 1 저농도 불순물층과, 상기 제 1 저농도 불순물층의 외측 가장자리에 형성된 제 1 고농도 불순물층을 갖는 메모리셀 트랜지스터를 복수개 구비한 메모리셀부, 및
    상기 메모리셀부의 근방에 형성되고, 제 2 게이트 전극과, 상기 제 2 게이트 전극의 측벽 및 상기 측벽의 하부 주변에 형성된 제 2 절연막과, 상기 제 2 절연막의 하부 주변 상에, 또한 상기 제 2 절연막의 측면에 형성된 절연층으로 이루어지는 제 2 전하 축적층과, 상기 제 2 전하 축적층의 측면에 형성된 제 2 사이드월과, 상기 제 2 절연막의 하부 주변의 아래에 형성되고, 상기 제 1 저농도 불순물층보다 큰 폭의 제 2 저농도 불순물층과, 상기 제 2 저농도 불순물층의 외측 가장자리에 형성된 제 2 고농도 불순물층을 갖는 주변 회로 트랜지스터를 복수개 구비하고, 상기 메모리셀부에 대한 기억 동작을 제어하는 주변 회로부를 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  6. 메모리셀 트랜지스터의 제 1 게이트 전극과 주변 회로 트랜지스터의 제 2 게이트 전극을 기판 상에 형성하는 공정,
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 마스크로 하여, 저농도 불순물 이온을 상기 기판에 주입하여 저농도 불순물층을 형성하는 공정,
    상기 제 1 게이트 전극의 측벽 및 상기 측벽의 하부 주변에 제 1 절연막을 형성함과 함께, 상기 제 2 게이트 전극의 측벽 및 상기 측벽의 하부 주변에 제 2 절연막을 형성하는 공정,
    상기 제 1 절연막의 하부 주변 상에, 또한 상기 제 1 절연막의 측면과, 상기 제 2 절연막의 하부 주변 상에, 또한 상기 제 2 절연막의 측면에, 절연층으로 이루어지는 전하 축적층을 형성함과 함께, 상기 전하 축적층의 측면에 사이드월을 형성하는 공정, 및
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 마스크로 하여, 고농도 불순물 이온을 상기 기판에 주입하여 고농도 불순물층을 형성하고, 상기 고농도 불순물층에 의해, 상기 제 2 절연막 아래의 상기 저농도 불순물층을 상기 제 1 절연막 아래의 상기 저농도 불순물층보다 큰 폭으로 설정하는 공정을 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 제조 방법.
  7. 제 1 게이트 전극과, 상기 제 1 게이트 전극의 측벽 및 상기 측벽의 하부 주변에 형성된 제 1 절연막과, 상기 제 1 절연막의 하부 주변 상에, 또한 상기 제 1 절연막의 측면에 형성된 절연막으로 이루어지는 제 1 전하 축적층과, 상기 제 1 전하 축적층의 측면에 형성된 제 1 사이드월과, 상기 제 1 절연막에서의 하부 주변 아래이고 또한 이 하부 주변의 외측에 위치하고, 상기 제 1 게이트 전극으로부터 제 1 거리만큼 떨어져 형성된 제 1 반도체 불순물층을 갖는 메모리셀 트랜지스터를 복수개 구비한 메모리셀부, 및
    상기 메모리셀부의 근방에 형성되고, 제 2 게이트 전극과, 상기 제 2 게이트 전극의 측벽 및 상기 측벽의 하부 주변에 형성된 제 2 절연막과, 상기 제 2 절연막의 하부 주변 상에, 또한 상기 제 2 절연막의 측면에 형성된 절연층으로 이루어지는 제 2 전하 축적층과, 상기 제 2 전하 축적층의 측면에 형성된 제 2 사이드월과, 상기 제 2 절연막에서의 하부 주변 아래이고 또한 이 하부 주변의 외측에 위치하고, 상기 제 2 게이트 전극으로부터 상기 제 1 거리보다 큰 제 2 거리만큼 떨어져 형성된 제 2 반도체 불순물층을 갖는 주변 회로 트랜지스터를 복수개 구비하고, 상기 메모리셀부에 대한 기억 동작을 제어하는 주변 회로부를 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  8. 메모리셀 트랜지스터의 제 1 게이트 전극과 주변 회로 트랜지스터의 제 2 게이트 전극을 기판 상에 형성하는 공정,
    상기 제 1 게이트 전극의 측벽 및 상기 측벽의 하부 주변에 제 1 절연막을 형성함과 함께, 상기 제 2 게이트 전극의 측벽 및 상기 측벽의 하부 주변에 제 2 절연막을 형성하는 공정,
    상기 제 1 절연막의 하부 주변 상에, 또한 상기 제 1 절연막의 측면과, 상기 제 2 절연막의 하부 주변 상에, 또한 상기 제 2 절연막의 측면에, 절연층으로 이루어지는 전하 축적층을 형성함과 함께, 상기 전하 축적층의 측면에 사이드월을 형성하는 공정, 및
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극을 마스크로 하여, 불순물 이온을 상기 기판에 주입하고, 상기 제 1 게이트 전극으로부터 제 1 거리만큼 떨어진 위치와, 상기 제 2 게이트 전극으로부터 상기 제 1 거리보다 큰 제 2 거리만큼 떨어진 위치에, 반도체 불순물층을 형성하는 공정을 갖는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 제조 방법.
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