JP5469893B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置、特に不揮発性半導体記憶装置、及びその製造方法に関する。

メモリセル部と周辺回路部とを有する半導体不揮発性メモリにおいて、ホットキャリアによる周辺回路部の劣化を防止するために、周辺回路部のトランジスタを構成する電荷蓄積部の絶縁膜にＮＳＧ膜を設けることで、該周辺回路部における絶縁膜の厚みを、ＮＳＧ膜の厚み分だけ、メモリセル部のトランジスタを構成するに対して厚くする技術が知られている（例えば、特許文献１、特許文献２参照）。

特開２００８−２４４０９７ 特開２００７−１５７８７４

しかしながら、上記の如き従来の技術では、周辺回路部において、半導体基板における電荷蓄積部の下方に形成される不純物低密度拡散領域が、ゲート電極に対しオフセットして形成されやすい問題があった。

本発明は、第２領域において不純物低密度拡散領域をゲート電極に近接して形成することができる半導体装置、及びその製造方法を得ることが目的である。

請求項１記載の発明に係る半導体装置は、半導体基板に設定された第１領域に形成された第１トランジスタと、前記半導体基板に設定された第２領域に形成された第２トランジスタとを備え、前記第１トランジスタは、前記半導体基板上にゲート絶縁膜を介して形成された第１ゲート電極と、前記半導体基板における前記第１ゲート電極を挟む位置に形成された一対の第１不純物低濃度拡散領域と、前記半導体基板における前記一対の第１不純物低濃度拡散領域上で前記第１ゲート電極に隣接して設けられ、前記第１不純物低濃度拡散領域に接する絶縁膜と、該絶縁膜上に積層された電荷蓄積用膜とを含む積層構造とされた一対の第１側壁部と、含んで構成されており、前記第２トランジスタは、前記半導体基板上にゲート絶縁膜を介して形成された第２ゲート電極と、前記半導体基板における前記第２ゲート電極を挟む位置に形成された一対の第２不純物低濃度拡散領域と、前記半導体基板における前記一対の第２不純物低濃度拡散領域上で前記第２ゲート電極に隣接して設けられ、前記第２不純物低濃度拡散領域に接するシリコン酸化膜と前記第１側壁部の絶縁膜と同種の絶縁膜とが少なくとも前記半導体基板の厚み方向に積層されて成る絶縁層と、該絶縁膜上にさらに積層された電荷蓄積用膜とを含む積層構造とされた一対の第２側壁部と、を含んで構成されており、前記第２側壁部を構成する前記シリコン酸化膜は、前記第２不純物低濃度拡散領域に接する部分に対し前記第２ゲート電極の側壁に側方から接する部分が薄いか、又は前記第２ゲート電極の側壁に側方から接する部分を有しない。

請求項１記載の半導体装置は、半導体基板における一対の第１不純物低濃度拡散領域上に第１ゲート電極に隣接して一対の第１側壁部が形成されることで第１トランジスタが構成されており、半導体基板における一対の第２不純物低濃度拡散領域上に第２ゲート電極に隣接して一対の第２側壁部が形成されることで第１トランジスタが構成されている。第１トランジスタを構成する第１側壁部は、第１不純物低濃度拡散領域上に隣接する絶縁膜と、該絶縁膜上に積層された電荷蓄積用膜とを含む積層構造とされている。一方、第２トランジスタを構成する第２側壁部は、第２不純物低濃度拡散領域上に隣接する積層構造の絶縁層と、該絶縁層上に積層された電荷蓄積用膜とを含む積層構造とされている。

ここで、本半導体装置では、第２トランジスタを構成する第２側壁部が、シリコン酸化膜と、第１側壁部の絶縁膜と同種の絶縁膜との積層構造を成すため、第２トランジスタは第１トランジスタに対し絶縁層（絶縁膜）の厚みが厚い、すなわち不純物低濃度拡散領域から電荷蓄積用膜までの距離が長い。このため、第２トランジスタは、第１トランジスタに対し側壁部へのホットキャリアの注入が抑制され、第１領域側からのホットキャリアによる劣化に対し保護される。

そして、本半導体装置では、第２トランジスタの絶縁層の厚みを確保するためのシリコン酸化膜が、第２不純物低濃度拡散領域を覆う部分に対しゲート電極を側方から覆う部分が薄肉とされるか、又はゲート電極を側方から覆う部分を有しない。このため、本半導体装置では、半導体基板の主面（第２不純物低濃度拡散領域）に沿う方向における第２側壁部の厚みが薄く抑えられ、該方向における第２ゲート電極に対する第２不純物低濃度拡散領域のオフセットを抑制することができる。

このように、請求項１記載の半導体装置では、第２領域において不純物低密度拡散領域をゲート電極に近接して形成することができる。

請求項２記載の発明に係る半導体装置は、請求項１記載の半導体装置において、前記第２側壁部を構成する前記絶縁膜は、前記シリコン酸化膜上に、前記第１側壁部の絶縁膜と同じ厚みの絶縁膜を積層して構成されている。

請求項２記載の半導体装置では、第２側壁部の絶縁層を成す絶縁膜が第１側壁部の絶縁膜と同種で同じ厚みであるため、該第２側壁部の絶縁層を成す絶縁膜を、シリコン酸化膜の形成後に第１側壁部の絶縁膜と同じ工程で形成することができる。

請求項３記載の発明に係る半導体装置の製造方法は、半導体基板を準備する工程と、前記半導体基板に第１領域及び第２領域を設定する工程と、前記第１領域及び第２領域の半導体基板の表面上に、絶縁膜及び導電膜を順次に積層して形成した後、前記導電膜をパターニングすることで、前記第１領域に第１ゲート電極を形成すると共に、前記第２領域に第２ゲート電極を形成する工程と、前記半導体基板の表面、前記第１ゲート電極及び前記第２ゲート電極を覆うシリコン酸化膜を、半導体基板の表面を覆う部分に対し前記第１、第２ゲート電極の側壁を側方から覆う部分が薄いか、又は前記第１、第２ゲート電極の側壁を側方から覆う部分が生じないように形成した後、前記第１領域の前記シリコン酸化膜を選択的に除去する工程と、前記第１領域の半導体基板上に、第１ゲート電極を覆うシリコン熱酸化膜を熱酸化によって形成すると共に、前記第２領域の前記シリコン酸化膜上に、前記第２ゲート電極を覆うシリコン熱酸化膜を形成する工程と、前記シリコン熱酸化膜上に、電荷蓄積用膜を形成する工程と、前記第１領域において前記第１ゲート電極、前記シリコン熱酸化膜、及び前記電荷蓄積用膜をマスクとし、前記第２領域において前記第２ゲート電極、前記シリコン酸化膜、前記シリコン熱酸化膜、及び前記電荷蓄積用膜をマスクとして、不純物イオンを低濃度に注入して不純物低濃度拡散領域を形成する工程と、前記電荷蓄積用膜上に絶縁膜を積層して、該電荷蓄積用膜を含む側壁用積層膜を形成する工程と、前記半導体基板の表面に垂直な方向からのエッチングにより、前記側壁用積層膜と、前記第１領域のシリコン熱酸化膜と、前記第２領域のシリコン熱酸化膜及びシリコン酸化膜とをエッチングすることで、前記第１ゲート電極の側壁に隣接する第１側壁部を形成すると共に、前記第２ゲート電極の側壁に第２側壁部を形成する工程と、前記第１ゲート電極、第１側壁部、第２ゲート電極及び第２側壁部をマスクとして、不純物イオンを高濃度に注入して不純物拡散領域を形成する工程と、を含む。

請求項３記載の半導体装置の製造方法では、準備した半導体基板に第１、第２領域を設定し、これら第１、第２領域上に絶縁膜、導電膜をこの順で積層してパターニングすることで、第１領域に第１ゲート電極を形成すると共に、第２領域に大２ゲート電極を形成する。次いで、半導体基板の表面、第１ゲート電極及び第２ゲート電極を覆うシリコン酸化膜を形成した後、第１領域のシリコン酸化膜を選択的に除去することで、第２領域にのみシリコン酸化膜を形成する（残す）。次いで、第１、第２領域にシリコン熱酸化膜、電荷蓄積用膜（第１、第２側壁用積層膜の一部）をこの順で積層した後、これらの膜、各ゲート電極、第２領域のシリコン酸化膜をマスクにして、不純物イオンを低濃度に注入して不純物低濃度拡散領域を形成する。第１、第２側壁用積層膜の残余の一部と成る絶縁膜等を積層した後にこれらを適宜エッチングして第１、第２側壁部を形成する。さらに、第１ゲート電極、第１側壁部、第２ゲート電極及び第２側壁部をマスクとして、不純物イオンを高濃度に注入して不純物拡散領域を形成する。以上により、第１、第２領域にそれぞれトランジスタが形成された半導体装置が製造される。

この方法で製造された半導体装置では、第２領域の第２側壁部は、シリコン酸化膜の厚み分だけ、第１側壁部に対して半導体基板の厚み方向に厚く構成される。このため、第２領域のトランジスタにおいては、第１領域のトランジスタと比較して、不純物低濃度拡散領域から電荷蓄積用膜までの距離が長く、第１トランジスタよりも側壁部へのホットキャリアが注入され難く、第１領域側からのホットキャリアによる劣化に対し保護される。

ここで、本半導体装置の製造方法では、第２領域の第２側壁部を成すシリコン酸化膜を、半導体表面を覆う部分に対し第２ゲート電極の側壁を側方から覆う部分が薄いか、又は第２ゲート電極の側壁を側方から覆う部分が生じないように形成する。このため、第２ゲート電極の側壁を側方から覆うシリコン酸化膜が半導体表面を覆う部分と同等に厚い構成と比較して、不純物イオンを低濃度に注入して不純物低濃度拡散領域を形成する際に、マスクとなる部分の半導体基板の表面に沿う方向の厚みが薄いこととなる。これにより、本半導体装置の製造法では、第２領域の不純物低濃度拡散領域を、第２ゲート電極に近接して（オフセットを抑制又は防止して）形成することができる。

このように、請求項３記載の半導体装置の製造方法では、第２領域において不純物低密度拡散領域をゲート電極に近接して形成することができる。

請求項４記載の発明に係る半導体装置の製造方法は、請求項３記載の半導体装置の製造方法において、前記半導体基板の表面、前記第１ゲート電極及び前記第２ゲート電極を覆うシリコン酸化膜を形成する工程は、スパッタ法又は原子膜蒸着法によって行われる。

請求項４記載の半導体装置の製造方法では、スパッタ法又は原子膜蒸着法を用いてシリコン酸化膜を形成するので、該シリコン酸化膜の半導体基板の表面を覆う部分に対し第２ゲート電極を側方から覆う部分を薄くしたり、該シリコン酸化膜が第２ゲート電極を側方から覆う部分を有しない形状としたりすることができる。
請求項５記載の発明に係る半導体装置は、メモリセル部及び周辺回路部が形成された半導体基板を備え、前記周辺回路部に形成されたトランジスタは、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板における前記ゲート電極を挟む位置に形成された一対の不純物低濃度拡散領域と、前記半導体基板における前記一対の不純物低濃度拡散領域上で前記ゲート電極に隣接し、前記一対の不純物低濃度拡散領域に接し、前記ゲート絶縁膜より厚く設けられたシリコン酸化膜上に、前記ゲート電極の側壁に接するように設けられた絶縁膜が積層されて成る絶縁層と、該絶縁層上にさらに積層された電荷蓄積用膜と、を含む一対の側壁部と、を備え、前記シリコン酸化膜は、前記不純物低濃度拡散領域に接する部分に対し前記ゲート電極の側壁に側方から接する部分が薄いか、又は前記ゲート電極の側壁に側方から接する部分を有しない。
請求項６記載の発明に係る半導体装置は、半導体基板の第１領域に形成された第１トランジスタと、前記半導体基板の第２領域に形成された第２トランジスタとを備え、前記第１トランジスタは、第１ゲート電極と、前記半導体基板における前記第１ゲート電極を挟む位置に形成された第１不純物拡散領域と、前記第１ゲート電極の側部の位置に形成された第１絶縁膜と電荷蓄積用膜とが積層されて成る第１絶縁層と、を含んで構成されており、前記第２トランジスタは、第２ゲート電極と、前記半導体基板における前記第２ゲート電極を挟む位置に形成された第２不純物拡散領域と、前記第２ゲート電極の側部の位置に形成された第２絶縁膜と第３絶縁膜と電荷蓄積用膜とが積層されて成る第２絶縁層と、を含んで構成されており、前記第２絶縁膜は、一方の面で前記第２不純物拡散領域と接すると共に、もう一方の面で前記第３絶縁膜と接し、かつ前記半導体基板の表面に沿って平坦状を成している。
請求項７記載の発明に係る半導体装置は、請求項６記載の半導体装置において、前記第２ゲート電極は、前記半導体基板上にゲート絶縁膜を介して形成されており、前記第２絶縁膜は、前記ゲート絶縁膜と接している。
請求項８記載の発明に係る半導体装置は、請求項６又は請求項７記載の半導体装置において、前記第１領域はメモリセル部であり、前記第２領域は周辺回路部である。
請求項９記載の発明に係る半導体装置は、請求項６乃至請求項８の何れか１項記載の半導体装置において、前記第２絶縁膜はシリコン酸化膜からなる。

以上説明したように本発明に係る半導体装置、及びその製造方法では、第２領域において不純物低密度拡散領域をゲート電極に近接して形成することができるという優れた効果を有する。

本発明の実施形態に係る半導体不揮発性メモリの概略構成を模式的に示す断面図である。 本発明の実施形態に係る半導体不揮発性メモリの製造方法を説明するための工程図（その１）である。 本発明の実施形態に係る半導体不揮発性メモリの製造方法を説明するための工程図（その２）である。 本発明の実施形態に係る半導体不揮発性メモリの製造方法を説明するための工程図（その３）である。 本発明の実施形態に係る半導体不揮発性メモリの製造方法を説明するための工程図（その４）である。 本発明の実施形態に係る半導体不揮発性メモリの製造方法を説明するための工程図（その５）である。 本発明の実施形態に係る半導体不揮発性メモリの製造方法を説明するための工程図（その６）である。 本発明の実施形態との比較例に係る半導体不揮発性メモリの断面図である。

本発明の実施形態に係る半導体装置である不揮発性半導体記憶装置としての半導体不揮発性メモリ１０について、図１〜図７に基づいて説明する。なお、以下の説明では、便宜上、各図において矢印ＵＰにて示す紙面の上側を半導体不揮発性メモリ１０の上側ということとする。先ず、半導体不揮発性メモリ１０の構成及び作用を説明し、次いで、半導体不揮発性メモリ１０の製造方法を説明することとする。

（半導体不揮発性メモリの構成）
図１には、半導体不揮発性メモリ１０の概略全体構成が断面図にて示されている。この図に示される如く、半導体不揮発性メモリ１０は、第１導電型の半導体基板としてのＰ型半導体基板１２に、第１領域としての情報格納用のメモリセル部１４と、第２領域としての周辺回路部（ロジック部）１６とが形成されて構成されている。周辺回路部１６は、メモリセル部１４に対して情報の書き込みや読み出しを行う機能を有する。

具体的には、メモリセル部１４には、第１ＭＯＳ型電界効果トランジスタ１８（以下、「第１ＭＯＳＦＥＴ１８」という）が形成され、周辺回路部１６には、第２ＭＯＳ型電界効果トランジスタ２０（以下、「第２ＭＯＳＦＥＴ２０」という）が形成されている。なお、メモリセル部１４、周辺回路部１６には、それぞれ複数の第１ＭＯＳＦＥＴ１８、第２ＭＯＳＦＥＴ２０が形成されるが、図１では代表して各１つのトランジスタを示している。また、層間絶縁膜、コンタクトホール、及び層間絶縁膜上に形成されるメタル配線等については図示及び説明を省略することとする。

メモリセル部１４に形成された第１ＭＯＳＦＥＴ１８は、第１ゲート電極２２と、一対の第１不純物拡散領域２４と、第１側壁部（電荷蓄積部）としての一対の第１サイドウォール部２６とを備えている。第１ゲート電極２２は、Ｐ型半導体基板１２におけるメモリセル部１４の形成領域（第１領域）の上表面１２Ａ上に、第１ゲート絶縁膜２８を介して設けられている。第１ゲート電極２２は、例えば、ポリシリコン膜と金属シリサイド膜としてのタングステンシリサイド膜とを積層して（ポリサイド構造として）形成されている（図示省略）。また、この第１ゲート電極２２上には、第１窒化膜マスク３０が形成されている。

一対の第１不純物拡散領域２４は、Ｐ型半導体基板１２中において上表面１２Ａに臨むように設けられた領域であって、Ｎ型の不純物として、例えば砒素（Ａｓ）を高濃度に拡散した領域とされている。これら一対の第１不純物拡散領域２４は、平面視で第１ゲート電極２２を離間した位置から挟むように配置されており、第１ＭＯＳＦＥＴ１８の動作時には主電極領域、すなわちドレイン又はソースとして機能する構成である。

また、半導体不揮発性メモリ１０では、一対の第１不純物拡散領域２４における第１ゲート電極２２側に隣接されると共に第１サイドウォール部２６（上表面１２Ａ）の下側に隣接して形成された一対の第１不純物低濃度拡散領域３２（以下、「第１ＬＤＤ領域３２」という）を備えている。第１ＬＤＤ領域３２は、第１不純物拡散領域２４よりも不純物濃度が低く、かつ第１不純物拡散領域と同じ導電型（この実施形態ではＮ型）の領域である。第１ＬＤＤ領域３２は、Ｎ型の不純物として、例えば例えばリン（Ｐ）が低濃度に注入されて形成されている。

一対の第１サイドウォール部２６は、それぞれＰ型半導体基板１２の上表面１２Ａ上において、第１ゲート電極２２を挟むように該第１ゲート電極２２に隣接して設けられている。具体的には、一対の第１サイドウォール部２６は、Ｐ型半導体基板１２の上表面１２Ａ上において、第１ゲート絶縁膜２８、第１ゲート電極２２及び第１窒化膜マスク３０の各側面に接しつつ、第１窒化膜マスク３０の高さと略同じ高さとなるように設けられている。また、一対の第１サイドウォール部２６は、それぞれ上表面１２Ａ上に臨む第１ＬＤＤ領域３２及び第１不純物拡散領域２４上に隣接配置されている。

そして、各第１サイドウォール部２６は、それぞれ第１下部絶縁膜としてのシリコン熱酸化膜３４、第１電荷蓄積用膜３６、第１上部用絶縁膜３８及び第１側壁用窒化膜４０が下側から順次に積層されて構成されており、電荷蓄積可能な積層構造（ＯＮＯ構造）を成している。シリコン熱酸化膜３４は、Ｐ型半導体基板１２の上表面１２Ａ（第１ＬＤＤ領域３２）、第１ゲート絶縁膜２８、第１ゲート電極２２及び第１窒化膜マスク３０の各側面に接する略Ｌ字状を成している。また、第１電荷蓄積用膜３６は、略Ｌ字状を成すシリコン熱酸化膜３４に接する略Ｌ字状を成しており、第１上部用絶縁膜３８は、略Ｌ字状を成す第１電荷蓄積用膜３６に接する略Ｌ字状を成している。さらに、第１側壁用窒化膜４０は、第１上部用絶縁膜３８のＬ字状の窪みを埋め込むように形成されている。

半導体不揮発性メモリ１０では、一対の第１サイドウォール部２６を成す積層構造のうち、主として第１電荷蓄積用膜３６に、第１サイドウォール部２６に注入されたキャリアが蓄積されるようになっている。したがって、第１サイドウォール部２６を全体として電荷蓄積部として捉えることもでき、第１電荷蓄積用膜３６を電荷蓄積部として捉えることも可能である。

周辺回路部１６に形成された第２ＭＯＳＦＥＴ２０は、第２ゲート電極４２と、一対の第２不純物拡散領域４４と、第２側壁部（電荷蓄積部）としての一対の第２サイドウォール部４６とを備えている。第２ゲート電極４２は、Ｐ型半導体基板１２における周辺回路部１６の形成領域（第２領域）の上表面１２Ａ上に、第２ゲート絶縁膜４８を介して設けられている。第２ゲート電極４２は、ポリシリコン膜と金属シリサイド膜としてのタングステンシリサイド膜とを積層して（ポリサイド構造として）形成されている（図示省略）。また、第２ゲート電極４２上には、第２窒化膜マスク５０が形成されている。

一対の第２不純物拡散領域４４は、Ｐ型半導体基板１２中において上表面１２Ａに臨むように設けられた領域であって、Ｎ型の不純物として、例えば砒素（Ａｓ）を高濃度に拡散した領域とされている。これら一対の第２不純物拡散領域４４は、平面視で第２ゲート電極４２を離間した位置から挟むように配置されており、第２ＭＯＳＦＥＴ２０の動作時には主電極領域、すなわちドレイン又はソースとして機能する構成である。

また、半導体不揮発性メモリ１０では、一対の第２不純物拡散領域４４における第２ゲート電極４２側に隣接されると共に一対の第２サイドウォール部４６（上表面１２Ａ）の下側に隣接して形成された一対の第２不純物低濃度拡散領域５２（以下、「第２ＬＤＤ領域５２」という）を備えている。第２ＬＤＤ領域５２は、第２不純物拡散領域４４よりも不純物濃度が低く、かつ第２不純物拡散領域と同じ導電型（この実施形態ではＮ型）の領域である。第２ＬＤＤ領域５２は、Ｎ型の不純物として、例えば例えばリン（Ｐ）が低濃度に注入されて形成されている。

一対の第２サイドウォール部４６は、それぞれＰ型半導体基板１２の上表面１２Ａ上において、第２ゲート電極４２を挟むように該第２ゲート電極４２に隣接して設けられている。具体的には、一対の第２サイドウォール部４６は、Ｐ型半導体基板１２の上表面１２Ａ上において、第２ゲート絶縁膜４８、第２ゲート電極４２及び第２窒化膜マスク５０の各側面に接しつつ、第２窒化膜マスク５０の高さと略同じ高さとなるように設けられている。また、一対の第２サイドウォール部４６は、それぞれ上表面１２Ａ上に臨む第２ＬＤＤ領域５２及び第２不純物拡散領域４４上に隣接配置されている。

より具体的には、各第２サイドウォール部４６は、それぞれ絶縁層としての第２下部絶縁膜５４、第２電荷蓄積用膜５６、第２上部用絶縁膜５８及び第２側壁用窒化膜６０が下側から順次に積層されて構成されており、電荷蓄積可能な積層構造を成している。第２下部絶縁膜５４は、Ｐ型半導体基板１２の上表面１２Ａ（第２ＬＤＤ領域５２）、第２ゲート絶縁膜４８、第２ゲート電極４２及び第２窒化膜マスク５０の各側面に接する略Ｌ字状を成している。また、第２電荷蓄積用膜５６は、略Ｌ字状を成す第２下部絶縁膜５４に接する略Ｌ字状を成しており、第２上部用絶縁膜５８は、略Ｌ字状を成す第２電荷蓄積用膜５６に接する略Ｌ字状を成している。さらに、第２側壁用窒化膜６０は、第２上部用絶縁膜５８のＬ字状の窪みを埋め込むように形成されている。

そして、この実施形態では、一対の第２サイドウォール部４６を構成する第２下部絶縁膜５４は、シリコン酸化膜６２と、該シリコン酸化膜６２に設けられたシリコン熱酸化膜６４との少なくとも部分的に２層構造の積層膜として構成されている。具体的には、第２下部絶縁膜５４を構成するシリコン酸化膜６２は、Ｐ型半導体基板１２の上表面１２Ａに沿って平坦状を成し、主に上表面１２Ａ及び第２ゲート絶縁膜４８の側面に接している。一方、シリコン熱酸化膜６４は、第２下部絶縁膜５４の全体形状に対応して略Ｌ状を成し、シリコン酸化膜６２の上面と第２ゲート電極４２及び第２窒化膜マスク５０の各側面に接している。

半導体不揮発性メモリ１０では、一対の第２サイドウォール部４６を成す積層構造のうち、主として第２電荷蓄積用膜５６に、第２サイドウォール部４６に注入されたキャリアが蓄積されるようになっている。したがって、第２サイドウォール部４６を全体として電荷蓄積部として捉えることもでき、第２電荷蓄積用膜５６を電荷蓄積部として捉えることも可能である。

以上説明した半導体不揮発性メモリ１０は、一対の第１不純物拡散領域２４のうち、ドレインとして機能する側の第１不純物拡散領域２４及びソースとして機能する側の第１不純物拡散領域２４のそれぞれに電子が蓄積されているか否かによって、Ｐ型半導体基板１２の表層領域のうち、第１サイドウォール部２６の下側に設けられている第１不純物拡散領域２４の抵抗を変化させる。注入された電子が蓄積されている状態を“１”とし、一方、電子が蓄積されていない状態を“０”として、データを区別することができる構成である。

例えば、ドレイン側の第１サイドウォール部２６（第１電荷蓄積用膜３６）への電子の注入は、ソース側の第１不純物拡散領域２４及びＰ型半導体基板１２を接地し、第１ゲート電極２２及びドレイン側の第１不純物拡散領域２４に正電圧を印加することで行う。このとき、チャネル（一対の第１ＬＤＤ領域３２間）を走ってきた電子が、ドレイン側の第１不純物拡散領域２４の近傍で該第１不純物拡散領域２４に向かう強い電界により、高エネルギー状態、すなわちホットエレクトロンになり、このホットエレクトロンが、第１ゲート電極２２に向かう方向の電界によって、ドレイン側の第１サイドウォール部２６（第１電荷蓄積用膜３６）に注入される構成である。

一方、ドレイン側の第１サイドウォール部２６についての情報の読み出しは、Ｐ型半導体基板１２及びドレイン側の第１不純物拡散領域２４を接地し、第１ゲート電極２２及びソース側の第１不純物拡散領域２４に正電圧を印加することで行う。例えば、ドレイン側の第１サイドウォール部２６に電子が蓄積されている場合は、この第１サイドウォール部２６に蓄積された電子は、その直下の第１ＬＤＤ領域３２に正電荷を誘起させる。この誘起された正電荷により、第１サイドウォール部２６の下側の第１不純物拡散領域２４の抵抗値が上昇し、ソース−ドレイン間電流（チャネル電流）が低下する。他方、ドレイン側の第１サイドウォール部２６に電子が蓄積されていない場合は、この第１サイドウォール部２６の直下の一対の第１不純物拡散領域２４の抵抗値が上昇しないので、チャネル電流は低下しない。このチャネル電流の大小により、電荷の蓄積の有無、すなわち“０”と“１”のデータが区別される。

ここで、半導体不揮発性メモリ１０では、電荷蓄積部を有する１つのＭＯＳＦＥＴをメモリの単位、すなわちメモリセルとすると、ソースとドレインに印加する電圧を入れ換えることで、１つのメモリセルあたり２ビットの情報を記憶することができる。

そして、半導体不揮発性メモリ１０では、第２ＭＯＳＦＥＴ２０を構成するシリコン熱酸化膜６４と第１ＭＯＳＦＥＴ１８を構成するシリコン熱酸化膜３４とが同等の厚みを有している。このため、第２ＭＯＳＦＥＴ２０では、第２下部絶縁膜５４におけるＰ型半導体基板１２の上表面１２Ａに沿う部分の厚みｔ２が、第１ＭＯＳＦＥＴ１８のシリコン熱酸化膜３４の厚みｔ１に対し、シリコン酸化膜６２の厚み分だけ厚肉である構成とされている。

（半導体不揮発性メモリの製造方法）
次に、上記構成の半導体不揮発性メモリ１０の製造方法を図２〜図７に基づいて説明する。図２〜７は、半導体不揮発性メモリ１０の製造方法を説明するための工程図であって、各工程で形成された主要を断面図にて示している。

半導体不揮発性メモリ１０を製造するに当たっては、先ず、Ｐ型半導体基板１２を用意する。次に、Ｐ型半導体基板１２に第１領域１４及び第２領域１６を設定する。第１領域１４は、情報格納用のメモリセル部１４として用いられ、第２領域１６は、周辺回路部１６として用いられる。

次に、Ｐ型半導体基板１２における第１領域１４及び第２領域１６が設定された上表面１２Ａ上に、絶縁膜、導電膜及びシリコン窒化膜を順次に積層して形成した後、導電膜をパターニングして、第１領域１４に第１ゲート電極２２を形成すると共に、第２領域１６に第２ゲート電極４２を形成する。

この場合、第１ゲート絶縁膜２８、４８を成す絶縁膜は、例えば熱酸化により形成されたシリコン酸化膜とすることができる。また、第１ゲート電極２２、第２ゲート電極４２を成す導電膜は、ＣＶＤ法によりポリシリコン膜と、ＣＶＤ法又はスパッタ法により金属シリサイド膜としてタングステンシリサイド膜とを順次に積層して形成される。ここで、ポリシリコンの堆積と同時にあるいは堆積後に不純物がドープされることにより、電気伝導性が得られる。その後、導電膜上に、例えばＣＶＤ法によって、第１、第２の窒化膜マスク３０、５０を成すシリコン窒化膜を形成する。

次いで、シリコン窒化膜上にレジストマスクを形成し、このレジストマスクをマスクとして、シリコン窒化膜をパターニングして第１、第２の窒化膜マスク３０、５０を形成する。この第１、第２の窒化膜マスク３０、５０の形成は、任意好適な従来周知のフォトリソグラフィ及びドライエッチングにより行われる。次に、窒化膜マスクをエッチングマスクとして用いたドライエッチングを行うことにより、導電膜をパターニングして第１ゲート電極２２及び第２ゲート電極４２を形成する。さらに、第１ゲート電極２２及び第２ゲート電極４２をマスクとして、基板の上表面１２Ａの領域部分が露出するまで、エッチングすることによりシリコン酸化膜を加工して、第１ゲート絶縁膜２８、４８を形成する。その後、フォトリソグラフィにより第１、第２の窒化膜マスク３０、５０上に形成されたレジストマスクをアッシングにより除去した後、ウェット洗浄する。このアッシング及びウェット洗浄は、任意好適な従来周知の方法で行えば良い。

以上説明した工程により、図２に示される如く、第１領域１４に第１ゲート電極２２が形成されると共に、第２領域１６に第２ゲート電極４２が形成される。

以上説明した工程により、図２に示される如く、第１領域１４に第１ゲート電極２２が形成されると共に、第２領域１６に第２ゲート電極４２が形成される。

次に、Ｐ型半導体基板１２の上表面１２Ａ、第１、第２の窒化膜マスク３０、５０上にシリコン酸化膜を堆積して、図３に示される如く、後にシリコン酸化膜６２とされるシリコン酸化膜６６を形成する。より具体的には、シリコン酸化膜６６は、Ｐ型半導体基板１２の露出された上表面１２Ａ上、第１窒化膜マスク３０及び第２窒化膜マスク５０の各上面に形成され、第１ゲート電極２２、第２ゲート電極４２、第１窒化膜マスク３０及び第２窒化膜マスク５０の各側面には形成されない。なお、シリコン酸化膜の堆積は、例えば従来周知のスパッタ法にて行うことができる。また、シリコン酸化膜６６の厚みは、５〜３０ｎｍの範囲内の均一な厚みとされる。

次に、任意好適な従来周知のフォトリソグラフィにより、周辺回路部１６を上側から覆う図示しないレジストマスクを形成する。その後、メモリセル部１４においてレジストマスクから露出されているシリコン酸化膜６６の部分を除去し、周辺回路部１６のシリコン酸化膜６６として残存させる。メモリセル部１４におけるシリコン酸化膜６６の除去は、例えばエッチャントとして希釈したフッ酸を用いたウェットエッチングで上表面１２Ａが露出するまで行われる。その後、レジストマスクをあっシングにより除去した後、ウェット洗浄することで、図４に示される如くなる。

次に、熱酸化により、シリコン熱酸化膜３４、６４とされるシリコン熱酸化膜６８を形成する。シリコン熱酸化膜６８は、１０００℃程度の雰囲気中で行われ、例えば５〜１０ｎｍの厚みで形成される。シリコン熱酸化膜６８は、第１領域１４のＰ型半導体基板１２上に、第１ゲート電極２２を覆うように形成されると共に、第２領域１６のシリコン酸化膜６６上に形成される。

より具体的には、図５に示される如く、シリコン熱酸化膜６８は、第１領域１４において、Ｐ型半導体基板１２の上表面１２Ａの露出面上と、第１ゲート絶縁膜２８及び第１ゲート電極２２の側面上と、第１窒化膜マスク３０の上面及び側面上に形成される。また、シリコン熱酸化膜６８は、第２領域１６において、Ｐ型半導体基板１２及び第２窒化膜マスク５０上のシリコン酸化膜６６の上面、第２ゲート電極４２、第２窒化膜マスク５０の側面上に形成される。

次に、ＣＶＤ法により、図６に示される如く、シリコン熱酸化膜６８上に、第１電荷蓄積用膜３６、第２電荷蓄積用膜５６となる電荷蓄積用膜７０を形成する。電荷蓄積用膜７０は、例えば５〜１０ｎｍの厚みのシリコン窒化膜として形成される。さらに、同図６に示される如く、第１領域１４及び第２領域１６におけるＰ型半導体基板１２中に、第１ＬＤＤ領域３２、第２ＬＤＤ領域５２となるＬＤＤ用不純物拡散部７２を形成する。ＬＤＤ用不純物拡散部７２は、イオン注入法により、例えばリン（Ｐ）などのｎ型イオンを１×１０^１３／ｃｍ^２程度の低濃度で注入した後、熱処理を行うことで形成される。

このイオン注入の際には、第１ゲート電極２２及び第２ゲート電極４２と、第２ゲート電極４２の側面に形成されたシリコン酸化膜６６、シリコン熱酸化膜６８及び電荷蓄積用膜７０がマスクとして働く。このイオン注入では、第１ゲート電極２２及び第２ゲート電極４２と、第１領域１４に形成されたシリコン酸化膜６６、第１ゲート電極２２及び第２ゲート電極４２の側面に形成されたシリコン熱酸化膜６８及び電荷蓄積用膜７０がマスクとして働く。このイオン注入によって、Ｐ型半導体基板１２の上表面１２Ａから、Ｐ型半導体基板１２中へ設計に応じた任意好適な深さにまで低濃度領域が形成される。よってその後の熱処理によって、第１ゲート電極２２及び第２ゲート電極４２下のチャネル形成領域以外の部分が、ＬＤＤ用不純物拡散部７２となる。

次に、図７に示される如く、電荷蓄積用膜７０上に、第１上部用絶縁膜３８、第２上部用絶縁膜５８となる上部用絶縁膜７４を形成する。上部用絶縁膜７４は、例えば熱酸化により、５〜１０ｎｍの厚みのシリコン熱酸化膜として形成される。次に、同図７に示される如く、上部用絶縁膜７４上に、ＣＶＤ法により第１側壁用窒化膜４０、第２側壁用窒化膜６０となる側壁用窒化膜７６を形成する。側壁用窒化膜７６は、５〜２０ｎｍの厚みのシリコン窒化膜として形成される。これにより、第１領域１４には、ＬＤＤ用不純物拡散部７２上で第１ゲート電極２２に隣接して、一対の第１サイドウォール部２６となる側壁用積層膜７８が形成され、第２領域１６には、ＬＤＤ用不純物拡散部７２上で第２ゲート電極４２に隣接して、一対の第２サイドウォール部４６となる側壁用積層膜８０が形成される。

次に、Ｐ型半導体基板１２の上表面１２Ａに垂直な方向から、第１領域１４の第１窒化膜マスク３０及び第２領域１６の第２窒化膜マスク５０が露出するまでエッチングを行う。具体的には、側壁用窒化膜７６、上部用絶縁膜７４、及び電荷蓄積用膜７０と、第１領域１４のシリコン熱酸化膜６８と、第２領域１６のシリコン熱酸化膜６８及びシリコン酸化膜６６とをエッチングして、第１ゲート電極２２の側壁に第１サイドウォール部２６を形成すると共に、第２ゲート電極４２の側壁に第２サイドウォール部４６をそれぞれ形成する。

その後、第１領域１４に第１不純物拡散領域２４を形成すると共に、第２領域１６に第２不純物拡散領域４４を形成する。主として第１ゲート電極２２及び第１サイドウォール部２６をマスクとして用いて、第１領域１４のＰ型半導体基板１２に不純物イオンを高濃度に注入した後、熱処理を行うことにより第１不純物拡散領域２４が形成される。また、主として第２ゲート電極４２及び第２サイドウォール部４６をマスクとして用いて、第２領域１６のＰ型半導体基板１２に不純物イオンを高濃度に注入した後、熱処理を行うことにより第２不純物拡散領域４４が形成される。第１不純物拡散領域２４と第２不純物拡散領域４４は、同一の工程で形成される。この時、高濃度の不純物イオンが注入されなかったＬＤＤ用不純物拡散部７２が第１ＬＤＤ領域３２及び第２ＬＤＤ領域５２となる（図１参照）。

その後の層間絶縁膜や配線層の形成などは、従来周知の方法で行うことができるので、ここでは、以降の工程の説明を省略する。このように説明を省略した以上の各工程を経ることで、図１に示される如き半導体不揮発性メモリ１０が製造される。

（半導体不揮発性メモリの作用効果）
以上説明した半導体不揮発性メモリ１０では、周辺回路部１６の第２ＭＯＳＦＥＴ２０を構成する第２下部絶縁膜５４が、メモリセル部１４の第１ＭＯＳＦＥＴ１８を構成するシリコン熱酸化膜３４に対しシリコン酸化膜６２の厚み分（ｔ２−ｔ１）だけ厚い。

このため、半導体不揮発性メモリ１０では、半導体不揮発性メモリ１０では、第１ＭＯＳＦＥＴ１８に対して第２ＭＯＳＦＥＴ２０へのホットエレクトロンの注入効率が低くなる（電荷注入量が少なくなる）設定とされている。すなわち、半導体不揮発性メモリ１０は、メモリセル部１４からのホットエレクトロン（ホットキャリア）による周辺回路部１６の劣化が防止又は効果的に抑制される。

そして、半導体不揮発性メモリ１０では、第２下部絶縁膜５４のシリコン酸化膜６２が平坦状を成すため、第２下部絶縁膜５４における第２ゲート電極４２の側壁に接する部分の厚みはシリコン熱酸化膜６４の厚みとされる。このため、半導体不揮発性メモリ１０では、第２ゲート電極４２に対する第２ＬＤＤ領域５２のオフセット量を小さくするか、又はオフセットを防止することができる。

この点につき、図８に示す比較例と比較しつつ補足する。図８に示す比較例に係る半導体不揮発性メモリ１００を構成する第２ＭＯＳ型電界効果トランジスタ１０１は、第２下部絶縁膜５４に代えて、主にＮＳＧ（ノンドープトシリケートガラス）膜１０２とシリコン熱酸化膜６４とが積層された第２下部絶縁膜１０４を有してサイドウォール部１０６が形成されている点で、半導体不揮発性メモリ１０の第２ＭＯＳ型電界効果トランジスタ２０とは異なっている。ＮＳＧ膜１０２は、ＣＶＤ法によって形成されるため、第２ゲート電極４２及び第２窒化膜マスク５０の側壁をも覆う構造とされている。このため、このＮＳＧ膜１０２、シリコン熱酸化膜６４、第２電荷蓄積用膜５６、及び第２ゲート電極４２をマスクにしてＬＤＤ用不純物拡散部７２を形成するためのイオン注入を行うと、該ＬＤＤ用不純物拡散部７２にて形成される第２ＬＤＤ領域５２が第２ゲート電極４２に対しオフセットしてゲートオフセット領域Ａｇｏが形成されてしまう。このゲートオフセット領域Ａｇｏの形成は、周辺回路部における寄生抵抗の増加を招き、駆動電力の低下及び電流地のばらつきの原因となる。

これに対して、半導体不揮発性メモリ１０では、上記の通りＮＳＧ膜１０２に代えてシリコン酸化膜６２を形成することでホットキャリアによる周辺回路部１６の劣化が防止又は効果的に抑制される構成を採用している。このシリコン酸化膜６２は第２ゲート電極４２の側壁を側方から覆わない構造であるため、半導体不揮発性メモリ１００と比較して、ＮＳＧ膜１０２の厚み分だけ、ＬＤＤ用不純物拡散部７２を計精するためのイオン注入時のマスクの厚みが薄くされることとなる。したがって、半導体不揮発性メモリ１０では半導体不揮発性メモリ１００と比較して、ＮＳＧ膜１０２の厚み分だけゲートオフセット領域Ａｇｏが縮小される（ゲートオフセット領域Ａｇｏが発生し難い）との効果を奏する。

そして、この半導体不揮発性メモリ１０は、シリコン酸化膜６２を成すシリコン酸化膜６６をスパッタ法にて形成する、上記の製造方法によって得ることができる。

なお、上述した半導体不揮発性メモリ１０及びその製造方法の説明では、半導体基板としてＰ型半導体基板１２を用い、第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴがＮＭＯＳである場合を例にとって説明したが、本発明はこれに限定されることはない。したがって例えば、Ｎ型の半導体基板を用いて、第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴをＰＭＯＳとしても良い。また、ＬＤＤ構造を有するＭＯＳＦＥＴの構造は、任意好適な周知の構造とすることができる。

また、上記した実施形態では、シリコン酸化膜６２が第２ゲート電極４２の側壁を側方から覆う部分を有しない構成を示したが、本発明はこれに限定されず、例えば、シリコン酸化膜６２は、Ｐ型半導体基板１２の上表面１２Ａを上側から覆う部分（実施形態におけるシリコン酸化膜６２全体）よりも薄肉でかつ第２ゲート電極４２の側壁を側方から覆う部分を有する構成とされても良い。

さらに、上記した実施形態では、シリコン酸化膜６２（シリコン酸化膜６６）がスパッタ法にて形成される例を示したが、本発明はこれに限定されず、例えば、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ、原子層蒸着法）を用いてシリコン酸化膜６２を形成しても良い。

１０ 半導体不揮発性メモリ（半導体装置）
１２ Ｐ型半導体基板
１４ メモリセル部（第１領域）
１６ 周辺回路部（第２領域）
１８ 第１ＭＯＳＦＥＴ（第１トランジスタ）
２０ 第２ＭＯＳＦＥＴ（第２トランジスタ）
２２ 第１ゲート電極
２４ 第１不純物拡散領域
２６ 第１サイドウォール部（第１側壁部）
２８ 第１ゲート絶縁膜
３２ 第１ＬＤＤ領域（第１不純物低濃度拡散領域）
３４ 第１シリコン熱酸化膜（絶縁膜）
３６ 第１電荷蓄積用膜
４２ 第２ゲート電極
４４ 第２不純物拡散領域
４６ 第２サイドウォール部（第２側壁部）
４８ 第２ゲート絶縁膜
５２ 第２ＬＤＤ領域（第２不純物低濃度拡散領域）
５４ 第２下部絶縁膜（絶縁層）
５６ 第２電荷蓄積用膜
６２ シリコン酸化膜
６４ シリコン熱酸化膜（絶縁膜）
６６ シリコン酸化膜
６８ シリコン熱酸化膜
７０ 電荷蓄積用膜
７２ ＬＤＤ用不純物拡散部
７４ 上部用絶縁膜
７６ 側壁用窒化膜
７８・８０ 側壁用積層膜

Claims (9)

1. 半導体基板に設定された第１領域に形成された第１トランジスタと、前記半導体基板に設定された第２領域に形成された第２トランジスタとを備え、
   前記第１トランジスタは、
   前記半導体基板上にゲート絶縁膜を介して形成された第１ゲート電極と、
   前記半導体基板における前記第１ゲート電極を挟む位置に形成された一対の第１不純物低濃度拡散領域と、
   前記半導体基板における前記一対の第１不純物低濃度拡散領域上で前記第１ゲート電極に隣接して設けられ、前記第１不純物低濃度拡散領域に接する絶縁膜と、該絶縁膜上に積層された電荷蓄積用膜とを含む積層構造とされた一対の第１側壁部と、
   を含んで構成されており、
   前記第２トランジスタは、
   前記半導体基板上にゲート絶縁膜を介して形成された第２ゲート電極と、
   前記半導体基板における前記第２ゲート電極を挟む位置に形成された一対の第２不純物低濃度拡散領域と、
   前記半導体基板における前記一対の第２不純物低濃度拡散領域上で前記第２ゲート電極に隣接して設けられ、前記第２不純物低濃度拡散領域に接するシリコン酸化膜と前記第１側壁部の絶縁膜と同種の絶縁膜とが少なくとも前記半導体基板の厚み方向に積層されて成る絶縁層と、該絶縁膜上にさらに積層された電荷蓄積用膜とを含む積層構造とされた一対の第２側壁部と、
   を含んで構成されており、
   かつ、前記第２側壁部を構成する前記シリコン酸化膜は、前記第２不純物低濃度拡散領域に接する部分に対し前記第２ゲート電極の側壁に側方から接する部分が薄いか、又は前記第２ゲート電極の側壁に側方から接する部分を有しない、半導体装置。
2. 前記第２側壁部を構成する前記絶縁膜は、前記シリコン酸化膜上に、前記第１側壁部の絶縁膜と同じ厚みの絶縁膜を積層して構成されている請求項１記載の半導体装置。
3. 半導体基板を準備する工程と、
   前記半導体基板に第１領域及び第２領域を設定する工程と、
   前記第１領域及び第２領域の半導体基板の表面上に、絶縁膜及び導電膜を順次に積層して形成した後、前記導電膜をパターニングすることで、前記第１領域に第１ゲート電極を形成すると共に、前記第２領域に第２ゲート電極を形成する工程と、
   前記半導体基板の表面、前記第１ゲート電極及び前記第２ゲート電極を覆うシリコン酸化膜を、半導体基板の表面を覆う部分に対し前記第１、第２ゲート電極の側壁を側方から覆う部分が薄いか、又は前記第１、第２ゲート電極の側壁を側方から覆う部分が生じないように形成した後、前記第１領域の前記シリコン酸化膜を選択的に除去する工程と、
   前記第１領域の半導体基板上に、第１ゲート電極を覆うシリコン熱酸化膜を熱酸化によって形成すると共に、前記第２領域の前記シリコン酸化膜上に、前記第２ゲート電極を覆うシリコン熱酸化膜を形成する工程と、
   前記シリコン熱酸化膜上に、電荷蓄積用膜を形成する工程と、
   前記第１領域において前記第１ゲート電極、前記シリコン熱酸化膜、及び前記電荷蓄積用膜をマスクとし、前記第２領域において前記第２ゲート電極、前記シリコン酸化膜、前記シリコン熱酸化膜、及び前記電荷蓄積用膜をマスクとして、不純物イオンを低濃度に注入して不純物低濃度拡散領域を形成する工程と、
   前記電荷蓄積用膜上に絶縁膜を積層して、該電荷蓄積用膜を含む側壁用積層膜を形成する工程と、
   前記半導体基板の表面に垂直な方向からのエッチングにより、前記側壁用積層膜と、前記第１領域のシリコン熱酸化膜と、前記第２領域のシリコン熱酸化膜及びシリコン酸化膜とをエッチングすることで、前記第１ゲート電極の側壁に隣接する第１側壁部を形成すると共に、前記第２ゲート電極の側壁に第２側壁部を形成する工程と、
   前記第１ゲート電極、第１側壁部、第２ゲート電極及び第２側壁部をマスクとして、不純物イオンを高濃度に注入して不純物拡散領域を形成する工程と、
   を含む半導体装置の製造方法。
4. 前記半導体基板の表面、前記第１ゲート電極及び前記第２ゲート電極を覆うシリコン酸化膜を形成する工程は、スパッタ法又は原子膜蒸着法によって行われる請求項３記載の半導体装置の製造方法。
5. メモリセル部及び周辺回路部が形成された半導体基板を備え、
   前記周辺回路部に形成されたトランジスタは、
   前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
   前記半導体基板における前記ゲート電極を挟む位置に形成された一対の不純物低濃度拡散領域と、
   前記半導体基板における前記一対の不純物低濃度拡散領域上で前記ゲート電極に隣接し、前記一対の不純物低濃度拡散領域に接し、前記ゲート絶縁膜より厚く設けられたシリコン酸化膜上に、前記ゲート電極の側壁に接するように設けられた絶縁膜が積層されて成る絶縁層と、該絶縁層上にさらに積層された電荷蓄積用膜と、を含む一対の側壁部と、を備え、
   前記シリコン酸化膜は、前記不純物低濃度拡散領域に接する部分に対し前記ゲート電極の側壁に側方から接する部分が薄いか、又は前記ゲート電極の側壁に側方から接する部分を有しない、半導体装置。
6. 半導体基板の第１領域に形成された第１トランジスタと、前記半導体基板の第２領域に形成された第２トランジスタとを備え、
   前記第１トランジスタは、
   第１ゲート電極と、
   前記半導体基板における前記第１ゲート電極を挟む位置に形成された第１不純物拡散領域と、
   前記第１ゲート電極の側部の位置に形成された第１絶縁膜と電荷蓄積用膜とが積層されて成る第１絶縁層と、
   を含んで構成されており、
   前記第２トランジスタは、
   第２ゲート電極と、
   前記半導体基板における前記第２ゲート電極を挟む位置に形成された第２不純物拡散領域と、
   前記第２ゲート電極の側部の位置に形成された第２絶縁膜と第３絶縁膜と電荷蓄積用膜とが積層されて成る第２絶縁層と、
   を含んで構成されており、
   前記第２絶縁膜は、一方の面で前記第２不純物拡散領域と接すると共に、もう一方の面で前記第３絶縁膜と接し、かつ前記半導体基板の表面に沿って平坦状を成している、半導体装置。
7. 前記第２ゲート電極は、前記半導体基板上にゲート絶縁膜を介して形成されており、
   前記第２絶縁膜は、前記ゲート絶縁膜と接している請求項６記載の半導体装置。
8. 前記第１領域はメモリセル部であり、前記第２領域は周辺回路部である請求項６又は請求項７記載の半導体装置。
9. 前記第２絶縁膜はシリコン酸化膜からなる請求項６乃至請求項８の何れか１項記載の半導体装置。

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