JP2006287109A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】電荷を保持するゲート絶縁膜が形成された後の製造工程において、電磁波によるメモリ領域の損傷を低減する不揮発性半導体記憶装置を実現できるようにする。
【解決手段】半導体基板1の表面近傍の領域には、不純物拡散層からなる複数のビット線6が互いに平行に形成されている。半導体基板1の上には、下層シリコン酸化膜2、シリコン窒化膜3及び上層シリコン酸化膜4が下から順次積層されたONO膜5が形成され、シリコン窒化膜3の上には、上層シリコン酸化膜4よりも膜厚が厚いゲート絶縁膜9を介在させて、各ビット線6と直交するように複数のワード線13が互いに間隔をおいて形成されている。隣接するワード線13同士の間の領域には、ポリシリコン膜からなる複数の遮光膜11が形成されている。
【選択図】 図1
【解決手段】半導体基板1の表面近傍の領域には、不純物拡散層からなる複数のビット線6が互いに平行に形成されている。半導体基板1の上には、下層シリコン酸化膜2、シリコン窒化膜3及び上層シリコン酸化膜4が下から順次積層されたONO膜5が形成され、シリコン窒化膜3の上には、上層シリコン酸化膜4よりも膜厚が厚いゲート絶縁膜9を介在させて、各ビット線6と直交するように複数のワード線13が互いに間隔をおいて形成されている。隣接するワード線13同士の間の領域には、ポリシリコン膜からなる複数の遮光膜11が形成されている。
【選択図】 図1
Description
本発明は、埋め込みビット線を有する不揮発性半導体記憶装置及びその製造方法に関する。
従来から、半導体基板の表層に形成された不純物拡散層をビット線(埋め込みビット線)とし、電荷をトラップしてデータを記憶するゲート絶縁膜を形成し、ゲート絶縁膜の上にビット線と直交するようにワード線が形成されている不揮発性半導体メモリが知られている。
近年、不揮発性半導体記憶装置の小型化、微細化、高速化及び高信頼性化が求められているが、このような埋め込みビット線を有する不揮発性半導体記憶装置を用いると、2層電極構造を有する半導体記憶装置と比べて構造を簡素化することができるので、素子をさらに小型化、微細化及び高速化する可能性が期待されている。
しかし、埋め込みビット線を有する不揮発性半導体記憶装置は、製造工程、特にプラズマを使用する工程において生じる高エネルギーの光に代表される電磁波等の影響により、電荷をトラップするゲート絶縁膜を含む領域(メモリ領域)がダメージを受けメモリ特性が劣化しやすいため、製造工程中において発生する電磁波に対してメモリ領域を保護する必要がある。
従来のメモリ領域の保護は以下のような方法により行われている。図16〜図18は従来の埋め込みビット線を有する不揮発性半導体記憶装置の製造方法を工程順に示している。図16〜図18において、(a)は平面構成を示し、(b)は(a)のワード線方向における断面構成を示し、(c)は(a)のビット線方向における断面構成を示している。
まず、図16に示すように半導体基板110上に下層シリコン酸化膜111、窒化膜112及び上層シリコン酸化膜113を順次積層し、ONO膜114を形成する。ONO膜114の上に、ビット線形成領域に開口を有する第1のマスクパターン115を形成し、第1のマスクパターン115を用いて、下層シリコン酸化膜111が露出するまでONO膜114を選択的にエッチングする。
次に、図17に示すように不純物が下層シリコン酸化膜111を通過する条件で、半導体基板110の表層にイオン注入を行った後、第1のマスクパターン115を除去する。続いて、不純物を活性化するためにアニールを行い、埋め込みビット線116を形成する。その後、熱酸化法により、下層のシリコン酸化膜111をビット線116中の不純物の影響によって増速酸化させ、ビット線シリコン酸化膜117を形成する。その後、ゲート電極形成膜118を形成し、形成したゲート電極形成膜118の上にワード線方向に開口を有する第2のマスクパターン119を形成する。
次に、図18に示すように第2のマスクパターン119をマスクとして、ゲート電極形成膜118をエッチングすることにより、埋め込みビット線116と交差し、ゲート電極として機能するワード線120を形成し、さらにワード線120の上層にシリサイド層121を形成した後、遮光膜122を形成する。
遮光膜122が形成されているため、この後に行われる、層間絶縁膜及びコンタクトの形成を含む配線工程において、メモリ領域は保護されている。
特開2003−243545号公報
しかしながら、従来の不揮発性半導体記憶装置では、配線工程の直前において遮光膜を形成しているため、それ以前の製造工程においては電磁波により生じるダメージに対して、メモリ領域が保護されていないという問題を有している。
本発明は、前記従来の問題を解決し、電荷を保持するゲート絶縁膜が形成された後の各製造工程において、電磁波によるメモリ領域の損傷を低減する不揮発性半導体記憶装置及びその製造方法を実現できるようにすることを目的とする。
前記の目的を達成するため、本発明は不揮発性半導体記憶装置を、隣接する2本のワード線の間の領域に遮光膜が埋め込まれている構成とする。
具体的に本発明に係る不揮発性半導体記憶装置は、半導体基板の表層に、互いに間隔をおいて形成された複数のビット線と、半導体基板の上に順次形成された下層絶縁膜及び容量膜と、容量膜の上に互いに一定の間隔をおいて形成され、それぞれが各ビット線と交差する複数のワード線と、容量膜の上に各ワード線同士の間の領域を埋めるように形成された複数の遮光膜と、容量膜と各遮光膜との間にそれぞれ形成された第1の上層絶縁膜と、容量膜と各ワード線との間にそれぞれ形成され且つ前記1の上層絶縁膜と膜厚が異なる第2の上層絶縁膜とを備えていることを特徴とする。
本発明の不揮発性半導体記憶装置によれば、容量膜の上に各ワード線同士の間の領域を埋めるように形成された複数の遮光膜を備えているため、製造工程において発生する電磁波が電荷を保持するメモリ領域に達することがないので、製造工程においてメモリ領域に生じる損傷を低減することができる。また、遮光膜の下側に形成された第1の上層絶縁膜と、ワード線の下側に形成された第2の上層絶縁膜とが異なる膜厚を有しており、ワード線をゲート電極とする際に、ゲート絶縁膜の膜厚を最適化することが可能である。
本発明の不揮発性半導体記憶装置は、各遮光膜と各ワード線との間に形成され、各遮光膜と各ワード線とを絶縁する側面絶縁膜をさらに備えていることが好ましい。このような構成とすることにより、各ワード線を確実に絶縁することがでると共に、ワード線から遮光膜に不純物が拡散することを防止することができる。
本発明の不揮発性半導体記憶装置は、各ワード線の上面を覆うシリサイド層をさらに備えていることが好ましい。このような構成とすることにより、ゲート電極として機能するワード線を低抵抗化することができる。
本発明の不揮発性半導体記憶装置は、各遮光膜の上面を覆う上面絶縁膜をさらに備え、各ワード線は、上面絶縁膜の上面から突出した突出部を有し、突出部は、側面絶縁膜の上端部を覆うように形成されていることが好ましい。このような構成とすることにより、側面絶縁膜の上端部から電磁波が侵入し、メモリ領域がダメージを受けることを防止できる。
この場合において、突出部は、上面及び側面がシリサイド層に覆われていることが好ましい。
本発明の不揮発性半導体記憶装置において、下層絶縁膜及び第1の上層絶縁膜は、シリコン酸化膜であり、容量膜はシリコン窒化膜であることが好ましい。
本発明の不揮発性半導体記憶装置は、それぞれが、下層絶縁膜、容量膜及び第2の上層絶縁膜からなる絶縁膜積層体をゲート絶縁膜とし、ゲート絶縁膜の上に形成された各ワード線をゲート電極とし、半導体基板の上に行列状に配置された複数のメモリトランジスタをさらに備え、各ビット線は、それぞれが各メモリトランジスタのソース又はドレインのいずれかとして機能することが好ましい。
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板の上に、下層絶縁膜、容量膜及び第1の上層絶縁膜を順次積層する工程と、半導体基板の表面近傍に不純物を選択的に導入することにより、互いに間隔をおいて延びる複数のビット線を形成する工程と、積層膜上に遮光性を有する材料からなる遮光膜形成膜を形成した後、遮光膜形成膜及び第1の上層絶縁膜を選択的にエッチングして、容量膜を露出する複数のワード線形成溝を形成すると共に、それぞれが互いに間隔をおいて且つ各ビット線と交差する方向に延びる複数の遮光膜を形成する工程と、各ワード線形成溝の底面から露出した容量膜の上を覆う第2の上層絶縁膜、各ワード線形成溝の側面を覆う側面絶縁膜及び各遮光膜の上面を覆う上面絶縁膜をそれぞれ形成する工程と、第2の上層絶縁膜及び側面絶縁膜に覆われた各ワード線形成溝を導電性材料で埋めることによりワード線を形成する工程とを備えていることを特徴とする。
本発明の不揮発性半導体記憶装置の製造方法によれば、積層膜上に遮光性を有する材料からなる遮光膜形成膜を形成した後、遮光膜形成膜及び第1の上層絶縁膜を選択的にエッチングして、容量膜を露出する複数のワード線形成溝を形成すると共に、各ビット線と交差して延びる複数の遮光膜を形成する工程を備えているため、積層膜は形成された後すぐに遮光膜により保護される。従って、ワード線を形成する工程においても、ONO膜を保護することが可能となり、メモリ領域に生じるダメージを低減することができる。
本発明の不揮発性半導体記憶装置の製造方法は、各ワード線は、シリコンからなり、各ワード線の上面にシリコンがシリサイド化されたシリサイド層を形成する工程をさらに備えていることが好ましい。このような構成とすることにより、ワード線を確実に低抵抗化することが可能となる。
本発明の不揮発性半導体記憶装置の製造方法は、ワード線を形成する工程において、導電性材料膜を上面絶縁膜の上を覆うように形成した後、導電性材料膜のうち遮光膜の上に形成された部分を選択的にエッチングすることにより、それぞれが上面絶縁膜の上面から突出し且つ側面絶縁膜の上端部を覆う突出部を有するワード線を形成することを特徴とする。このような構成とすることにより、側面絶縁膜の上端部を覆う突出部を確実に形成することができるので、側面絶縁膜の部分から電磁波が侵入してメモリ領域がダメージを受けることを防止できる。
この場合において、各ワード線はシリコンからなり、突出部の上面及び側面に、シリコンがシリサイド化されたシリサイド層を形成する工程をさらに備えていることが好ましい。
本発明の不揮発性半導体記憶装置の製造方法において、下層絶縁膜及び第1の上層絶縁膜はシリコン酸化膜であり、容量膜はシリコン窒化膜であることが好ましい。
本発明の不揮発性半導体記憶装置の製造方法において、第2の上層絶縁膜、側面絶縁膜及び上面絶縁膜は、減圧下でのウエット酸化法により形成することが好ましい。このような構成とすることにより、膜厚の厚い絶縁膜を形成することができるので、ワード線から遮光膜への不純物の拡散を確実に防止することが可能となる。
本発明の不揮発性半導体記憶装置の製造方法は、ワード線を形成する工程において、それぞれが、下層絶縁膜、容量膜及び第2の上層絶縁膜からなる絶縁膜積層体をゲート絶縁膜とすると共にゲート絶縁膜の上に形成された各ワード線をゲート電極とする、複数のメモリトランジスタを半導体基板の上に行列状に形成し、各ビット線は、それぞれがソース又はドレインのうちのいずれかとして機能することが好ましい。
本発明に係る不揮発性半導体記憶装置及びその製造方法によれば、電荷を保持するゲート絶縁膜が形成された後の各製造工程において、電磁波によるメモリ領域の損傷を低減する不揮発性半導体記憶装置及びその製造方法を実現できる。
(第1の実施形態)
本発明の第1の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図面を用いて説明する。図1(a)〜(c)は本実施形態に係る不揮発性半導体記憶装置であり、(a)は平面構成を示し、(b)は(a)のIb−Ib線(ワード線方向)における断面構成を示し、(c)はIc−Ic線(ビット線方向)における断面構成を示している。
本発明の第1の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図面を用いて説明する。図1(a)〜(c)は本実施形態に係る不揮発性半導体記憶装置であり、(a)は平面構成を示し、(b)は(a)のIb−Ib線(ワード線方向)における断面構成を示し、(c)はIc−Ic線(ビット線方向)における断面構成を示している。
図1に示すように半導体基板1の表面近傍の領域には、不純物拡散層からなる複数のビット線6が互いに平行に形成されている。半導体基板1の上には、膜厚が7nmの下層シリコン酸化膜2、膜厚が10nmのシリコン窒化膜3及び膜厚が10nmの上層シリコン酸化膜4が下から順次積層されており、ONO膜5が形成されている。
シリコン窒化膜3の上には、上層シリコン酸化膜4よりも膜厚が厚いゲート絶縁膜9を介在させて、各ビット線6と直交するように不純物がドープされたポリシリコンからなる複数のワード線13が形成されている。また、各ワード線13の上面には、シリサイド層14がそれぞれ形成されている。
隣接するワード線13同士の間の領域には、ノンドープのポリシリコン膜からなる複数の遮光膜11がそれぞれ形成されている。各遮光膜11の側面には遮光膜11とワード線13との間を埋めるように側面絶縁膜20がそれぞれ形成され、各遮光膜11の上面には上面絶縁膜21がそれぞれ形成されており、各ワード線13同士の間は絶縁されている。
なお、各ワード線13はゲート電極として機能し、各ビット線6がそれぞれメモリトランジスタのソース又はドレインのいずれかとして機能するため、複数のメモリトランジスタが行列状に形成されている。
本実施形態の不揮発性半導体記憶装置は、隣接するワード線13同士の間の領域を埋める遮光膜11を備えているため、電磁波によるONO膜5等へのダメージを低減することが可能である。
以下に、第1の実施形態に係る不揮発性半導体記憶装置の製造方法について、図面を用いて説明する。図2〜図7は本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示している。なお、図2〜図7のそれぞれにおいて(a)は平面構成を示し、(b)はワード線方向の断面構成を示し、(c)はビット線方向の断面構成を示している。
まず、図2に示すように半導体基板1の上に、熱酸化法により厚さが7nmの下層シリコン酸化膜2を形成した後、公知の減圧化学気相堆積法(CVD:Chemical Vapor Deposition法)により膜厚が10nmのシリコン窒化膜3及び膜厚が10nmの上層シリコン酸化膜4を下から順次堆積して、ONO膜5を形成する。その後、ONO膜5の上にリソグラフィ技術を用いて、ビット線方向に互いに平行して延びる複数の開口部を有する第1のマスクパターン35を形成する。
次に、図3に示すように第1のマスクパターン35をマスクとして、半導体基板1にヒ素イオンを加速電圧が50KeVで、ドーズ量が5×1015/cm2の条件で注入した後、第1のマスクパターン35を灰化処理等により除去する。次に、窒素雰囲気中において900℃の温度下で60分間の熱処理を行い、メモリトランジスタのソース領域及びドレイン領域となる複数のビット線6を形成する。
次に、図4に示すように公知の減圧CVD法によりONO膜5の上にポリシリコンからなる遮光膜形成膜17を100nm堆積する。その後、公知のフォトリソグラフィ技術によりワード線方向に互いに平行して延びる複数の開口部を有する第2のマスクパターン36を遮光膜形成膜17の上に形成する。なお、本実施形態においては、遮光膜形成膜17にポリシリコン膜を用いたがシリコン窒化膜等を用いてもよい。
次に、図5に示すように公知の異方性ドライエッチング技術により、遮光膜形成膜17を上層シリコン酸化膜4が露出するまでエッチングした後、シリコン窒化膜3が露出するまでウェットエッチングする。続いて、第2のマスクパターン36を灰化処理等によって除去することにより、複数の遮光膜11及び複数のワード線形成溝51を形成する。
次に、図6に示すように公知の減圧下におけるウエット酸化法(ISSG:In Situ Steam Generation酸化法)により、各ワード線形成溝51の底面から露出したシリコン窒化膜3の上に膜厚が20nmのゲート絶縁膜9となるシリコン酸化膜を形成する。また、各ワード線形成溝51の側面には側面絶縁膜20を形成し、遮光膜11の上面には上面絶縁膜21を形成する。続いて、各ワード線形成溝51を埋めるように公知の減圧CVD法を用いて厚さが250nmのドープされたポリシリコンからなるワード線形成膜18を堆積する。
次に、図7に示すように公知のCMP平坦化法を用いて、ワード線形成膜18を上面絶縁膜21が露出するまで研磨し、上面絶縁膜21によって互いに分離された複数のワード線13を形成する。その後、公知のサリサイド技術により、各ワード線13の上面にシリサイド層14を形成する。この時、各ワード線13の間の領域には上面絶縁膜21が露出しているため、シリサイド層14が形成されることがなく、ワード線13同士が短絡することはない。
その後、金属配線形成工程、保護膜形成工程及びボンディングパッド形成工程が行われるが、これらの工程は従来技術と同様であり、説明は省略する。
以上説明したように、本実施形態の不揮発性半導体記憶装置及びその製造方法によれば、ゲート電極となるワード線13の形成前に、ONO膜5の上に遮光膜形成膜17が形成される。このため、ワード線13を形成する各工程において、ONO膜5はプラズマを用いる工程において発生する電磁波に対して保護されており、不揮発性半導体記憶装置の閾値を低電圧化することが可能となる。
また、ビット線6への不純物の注入後にゲート絶縁膜9となるシリコン酸化膜を成膜するため、ゲート電極(ワード線13)と不純物拡散層(ビット線6)との間の電気的絶縁性を向上することができる。また、側面絶縁膜20及び上面絶縁膜21の形成にISSG酸化法を用いることにより、従来よりも膜厚が厚い側面絶縁膜20及び上面絶縁膜21を形成することができるので、ドープされたポリシリコン膜であるワード線形成膜18からノンドープのポリシリコン膜である遮光膜形成膜17への不純物拡散を抑制することができる。
さらに、遮光膜11をワード線13よりも前に形成するため、ワード線13の形成後に遮光膜11を形成するよりもメモリセル面積を低減することができる。
なお、遮光膜にポリシリコン膜を用いる例を示したが、他に、シリコン窒化膜等を用いてもよい。
また、本実施形態において、ワード線13の下に形成したゲート絶縁膜9の膜厚を、遮光膜11の下に形成した上層シリコン酸化膜4の膜厚よりも厚くする例を示したが、ゲート絶縁膜9の膜厚を上層シリコン酸化膜4の膜厚よりも薄くしてもよい。
(第2の実施形態)
以下に、本発明の第2の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図面を用いて説明する。図8(a)〜(c)は本実施形態に係る不揮発性半導体記憶装置であり、(a)は平面構成を示し、(b)は(a)のVIIIb−VIIIb線(ワード線方向)における断面構成を示し、(c)はVIIIc−VIIIc線(ビット線方向)における断面構成を示している。
以下に、本発明の第2の実施形態に係る不揮発性半導体記憶装置及びその製造方法について、図面を用いて説明する。図8(a)〜(c)は本実施形態に係る不揮発性半導体記憶装置であり、(a)は平面構成を示し、(b)は(a)のVIIIb−VIIIb線(ワード線方向)における断面構成を示し、(c)はVIIIc−VIIIc線(ビット線方向)における断面構成を示している。
図8に示すように半導体基板1の表面近傍の領域には、不純物拡散層からなる複数のビット線6が互いに平行に形成されている。半導体基板1の上には、膜厚が7nmの下層シリコン酸化膜2、膜厚が10nmのシリコン窒化膜3及び膜厚が10nmの上層シリコン酸化膜4が下から順次積層されており、ONO膜5が形成されている。
シリコン窒化膜3の上には、上層シリコン酸化膜4よりも膜厚が厚いゲート絶縁膜9を介在させて、各ビット線6と直交するように不純物がドープされたポリシリコンからなる複数のワード線13が形成されている。
隣接するワード線13同士の間の領域には、ノンドープのポリシリコン膜からなる複数の遮光膜11がそれぞれ形成されている。各遮光膜11の側面には遮光膜11とワード線13との間を埋めるように側面絶縁膜20がそれぞれ形成され、各遮光膜11の上面には上面絶縁膜21が形成されており、各ワード線13同士の間は絶縁されている。
なお、各ワード線13はゲート電極として機能し、各ビット線6がそれぞれメモリトランジスタのソース又はドレインのいずれかとして機能するため、複数のメモリトランジスタが行列状に形成されている。
第2の実施形態において、各ワード線13は、上面絶縁膜21の上面よりも上側に突出した突出部19をそれぞれ有している。各突出部19は、各ワード線13の両側に隣接する遮光膜11の上にはみ出すようにそれぞれ形成されており、少なくとも側面絶縁膜20の上端部を覆っている。また、各突出部19の上面及び側面を覆うシリサイド層14がそれぞれ形成されている
このように、本実施形態の不揮発性半導体記憶装置は、突出部19が側面絶縁膜20の上面を覆っているため、側面絶縁膜の部分から電磁波が侵入することを防止できるので、電磁波によるダメージをさらに低減することが可能である。
このように、本実施形態の不揮発性半導体記憶装置は、突出部19が側面絶縁膜20の上面を覆っているため、側面絶縁膜の部分から電磁波が侵入することを防止できるので、電磁波によるダメージをさらに低減することが可能である。
以下に、第1の実施形態に係る不揮発性半導体記憶装置の製造方法について、図面を用いて説明する。図9〜図15は本実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示している。なお、図9〜図15のそれぞれにおいて、(a)は平面構成を示し、(b)はワード線方向の断面構成を示し、(c)はビット線方向の断面構成を示している。
まず、図9に示すように半導体基板1の上に、熱酸化法により厚さが7nmの下層シリコン酸化膜2を形成した後、公知の減圧CVD(Chemical Vapor Deposition)法により膜厚が10nmのシリコン窒化膜3及び膜厚が10nmの上層シリコン酸化膜4を下から順次堆積して、ONO膜5を形成する。その後、ONO膜5の上にリソグラフィ技術を用いて、ビット線方向に互いに平行して延びる複数の開口部を有する第1のマスクパターン35を形成する。
次に、図10に示すように第1のマスクパターン35をマスクとして、半導体基板1にヒ素イオンを加速電圧が50KeVで、ドーズ量が5×1015/cm2の条件で注入した後、第1のマスクパターン35を灰化処理等により除去する。次に、窒素雰囲気中において900℃の温度下で60分間の熱処理を行い、メモリトランジスタのソース領域及びドレイン領域となる複数のビット線6を形成する。
次に、図11に示すように公知の減圧CVD法によりONO膜5の上にポリシリコンからなる遮光膜形成膜17を100nm堆積する。その後、公知のフォトリソグラフィ技術によりワード線方向に互いに平行して延びる複数の開口部を有する第2のマスクパターン36を遮光膜形成膜17の上に形成する。なお、本実施形態においては、遮光膜形成膜17にポリシリコン膜を用いたがシリコン窒化膜等を用いてもよい。
次に、図12に示すように公知の異方性ドライエッチング技術により、遮光膜形成膜17を上層シリコン酸化膜4が露出するまでエッチングした後、シリコン窒化膜3が露出するまでウェットエッチングする。続いて、第2のマスクパターン36を灰化処理等によって除去することにより、複数の遮光膜11及び複数のワード線形成溝51を形成する。
次に、図13に示すように公知のISSG(In Situ Steam Generation)酸化法により、各ワード線形成溝51の底面から露出したシリコン窒化膜3の上に膜厚が20nmのゲート絶縁膜9となるシリコン酸化膜を形成する。また、各ワード線形成溝51の側面には側面絶縁膜20を形成し、遮光膜11の上面には上面絶縁膜21を形成する。続いて、各ワード線形成溝51を埋めるように公知の減圧CVD法を用いて厚さが250nmのドープされたポリシリコンからなるワード線形成膜18を堆積する。その後、ワード線形成膜18の上に遮光膜11が形成された領域に開口部を有する第3のマスクパターン37を形成する。
次に、図14に示すように第3のマスクパターンを用いて、ワード線形成膜18を選択的にエッチングして、上面絶縁膜21を露出させる。続いて、灰化処理等を行い、第3のマスクパターン48を除去することにより、上面絶縁膜21の上面よりも上側に突出し且つ少なくとも側面絶縁膜20の上端部を覆う突出部19を有する複数のワード線13を形成する。
次に、図15に示すように公知のサリサイド技術により、各突出部19の上面及び側面にシリサイド層14を形成する。この時、各ワード線13の間の領域には上面絶縁膜21が露出しているため、シリサイド層14が形成されることがなく、ワード線13同士が短絡することはない。
以上説明したように、第2の実施形態における不揮発性半導体記憶装置及びその製造方法においては、側面絶縁膜20の上端部がワード線13の突出部19によって覆われている。このため、側面絶縁膜20の部分から電磁波が侵入し、ONO膜5等にダメージを与えることを防ぐことが可能となるので、電磁波によるダメージをさらに低減することができ、不揮発性半導体記憶装置の閾値を低電圧化することが可能となる。
なお、第1の実施形態と同様に、遮光膜としてポリシリコン膜に代えてシリコン窒化膜等を用いてもよい。また、第1の実施形態と同様に、ワード線13の下に形成したゲート絶縁膜9の膜厚を上層シリコン酸化膜4の膜厚よりも薄くしてもよい。
本発明の不揮発性半導体記憶装置及びその製造方法は、電荷を保持するゲート絶縁膜が形成された後の各製造工程において、電磁波によるメモリ領域の損傷を低減する不揮発性半導体記憶装置及びその製造方法を実現できるという効果を有し、埋め込みビット線を有する不揮発性半導体記憶装置及びその製造方法等として有用である。
1 半導体基板
2 下層シリコン酸化膜
3 シリコン窒化膜
4 上層シリコン酸化膜
5 ONO膜
6 ビット線
9 ゲート絶縁膜
11 遮光膜
13 ワード線
14 シリサイド膜
17 遮光膜形成膜
18 ワード線形成膜
19 突出部
20 側面絶縁膜
21 上面絶縁膜
35 第1のマスクパターン
36 第2のマスクパターン
37 第3のマスクパターン
51 ワード線形成溝
2 下層シリコン酸化膜
3 シリコン窒化膜
4 上層シリコン酸化膜
5 ONO膜
6 ビット線
9 ゲート絶縁膜
11 遮光膜
13 ワード線
14 シリサイド膜
17 遮光膜形成膜
18 ワード線形成膜
19 突出部
20 側面絶縁膜
21 上面絶縁膜
35 第1のマスクパターン
36 第2のマスクパターン
37 第3のマスクパターン
51 ワード線形成溝
Claims (14)
- 半導体基板の上部に、互いに間隔をおいて形成された複数のビット線と、
前記半導体基板の上に順次形成された下層絶縁膜及び容量膜と、
前記容量膜の上に互いに間隔をおいて形成され、それぞれが前記各ビット線と交差する複数のワード線と、
前記容量膜の上に前記各ワード線同士の間の領域を埋めるように形成された複数の遮光膜と、
前記容量膜と前記各遮光膜との間にそれぞれ形成された第1の上層絶縁膜と、
前記容量膜と前記各ワード線との間にそれぞれ形成され且つ前記第1の上層絶縁膜と膜厚が異なる第2の上層絶縁膜とを備えていることを特徴とする不揮発性半導体記憶装置。 - 前記遮光膜と前記ワード線との間に形成され、前記各遮光膜と前記各ワード線とを絶縁する側面絶縁膜をさらに備えていることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記各ワード線の上面を覆うシリサイド層をさらに備えていることを特徴とする請求項2に記載の不揮発性半導体記憶装置。
- 前記各遮光膜の上面を覆う上面絶縁膜をさらに備え、
前記各ワード線は、前記上面絶縁膜の上面から突出した突出部を有し、
前記突出部は、前記側面絶縁膜の上端部を覆うように形成されていることを特徴とする請求項2に記載の不揮発性半導体記憶装置。 - 前記突出部は、上面及び側面がシリサイド層に覆われていることを特徴とする請求項4に記載の不揮発性半導体記憶装置。
- 前記下層絶縁膜及び前記第1の上層絶縁膜は、シリコン酸化膜であり、
前記容量膜はシリコン窒化膜であることを特徴とする請求項1から5のいずれか1項に記載の不揮発性半導体記憶装置。 - それぞれが、前記下層絶縁膜、容量膜及び第2の上層絶縁膜からなる絶縁膜積層体をゲート絶縁膜とすると共に前記ゲート絶縁膜の上に形成された前記各ワード線をゲート電極とし、前記半導体基板の上に行列状に配置された複数のメモリトランジスタをさらに備え、
前記各ビット線は、それぞれが前記各メモリトランジスタのソース又はドレインのうちのいずれかとして機能することを特徴とする請求項1から6のいずれか1項に記載の不揮発性半導体記憶装置。 - 半導体基板の上に、下層絶縁膜、容量膜及び第1の上層絶縁膜を順次形成する工程と、
前記半導体基板の表面近傍に不純物を選択的に導入することにより、互いに間隔をおいて延びる複数のビット線を形成する工程と、
前記積層膜上に遮光性を有する材料からなる遮光膜形成膜を形成した後、前記遮光膜形成膜及び第1の上層絶縁膜を選択的にエッチングして、前記容量膜を露出する複数のワード線形成溝を形成すると共に、それぞれが互いに間隔をおいて且つ前記各ビット線と交差する方向に延びる複数の遮光膜を形成する工程と、
前記各ワード線形成溝の底面から露出した前記容量膜の上を覆う第2の上層絶縁膜、前記各ワード線形成溝の側面を覆う側面絶縁膜及び前記各遮光膜の上面を覆う上面絶縁膜をそれぞれ形成する工程と、
前記第2の上層絶縁膜及び側面絶縁膜に覆われた前記各ワード線形成溝を導電性材料膜で埋めることによりワード線を形成する工程とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記ワード線は、シリコンからなり、
前記各ワード線の上面に、前記シリコンがシリサイド化されたシリサイド層を形成する工程をさらに備えていることを特徴とする請求項8に記載の不揮発性半導体記憶装置の製造方法。 - 前記ワード線を形成する工程において、前記導電性材料膜を前記上面絶縁膜の上を覆うように形成した後、前記導電性材料膜のうち前記遮光膜の上に形成された部分を選択的にエッチングすることにより、それぞれが前記上面絶縁膜の上面から突出し且つ前記側面絶縁膜の上端部を覆う突出部を有するワード線を形成することを特徴とする請求項8に記載の不揮発性半導体記憶装置の製造方法。
- 前記ワード線は、シリコンからなり、
前記各突出部の上面及び側面に、前記シリコンがシリサイド化されたシリサイド層を形成する工程をさらに備えていることを特徴とする請求項10に記載の不揮発性半導体記憶装置の製造方法。 - 前記下層絶縁膜及び第1の上層絶縁膜はシリコン酸化膜であり、
前記容量膜はシリコン窒化膜であることを特徴とする請求項8から11のいずれか1項に記載の不揮発性半導体記憶装置の製造方法。 - 前記第2の上層絶縁膜、側面絶縁膜及び上面絶縁膜は、減圧下でのウエット酸化法により形成することを特徴とする請求項8から12のいずれか1項に記載の不揮発性半導体記憶装置の製造方法。
- 前記ワード線を形成する工程において、それぞれが、前記下層絶縁膜、容量膜及び第2の上層絶縁膜からなる絶縁膜積層体をゲート絶縁膜とすると共に前記ゲート電極の上に形成された前記各ワード線をゲート電極とする、複数のメモリトランジスタを前記半導体基板の上に行列状に形成し、
前記各ビット線は、それぞれが前記メモリトランジスタのソース又はドレインのうちのいずれかとして機能することを特徴とする請求項8から13のいずれか1項に記載の不揮発性半導体記憶装置の製造方法。
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JP2005107592A JP2006287109A (ja) | 2005-04-04 | 2005-04-04 | 不揮発性半導体記憶装置及びその製造方法 |
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CN103426747A (zh) * | 2012-05-14 | 2013-12-04 | 无锡华润上华科技有限公司 | 一种控制在炉管内生成的氧化层厚度的方法 |
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2005
- 2005-04-04 JP JP2005107592A patent/JP2006287109A/ja not_active Withdrawn
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