JP2010034291A - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】隣り合う複数のゲート電極間にセルフアラインコンタクト構造を信頼性良く形成できるようにする。
【解決手段】シリコン基板2上にゲート絶縁膜5を介して多結晶シリコン層6、ONO膜7、多結晶シリコン層8、シリサイド層9、ゲート加工用マスクを順に形成し、異方性エッチング処理することで分断加工して複数のゲート電極MG1、MG2を形成する。その後、ゲート加工用マスクを除去処理してシリサイド層9の上面を露出し、露出したシリサイド層9の上面上にSAC用マスクとしてシリコン窒化膜10を形成し、シリコン窒化膜10をマスクとして複数のゲート電極MG1、MG2間にシリコン基板2の上面に達するコンタクトホールDH、SHを形成する。
【選択図】図18
【解決手段】シリコン基板2上にゲート絶縁膜5を介して多結晶シリコン層6、ONO膜7、多結晶シリコン層8、シリサイド層9、ゲート加工用マスクを順に形成し、異方性エッチング処理することで分断加工して複数のゲート電極MG1、MG2を形成する。その後、ゲート加工用マスクを除去処理してシリサイド層9の上面を露出し、露出したシリサイド層9の上面上にSAC用マスクとしてシリコン窒化膜10を形成し、シリコン窒化膜10をマスクとして複数のゲート電極MG1、MG2間にシリコン基板2の上面に達するコンタクトホールDH、SHを形成する。
【選択図】図18
Description
本発明は、自己整合的なコンタクトを採用した不揮発性半導体記憶装置の製造方法に関する。
例えばNOR型フラッシュメモリ装置などの不揮発性半導体記憶装置においては、一般的に、次に示す製造方法が適用されている。まず、半導体基板上に第1のゲート絶縁膜を介して、浮遊ゲート電極膜、第2のゲート絶縁膜、制御ゲート電極膜によるゲート電極材料を積層し、ゲート電極材料を複数に分断加工して複数のゲート電極を形成する。この場合、制御ゲート電極膜などの構造および電気的特性を保持するため、ゲート加工用マスク(キャップ絶縁膜)を予め前記ゲート電極材料の上面上に積層してから分断する。そして、当該複数のゲート電極の両脇にソース/ドレイン領域を形成するためのイオンを注入する。次に、分断領域内にゲート構造分離用絶縁膜を形成し、半導体基板の上面上に達するコンタクトホールをゲート構造分離用絶縁膜に形成し前記ソース/ドレイン領域に通ずるコンタクトプラグを埋め込むことで上層配線との電気的接続を図っている(例えば、特許文献1参照)。
この特許文献1に開示されている技術思想によれば、ゲート電極の上にキャップ絶縁膜を形成してさらに側壁絶縁膜を形成し、当該キャップ絶縁膜および側壁絶縁膜をマスクとして自己整合的にコンタクトホールを形成し、当該コンタクトホール内にコンタクトプラグを形成することで、複数のゲート電極間に位置して所謂セルフアラインコンタクト構造を採用し、集積度の向上およびコンタクト抵抗の増加を抑制している。このような技術を適用すると、ゲート電極構造上から半導体基板の上面上に至るまでゲート電極の側壁に沿って自己整合的なエッチング処理によってコンタクトホールを形成する必要がある。
上記一般的な製造工程を適用すると、コンタクトホールを形成する前段階のゲート電極加工時にゲート加工用マスク(特許文献1のキャップ絶縁膜に相当)をマスクとして一旦加工しているためゲート加工用マスクが削られてしまう。この後、自己整合的なコンタクトホールを形成する場合に当該ゲート加工用マスクをマスクとして再度使用することを想定すると、当該ゲート加工用マスク上にエッチング選択性を有するハードマスクをさらに積層するか、またはゲート加工用マスクを格段に高く形成する必要がある。ゲート加工用マスク上にエッチング選択性を有するハードマスクを形成した場合には、当該ハードマスクを用いてゲート加工を行うことで、ゲート加工用マスクの材料膜がゲート加工時に削られることを防ぐことができ、当該ゲート加工用マスクの材料膜をSAC用マスクに代えて用いることができる。
しかしながら、近年の設計ルールの縮小化および素子の微細化の影響により、隣り合うゲート電極間距離はますます狭くなる傾向にあるため、上記のような対策手法では、ゲート電極のアスペクト比が高くなることで自己整合的に形成されたコンタクトホール内にコンタクトプラグを所望の特性を維持して形成できない虞がある。
特開2007−67440号公報
本発明は、隣り合う複数のゲート電極間にセルフアラインコンタクト構造を信頼性良く形成できるようにした不揮発性半導体記憶装置の製造方法を提供することを目的とする。
本発明の一態様は、半導体基板上に第1のゲート絶縁膜を介して、浮遊ゲート電極膜、第2のゲート絶縁膜、制御ゲート電極膜、ゲート加工用マスクを順に形成する工程と、前記ゲート加工用マスク、制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極を異方性エッチングし所定方向に沿って分断加工することで複数のゲート電極を形成する工程と、前記複数のゲート電極間の分断加工領域内にゲート構造分離用絶縁膜を形成する工程と、前記ゲート構造分離用絶縁膜上にマスク膜を形成する工程と、前記マスク膜をマスクパターンとして使用して前記ゲート加工用マスクを除去し、前記制御ゲート電極膜の上面を露出する工程と、前記露出した制御ゲート電極膜の上面上にSAC(Self Aligned Contact)用マスクを形成する工程と、前記SAC用マスクをマスクとして前記分断加工領域内のゲート構造分離用絶縁膜を自己整合的にエッチングし前記半導体基板上面に達するコンタクトホールを形成する工程と、ゲート構造分離用絶縁膜のエッチング処理領域内にコンタクトプラグを埋込む工程とを備えている。
本発明の一態様は、半導体基板上に第1のゲート絶縁膜を介して、浮遊ゲート電極膜、第2のゲート絶縁膜、制御ゲート電極膜、ゲート加工用マスクを順に形成する工程と、前記ゲート加工用マスク、制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極を異方性エッチングし所定方向に沿って分断加工することで複数のゲート電極を形成する工程と、前記複数のゲート加工用マスクおよびゲート電極の積層構造を覆うように窒化膜による保護膜を形成する工程と、前記保護膜上に酸化膜によるゲート構造分離用絶縁膜を形成する工程と、前記ゲート構造分離用絶縁膜上にマスク膜を形成する工程と、前記マスク膜をマスクパターンとして使用して前記ゲート加工用マスクの上面を露出するように保護膜を除去処理する工程と、前記ゲート加工用マスクを除去する工程と、前記ゲート加工用マスクの除去領域内に窒化膜によるSAC用マスクを形成する工程と、前記SAC用マスクおよび保護膜をマスクとして前記分断加工領域内のゲート構造分離用絶縁膜を自己整合的にエッチングし前記半導体基板上面に達するコンタクトホールを形成する工程と、ゲート構造分離用絶縁膜のエッチング処理領域内にコンタクトプラグを埋込む工程とを備えている。
本発明によれば、隣り合う複数のゲート電極間にセルフアラインコンタクト構造を信頼性良く形成できる。
(第1の実施形態)
以下、本発明をNOR型フラッシュメモリ装置に適用した第1の実施形態について図1ないし図18を参照しながら説明する。尚、以下に参照する図面の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、各層の平面寸法比率や、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。NOR型フラッシュメモリ装置1は、ドレイン近傍で発生させたホットエレクトロンを用いて浮遊ゲート電極からソース側にF−Nトンネル電流を用いて消去処理を行うブロック消去可能なメモリである。
以下、本発明をNOR型フラッシュメモリ装置に適用した第1の実施形態について図1ないし図18を参照しながら説明する。尚、以下に参照する図面の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、各層の平面寸法比率や、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。NOR型フラッシュメモリ装置1は、ドレイン近傍で発生させたホットエレクトロンを用いて浮遊ゲート電極からソース側にF−Nトンネル電流を用いて消去処理を行うブロック消去可能なメモリである。
図1は、NOR型フラッシュメモリ装置を構成するメモリセルアレイの一部の電気的構成の等価回路図を示しており、図2は、図1に示す電気的構成の一部に対応して平面図を示している。
NOR型フラッシュメモリ装置1は、メモリセル領域Mと周辺回路領域(図示せず)とに区画されており、メモリセル領域M内に形成されるメモリセルアレイ(以下、セルアレイと略す)Arを周辺回路領域の周辺回路(図示せず)によって駆動するように構成されている。
図1に示すように、セルアレイArは、メモリセルトランジスタTm1およびTm2(以下、それぞれトランジスタTm1、トランジスタTm2と略す)がXY方向(シリコン基板2(図2参照)の表面内直交交差方向)に対してマトリクス状に配列されることによって構成されている。尚、トランジスタTm1およびTm2は説明の便宜上別符号を付しているがほぼ同一構造によって構成されている。
図1に示すように、Y方向に隣り合う2個(一組)のトランジスタTm1およびTm2はY方向に対称配置されており、これらの一組のトランジスタTm1およびTm2はドレイン領域を共用していると共に、当該ドレイン領域はY方向に延びるビット線BLに電気的に接続されている。
これらの一組のトランジスタTm1およびTm2はY方向に複数対配列されている。これらY方向に配列された複数対のトランジスタTm1およびTm2のドレイン領域が1本のビット線(データ線)BLに共通接続されている。尚、Y方向に隣り合う2対のトランジスタTm1およびTm2は、ローカルソース線LSL1またはLSL2を挟んで線対称に配設されている。
これらY方向に配列された複数対のトランジスタTm1およびTm2が、X方向に離間して複数列に配列されている。これにより、トランジスタTm1およびTm2がXY方向に行列状に配列されており、セルアレイArを構成している。
これらのX方向に離間して複数列に配列されたトランジスタTm1およびTm2に対応して複数のビット線BLが並設されている。これらの複数のビット線BLは互いにX方向に同一間隔で形成されており、複数のビット線BL間には間欠的にメインソース線MSLが配設されている。このメインソース線MSLはソース電位となる。
X方向に配列されたトランジスタTm1は、そのゲート電極(制御ゲート電極CG(図3参照))がワード線WL1によって共通接続されている。X方向に配列されたトランジスタTm2は、そのゲート電極(制御ゲート電極CG(図3参照))がワード線WL2によって共通接続されている。ワード線WL1およびWL2は、互いに平行にX方向に延伸されている。
また、X方向に配列されたトランジスタTm1は、そのソースがX方向に延びるローカルソース線(共通ソース線)LSL1に共通接続されている。また同様に、X方向に配列されたトランジスタTm2は、そのソースがX方向に延びるローカルソース線(共通ソース線)LSL2に共通接続されている。複数のローカルソース線LSL1およびLSL2は、互いにY方向に離間して配設されていると共にX方向に延設されており、Y方向に延びるメインソース線MSLに共通接続されている。
図1および図2に示すように、Y方向に隣り合うトランジスタTm1およびTm1は、そのゲート電極MG1−MG1間のY方向中央に配設された1本のローカルソース線LSL1を共用している。また同様に、Y方向に隣り合うトランジスタTm2およびTm2は、そのゲート電極MG2−MG2間のY方向中央に配設された1本のローカルソース線LSL2を共用している。
図3は、図2のA−A線に沿う縦断面図を模式的に示しており、図4は、図2のB−B線に沿う縦断面図を模式的に示している。図2ないし図4に示すように、隣り合うワード線WL1−WL2間の例えば中央で且つビット線BLの直下に位置してドレインヴィアプラグDVおよびドレインコンタクトプラグ(以下、ドレインコンタクトと称す)DCが設けられている。これらのドレインヴィアプラグDVおよびドレインコンタクトDCは、シリコン基板2直上から縦方向(XY平面に直交したZ方向)に延設して構成されている。ドレインコンタクトDCは、その上部が図2中Y方向に長軸でX方向に短軸を有する楕円形状を含んでいる。これらのドレインヴィアプラグDVおよびドレインコンタクトDCは、トランジスタTm1およびTm2のドレイン領域2a(図3参照)とその縦方向の上方に配設されるビット線BLとを電気的および構造的に接続するために設けられている。
尚、ドレインヴィアプラグDVおよびドレインコンタクトDCは、互いに電気的に接続されていれば、その平面方向の配設領域が異なっていても良い。また、図示しないが、メインソース線MSLおよびローカルソース線LSL1、LSL2を構造的および電気的に接続するための構成が形成されている。
メモリセル領域M内においては、シリコン基板2に多層構造で構成されており、下層側から上層側に向けて(1)シリコン基板2の表層LY1、(2)コンタクトプラグ形成層LY2、(3)ヴィアプラグ形成層LY3、(4)配線層LY4の多層構造で構成されている。尚、(2)コンタクトプラグ形成層LY2と同一層の一部に(2a)積層ゲート電極層LY2aが設けられる。これらの層(1)〜(4)内には、以下に示す電気的導電要素が多層構造で構成されている。
(1)シリコン基板2の表層LY1
ドレイン領域2a、ソース領域2b
(2)コンタクトプラグ形成層LY2
ドレインコンタクトDC、ローカルソース線LSL1、LSL2
(2a)積層ゲート電極層LY2a
メモリセルトランジスタのゲート電極MG1(浮遊ゲート電極FG、制御ゲート電極CG)、メモリセルトランジスタのゲート電極MG2(浮遊ゲート電極FG、制御ゲート電極CG)
(3)ヴィアプラグ形成層LY3
ドレインヴィアプラグDV
(4)配線層LY4
ビット線BL、メインソース線MSL
以下、トランジスタTm1の構造について図2中のA−A線、B−B線に沿う断面構造の詳細を説明する。尚、図3に示すように、トランジスタTm2は、トランジスタTm1とドレインコンタクトDCを挟んでY方向に対称構造で構成されており、トランジスタTm2はトランジスタTm1の構造とほぼ同一であるため、トランジスタTm1の構造説明を行い、トランジスタTm2の具体的な構造説明を省略する。
ドレイン領域2a、ソース領域2b
(2)コンタクトプラグ形成層LY2
ドレインコンタクトDC、ローカルソース線LSL1、LSL2
(2a)積層ゲート電極層LY2a
メモリセルトランジスタのゲート電極MG1(浮遊ゲート電極FG、制御ゲート電極CG)、メモリセルトランジスタのゲート電極MG2(浮遊ゲート電極FG、制御ゲート電極CG)
(3)ヴィアプラグ形成層LY3
ドレインヴィアプラグDV
(4)配線層LY4
ビット線BL、メインソース線MSL
以下、トランジスタTm1の構造について図2中のA−A線、B−B線に沿う断面構造の詳細を説明する。尚、図3に示すように、トランジスタTm2は、トランジスタTm1とドレインコンタクトDCを挟んでY方向に対称構造で構成されており、トランジスタTm2はトランジスタTm1の構造とほぼ同一であるため、トランジスタTm1の構造説明を行い、トランジスタTm2の具体的な構造説明を省略する。
図4に示すように、半導体基板としてのp型のシリコン基板2には、X方向に離間して複数の素子分離溝3が形成されている。これらの素子分離溝3はY方向に沿って形成されており、シリコン基板2のアクティブエリアSaをX方向に区画している。これらのアクティブエリアSaは、図3に示すように、トランジスタTm1およびTm2のドレイン領域2a、ソース領域2bおよびその間に挟まれたチャネル領域を含む領域であり、ビット線BLの直下方に位置して形成されている。
図2に示すように、平面的には、ワード線WL1とアクティブエリアSaとの交差領域に位置してトランジスタTm1のゲート電極MG1が構成されており、ワード線WL2とアクティブエリアSaとの交差領域に位置してトランジスタTm2のゲート電極MG2が構成されている。これらのトランジスタTm1およびTm2のゲート電極MG1およびMG2はXY方向に並設されている。尚、図2には図示しないが、図4に示すようにアクティブエリアSaの上方に位置してビット線BLの構造がそれぞれ構成されている。
図4に示すように、複数の素子分離溝3にはそれぞれ素子分離絶縁膜4が埋込まれており、素子分離領域Sbを構成している。この素子分離絶縁膜4は、シリコン基板2の表面より上方に突出した突出上部4aを備えている。素子分離溝3によって区画されたシリコン基板2のアクティブエリアSa上にはゲート絶縁膜5(第1のゲート絶縁膜)が形成されている。このゲート絶縁膜5は、例えば所定膜厚のシリコン酸化膜により形成されている。
ゲート絶縁膜5の上面上には多結晶シリコン層6が形成されている。この多結晶シリコン層6は、リンによる不純物がドープされた非晶質シリコンが多結晶化して構成されたものであり、その上面は素子分離絶縁膜4の上面よりも高く位置している。図4に示すように、この多結晶シリコン層6は、X方向断面において素子分離絶縁膜4の側面と面一に自己整合的に形成され、トランジスタTm1の浮遊ゲート電極FGとして構成される。
図4に示すように、多結晶シリコン層6の上面および側面上ならびに素子分離絶縁膜4の上面上を沿ってONO膜(シリコン酸化膜−シリコン窒化膜−シリコン酸化膜)7が形成されている。このONO膜7は第2のゲート絶縁膜、ゲート間絶縁膜、インターポリ絶縁膜、導電層間絶縁膜として機能する。このONO膜7の上には多結晶シリコン層8が形成されている。この多結晶シリコン層8は、例えばリン等の不純物がドープされた非晶質シリコンが多結晶化して構成された層である。この多結晶シリコン層8の上にはタングステンなどの金属によるシリサイド層9が形成され、当該層8および9によって制御ゲート電極CGが構成されており、その上にはキャップ膜としてシリコン窒化膜10が形成されている。複数のビット線BLはそれぞれ多結晶シリコン層6の直上方に位置してY方向に沿って構成されている。このようにして、シリコン基板2上にゲート絶縁膜5を介して、浮遊ゲート電極FG、ゲート間絶縁膜7、制御ゲート電極CG(8、9)の積層構造によって積層ゲート電極MG1がゲート電極として構成されている。積層ゲート電極MG1の上面上にはシリコン窒化膜10、シリコン酸化膜11、ビット線BLが順に構成されている。
また、図3に示すように、積層ゲート電極MG1を構成する浮遊ゲート電極FG(6)の側面、ゲート間絶縁膜7の側面、制御ゲート電極CG(8、9)の下部の側面には、ラジカル酸化処理または熱酸化処理によって形成されたシリコン酸化膜12が後酸化膜、側壁絶縁膜として形成されている。このシリコン酸化膜12は、積層ゲート電極MG1の側壁保護用に設けられている。このシリコン酸化膜12は、その上端12aがゲート間絶縁膜7の上面より上方で且つシリサイド層9の上面より下方に位置して構成されている。
シリコン酸化膜12の上面および外側面に沿ってシリコン窒化膜13がバリア膜、保護膜として形成されている。このシリコン窒化膜13は、シリコン酸化膜12の外側壁に沿って直上方に向けて形成されており、その上端がシリコン窒化膜10の上面より下方で且つシリサイド層9の上面より上方に位置して構成されている。したがって、ゲート電極MG1、MG2は、それぞれ、その上面がシリコン窒化膜10に覆われており、その外側面がシリコン窒化膜13に覆われている。
シリコン基板2の表層においてゲート電極MG1のY方向両脇には、一方にドレイン領域(ドレイン拡散層)2aが形成され、他方にソース領域(ソース拡散層)2bが形成されている。ドレイン領域2aおよびソース領域2b上には、それぞれ、ゲート絶縁膜5を介してシリコン窒化膜13が形成されている。したがって、このシリコン窒化膜13は、ゲート電極MG1、MG2の各側壁に形成されたシリコン酸化膜12の外面を覆うように形成されると共に、ゲート絶縁膜5の上面上に沿って形成されている。
図3に示すドレイン側においては、ゲート電極MG1−MG1間のシリコン窒化膜13の内側にドレインコンタクトDCが構成されている。このドレインコンタクトDCは、シリコン基板2のドレイン領域2a直上に位置して形成されている。このドレインコンタクトDCは、その上部がシリコン窒化膜10の上部側面(欠落面)、シリコン窒化膜13の上面(欠落面)および側面に沿って形成されている。シリコン窒化膜10の上部側面とシリコン窒化膜13の上面とはなだらかな湾曲面で面一に形成されている。
図2に示すように、これらのドレインコンタクトDCはX方向に並設されている。これらのドレインコンタクトDCは、図3に示すように、タングステン(W)層15と、当該タングステン(W)層15の下面および側面を覆うように形成されたチタン(Ti)等によるバリアメタル膜14とによって金属配線層として構成されている。
図示しないが、ソース側においては、ソース領域2bが素子分離絶縁膜4を挟んでX方向に複数並設されている。図3に示すように、これらのソース領域2b上にローカルソース線LSL1が形成されている。このローカルソース線LSL1は、ソース領域2b直上からZ方向(シリコン基板2の上面の法線方向)に沿ってシリコン窒化膜10の上面高さに至るまで延伸され、図3の掲載面に対して垂直方向となるX方向に沿って延伸されている。
このローカルソース線LSL1は、図2に示すように、それぞれX方向に複数設けられたソース領域2b上を連結して渡り、当該複数のソース領域2bに対して構造的および電気的に接続して構成されている。このローカルソース線LSL1は、それぞれ複数のアクティブエリアSaおよび素子分離領域Sbの上を跨いでX方向に沿って形成されている。
シリコン窒化膜10の上面上およびローカルソース線LSL1の上面上にはシリコン酸化膜11が形成されている。このシリコン酸化膜11にはドレインコンタクトDCの上面に通ずるヴィアホールが形成されており、ヴィアホールの内面に沿ってバリアメタル膜16が形成され当該バリアメタル膜16の内側に金属層17が形成されることによってドレインヴィアプラグDVが形成されている。ドレインヴィアプラグDVの上にはビット線BLがY方向に沿って構成されている。
図2に示すように、ドレインコンタクトDCは、Y方向に隣接したゲート電極MG1、MG2上に張り出して上部がY方向に長径でX方向に短径な楕円形状に構成されている。また図3に示すように、ドレインコンタクトDCは、その下側面がシリコン窒化膜10の欠落部分10aからシリコン基板2の上面上に至るまで湾曲形成されている。また、図2に示すように、ドレインコンタクトDCは、その下端面が矩形状に構成されている。このようにしてドレインコンタクトDCは自己整合的に形成されている。
上記構造の製造方法について説明する。尚、本実施形態の特徴部分を中心に説明するが、図示しない他の領域を形成するのに必要な工程があれば付加しても良いし、後述説明する工程のいずれかは必要に応じて省いても良いし、必要に応じて各工程を入れ替えても適用可能である。また、各機能膜の材料に代えて他材料を適用可能であれば変更しても良いし膜厚も適宜調整しても良い。
図5に示すように、p型のシリコン基板2にウェルやチャネル形成のためのイオン注入を行った後、当該シリコン基板2上を熱酸化処理することでゲート絶縁膜5を形成し、減圧CVD法により非晶質シリコンをゲート電極材料として堆積する。この非晶質シリコンは後の熱処理によって多結晶化するため、図中には多結晶シリコン層6として示している。次に、減圧CVD法によりシリコン窒化膜18、シリコン酸化膜19を順次堆積する。
次に、フォトレジスト(図示せず)を塗布し、フォトレジストを通常の光蝕刻法により所望形状にパターンニングし、当該フォトレジストをマスクとして使用して、図6に示すように、シリコン酸化膜19、シリコン窒化膜18を異方性エッチング(例えばRIE(Reactive Ion Etching)法)により加工する。次に、酸素(O2)プラズマ中にさらすことでフォトレジストを除去し、シリコン窒化膜18をマスクとして多結晶シリコン層6、ゲート絶縁膜5、シリコン基板2の上部に素子分離溝3を形成する。
次に、図7に示すように、素子分離溝3内にシリコン酸化膜によって素子分離絶縁膜4を形成し、シリコン窒化膜18をストッパとしてCMP(Chemical Mechanical Polish)法により素子分離絶縁膜4を平坦化処理し、素子分離絶縁膜4の上面高さをゲート絶縁膜5の上面より上方で且つ多結晶シリコン層6の上面より下方に位置するようにエッチングして高さを調整し、燐酸処理によりシリコン窒化膜18を除去する。
次に、図8に示すように、CVD(Chemical Vapor Deposition)法によりゲート間絶縁膜7としてONO膜(シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の3層膜)をゲート電極材料として堆積し、さらにリン等の不純物がドープされた非晶質シリコンをゲート電極材料として堆積する。この非晶質シリコンは後に熱処理されることによって多結晶シリコン層8として変成される。次に、多結晶シリコン層8の上部をタングステンなどによる金属によってシリサイド化してシリサイド層9をゲート電極材料として形成し、さらにその上にTEOS(Tetra Ethoxy Silane)ガスを用いてCVD法によりゲート加工用マスクとしてシリコン酸化膜20を堆積する。
図9は、この時点における斜視図を模式的に示している。この時点では、前述した図8に示す積層構造がY方向に沿って同一構造で形成されている。次に、シリコン酸化膜20の上にフォトレジスト(図示せず)を塗布し、当該フォトレジストをパターンニングしてマスクパターンとし当該マスクパターンをマスクとして使用してシリコン酸化膜20をRIE法によって異方性エッチング加工し、マスクパターンを除去する。
次に、ゲート加工用マスクとなるシリコン酸化膜20をマスクとしてシリサイド層9、多結晶シリコン層8、ONO膜7、多結晶シリコン層6をRIE法などの異方性エッチング処理により順次除去処理加工し、各ゲート電極MG1およびMG2を互いに分断する。この分断された領域が分断加工領域となる。このときの図2のA−A線に沿う縦断面を図10に示している。次に、図11に示すように、ラジカル酸化処理を行うことでシリコン酸化膜20の上面および側面、シリサイド層9、多結晶シリコン層8、ONO膜7、多結晶シリコン層6の側面に沿ってシリコン酸化膜12を形成することで各層6〜9、20を覆うように形成する。次に、ドレイン領域2a/ソース領域2b形成用のn型の不純物をイオン注入する。この不純物イオンはその後熱処理によって活性化される。
次に、図12に示すように、各ゲート電極MG1、MG2を覆うシリコン酸化膜12を覆うようにシリコン窒化膜13を減圧CVD法により堆積する。このシリコン窒化膜13は、シリコン酸化膜12の上面上および側面上並びにゲート絶縁膜5の上面上に沿って形成される。尚、本実施形態では、このシリコン窒化膜13もエッチング加工時のマスクとして機能する。
次に、図13に示すように、常圧CVD法によりゲート構造分離用絶縁膜としてBPSG(Boro-phospho silicate glass:層間絶縁膜)21を堆積し、CMP法によりシリコン窒化膜13をストッパとしてBPSG膜21の平坦化処理を行う。
次に、図14に示すように、シリコン窒化膜13上およびBPSG膜21上にレジスト22を塗布し、当該レジスト22のパターンニングを行う。このレジスト22のパターンニングは、シリコン窒化膜13の上面全体が露出するようにパターンニングされる。具体的には、レジスト22はBPSG膜21の上面上の中央の一部にパターンニングされる。
次に、図15に示すように、パターンニングされたレジスト22をマスクとしてシリコン窒化膜13を例えば異方性エッチング処理によって加工しシリコン酸化膜20の上面が露出するまで除去する。
次に、図16に示すように、上記レジスト22をマスクとしてそのまま用いてシリコン窒化膜13に対して選択性の高い条件においてシリコン酸化膜20を除去処理することでシリサイド層9の上面を露出させる。このとき、シリサイド層9の上面および上側面の一部に接触したシリコン酸化膜12も同時に除去処理される。
次に、図17に示すように、パターンニングされたレジスト22についてアッシングなどを用いて除去処理し、シリコン酸化膜20が除去処理された領域内においてシリサイド層9の上面上にSAC用マスクとしてシリコン窒化膜10をCVD法によって十分に堆積する。次に、CMP法によりBPSG膜21をストッパとしてシリコン窒化膜10を平坦化処理する。この場合、処理時間を調整することでシリコン窒化膜10の上面位置を調整する。
次に、図18に示すように、窒化膜に対して高選択性を有する条件にてドレイン側およびソース側のBPSG膜21をRIE法により加工処理することでシリコン窒化膜10の上部側面、シリコン窒化膜13の上面および側面に沿ってコンタクトホールDH、SHを形成する。尚、コンタクトホールDH、SHの形成タイミングは同時でも良いし何れか一方を先に行ってから他方を後で行っても良い。
次に、図3に示すように、スパッタ法によりチタン(Ti)によるバリアメタル膜14をホールDH、SHの内面に沿って成膜し、CVD法によりタングステン層15を堆積し、シリコン窒化膜10をストッパとしてCMP法によりタングステン層15およびバリアメタル膜14を平坦化処理することでドレインコンタクトDCを形成すると共にローカルソース線LSL1、LSL2を形成する。
次に、プラズマCVD法によりシリコン酸化膜11を堆積し、当該シリコン酸化膜11上にレジスト(図示せず)をパターンニングし、当該パターンニングされたレジストをマスクとして、ドレインコンタクトDC直上に達するヴィアホールを形成し、当該ホール内にスパッタ法によりバリアメタル膜16を形成し、当該バリアメタル膜16の内側にタングステン等によって金属層17を堆積し、シリコン酸化膜11をストッパとして平坦化処理しドレイン側のヴィアプラグDVとして形成する。次に、ヴィアプラグDVの上層にビット線BL構造等を形成することでフラッシュメモリ装置1のメモリセル領域Mの構造を形成できるが、この後の工程については本実施形態の特徴とは直接関係しないため、その説明を省略する。
本実施形態に係る製造方法では、シリコン基板2上にゲート絶縁膜5を介して多結晶シリコン層6、ONO膜7、多結晶シリコン層8、シリサイド層9、ゲート加工用マスクとしてシリコン酸化膜20を順に形成し、異方性エッチング処理することでX方向に沿って分断加工することで複数のゲート電極MG1、MG2を形成し、当該複数のゲート電極MG1、MG2を覆うようにシリコン窒化膜13を形成し、分断加工領域においてシリコン窒化膜13上にBPSG膜21を形成し、BPSG膜21の上にレジスト22によるマスクパターンを形成し、シリコン窒化膜13の露出上面を除去処理し、シリコン酸化膜20を除去処理し、シリコン酸化膜20の除去領域内にSAC用マスクとしてシリコン窒化膜10を形成し、シリコン窒化膜10、13をマスクとして分断領域内のBPSG膜21を自己整合的にエッチング処理しシリコン基板2の上面上に達するコンタクトホールDH、SHを形成し、コンタクトホールDH、SH内にコンタクトプラグDC、ローカルソース線LSL1、LSL2を埋め込んでいる。シリコン酸化膜20を一旦除去してから再度当該除去領域内にシリコン窒化膜10を形成して当該シリコン窒化膜10をマスクとしてBPSG膜21を異方性エッチング加工しているため、ゲート加工用マスクの上にハードマスクをさらに積層した状態でエッチング加工する必要がなくなり、エッチング加工時のアスペクト比を低くして自己整合的なコンタクトホールを形成でき、隣り合う複数のゲート電極間にセルフアラインコンタクト構造を信頼性良く形成できるようになる。
(第2の実施形態)
図19ないし図21は、本発明の第2の実施形態を示すもので、前述実施形態と異なるところはSAC用マスクの埋込態様である。前述実施形態と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。
図19ないし図21は、本発明の第2の実施形態を示すもので、前述実施形態と異なるところはSAC用マスクの埋込態様である。前述実施形態と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。
図19ないし図21は、製造途中段階の縦断面図を模式的に示している。図16に示すように、シリコン酸化膜20を除去した後、図19に示すように、当該除去領域内に対してシリコン窒化膜23を等方的に形成することで、シリコン窒化膜13の上面および内側面、シリサイド層9の上面および上側面、シリコン酸化膜12の上面、BPSG膜21の中上面および上側面に沿ってシリコン窒化膜23を形成する。次に、シリコン窒化膜23の内側にシリコン酸化膜24を埋込む。
次に、図20に示すように、BPSG膜21の上面をストッパとしてシリコン窒化膜23を平坦化処理する。次に、図21に示すように、シリコン窒化膜23の上側面、シリコン窒化膜13の上面および外側面に沿うようにコンタクトホールDH、SHを形成する。この後の工程は前述実施形態とほぼ同様のためその説明を省略する。
このような実施形態によれば、シリコン窒化膜13の内面に沿ってシリコン窒化膜23を形成し、当該シリコン窒化膜23の内側にシリコン酸化膜24を埋込み、BPSG膜21の上面をストッパとしてシリコン窒化膜23を平坦化処理するため、前述実施形態と同様の作用効果を奏すると共に、前記実施形態に比較してシリコン窒化膜23の平坦化処理時のエンドポイント検出が容易になる。
(他の実施形態)
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
NOR型フラッシュメモリ装置1に適用したが、NAND型フラッシュメモリ装置などの他の不揮発性半導体記憶装置に適用できる。
半導体基板はシリコン基板2に限られない。第2のゲート絶縁膜としてONO膜7を適用したが、ONO膜の成膜前後にラジカル窒化処理したNONON膜に適用しても良いし、アルミナを含有する膜に適用しても良い。制御ゲート電極CGとして多結晶シリコン層8上にシリサイド層9を形成した構造を適用したが、ポリゲート、金属ゲートに適用しても良い。
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
NOR型フラッシュメモリ装置1に適用したが、NAND型フラッシュメモリ装置などの他の不揮発性半導体記憶装置に適用できる。
半導体基板はシリコン基板2に限られない。第2のゲート絶縁膜としてONO膜7を適用したが、ONO膜の成膜前後にラジカル窒化処理したNONON膜に適用しても良いし、アルミナを含有する膜に適用しても良い。制御ゲート電極CGとして多結晶シリコン層8上にシリサイド層9を形成した構造を適用したが、ポリゲート、金属ゲートに適用しても良い。
保護膜としてシリコン窒化膜13を適用したが必要に応じて設ければ良い。
ゲート加工用マスクはシリコン酸化膜20に限らずその他の材質膜を適用できる。
BPSG膜21をゲート構造分離用絶縁膜として適用したが、TEOS膜などの酸化膜を適用できる。窒化膜として、シリコン窒化膜10、13、23を適用した実施形態を示したが、他材質を含有した窒化膜などの材質膜を適用できる。
ゲート加工用マスクはシリコン酸化膜20に限らずその他の材質膜を適用できる。
BPSG膜21をゲート構造分離用絶縁膜として適用したが、TEOS膜などの酸化膜を適用できる。窒化膜として、シリコン窒化膜10、13、23を適用した実施形態を示したが、他材質を含有した窒化膜などの材質膜を適用できる。
素子分離領域Sb(素子分離溝3、素子分離絶縁膜4)を形成した後、ゲート電極MG1、MG2を分断加工したが、浮遊ゲート電極FGの形成工程は素子分離領域Sbの形成前後の何れに行っても良い。配線抵抗低減のためのシリサイド層9は必要に応じて設ければ良い。コンタクトプラグとしてドレインコンタクトDCに適用したが、ローカルソース線LSL1、LSL2にも適用できる。
図面中、2はシリコン基板(半導体基板)、5はゲート絶縁膜(第1のゲート絶縁膜)、6は多結晶シリコン層(浮遊ゲート電極膜)、7はONO膜(第2のゲート絶縁膜)、10はシリコン窒化膜(SAC用マスク)、20はシリコン酸化膜(ゲート加工用マスク)、13はシリコン窒化膜(保護膜)、21はBPSG膜(ゲート構造分離用絶縁膜)、22はレジスト(マスクパターン)、24はシリコン酸化膜(酸化膜)、CGは制御ゲート電極(制御ゲート電極膜)、MG1、MG2はゲート電極、DCはドレインコンタクト(コンタクトプラグ)を示す。
Claims (4)
- 半導体基板上に第1のゲート絶縁膜を介して、浮遊ゲート電極膜、第2のゲート絶縁膜、制御ゲート電極膜、ゲート加工用マスクを順に形成する工程と、
前記ゲート加工用マスク、制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極を異方性エッチングし所定方向に沿って分断加工することで複数のゲート電極を形成する工程と、
前記複数のゲート電極間の分断加工領域内にゲート構造分離用絶縁膜を形成する工程と、
前記ゲート構造分離用絶縁膜上にマスク膜を形成する工程と、
前記マスク膜をマスクパターンとして使用して前記ゲート加工用マスクを除去し、前記制御ゲート電極膜の上面を露出する工程と、
前記露出した制御ゲート電極膜の上面上にSAC(Self Aligned Contact)用マスクを形成する工程と、
前記SAC用マスクをマスクとして前記分断加工領域内のゲート構造分離用絶縁膜を自己整合的にエッチングし前記半導体基板上面に達するコンタクトホールを形成する工程と、
ゲート構造分離用絶縁膜のエッチング処理領域内にコンタクトプラグを埋込む工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記ゲート加工用マスクおよび前記ゲート構造分離用絶縁膜はシリコン酸化膜からなり、前記SAC用マスクはシリコン窒化膜からなることを特徴とする請求項1記載の不揮発性半導体記憶装置の製造方法。
- 半導体基板上に第1のゲート絶縁膜を介して、浮遊ゲート電極膜、第2のゲート絶縁膜、制御ゲート電極膜、ゲート加工用マスクを順に形成する工程と、
前記ゲート加工用マスク、制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極を異方性エッチングし所定方向に沿って分断加工することで複数のゲート電極を形成する工程と、
前記複数のゲート加工用マスクおよびゲート電極の積層構造を覆うように窒化膜による保護膜を形成する工程と、
前記保護膜上に酸化膜によるゲート構造分離用絶縁膜を形成する工程と、
前記ゲート構造分離用絶縁膜上にマスク膜を形成する工程と、
前記マスク膜をマスクパターンとして使用して前記ゲート加工用マスクの上面を露出するように保護膜を除去処理する工程と、
前記ゲート加工用マスクを除去する工程と、
前記ゲート加工用マスクの除去領域内に窒化膜によるSAC用マスクを形成する工程と、
前記SAC用マスクおよび保護膜をマスクとして前記分断加工領域内のゲート構造分離用絶縁膜を自己整合的にエッチングし前記半導体基板上面に達するコンタクトホールを形成する工程と、
ゲート構造分離用絶縁膜のエッチング処理領域内にコンタクトプラグを埋込む工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記SAC用マスクを形成する工程では、ゲート加工用マスクの除去領域内のうち前記保護膜の内面に沿ってSAC用マスクを形成し、SAC用マスクの内側には酸化膜を埋込み、
ゲート構造分離用絶縁膜の上面をストッパとして前記SAC用マスクを平坦化処理することを特徴とする請求項3記載の不揮発性半導体記憶装置の製造方法。
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JP2008194898A JP2010034291A (ja) | 2008-07-29 | 2008-07-29 | 不揮発性半導体記憶装置の製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2013239597A (ja) * | 2012-05-15 | 2013-11-28 | Toshiba Corp | 半導体集積回路 |
-
2008
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