JP4667279B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明の前提となる半導体装置のレイアウト図を図1に示す。図1のII-II断面図を図2に示す。図1のIII-III断面図を図3に示す。
半導体装置1は、不揮発性メモリの機能を有しており、主として、半導体基板10(図2参照),ゲート電極60,第1サイドウォール20,第2サイドウォール30,層間膜40(図2参照)及び配線層50を備える。
メモリセル(トランジスタ)は、図2に示すように、主として、ゲート電極60,ゲート絶縁膜15,第1サイドウォール20,第2サイドウォール30,第1LDD層13,第2LDD層14及びソース・ドレイン電極(拡散層(11,12))を備える。
ON/OFFさせるための信号がゲート電極60に供給され、情報を蓄積させる信号が拡散層11を介して第1LDD層13に供給されると、ゲート電極60と第1LDD層13との間に電位差が生じる。そして、その電位差により、破線の矢印で示すように、第1サイドウォール20に向く面60bから第1LDD層13へ向かう電界E1が発生する。この電界E1により、第1LDD層13から第1電荷蓄積層22へ電荷が注入されたり、第1電荷蓄積層22から第1LDD層13へ電荷が放出されたりする。これにより、第1サイドウォール20へ情報が書き込まれたり消去されたりする。
半導体装置の製造方法を図4及び図5に示す工程断面図を用いて説明する。
第1実施形態に係る半導体装置のレイアウト図を図6に示す。図6のVII-VII断面図を図7に示す。図6のVIII-VIII断面図を図8に示す。なお、本発明の前提となる半導体装置と異なる部分を中心に説明し、同様の構成要素は同じ符号を用いて表し説明を省略する。
メモリセル(トランジスタ)は、図7に示すように、ゲート電極60の代わりにゲート電極160を備え、第1サイドウォール20の代わりに第1サイドウォール120を備え、第2サイドウォール30の代わりに第2サイドウォール130を備え、第1LDD層13の代わりに第1LDD層113を備え、第2LDD層14の代わりに第2LDD層114を備える。
ON/OFFさせるための信号がゲート電極160に供給され、情報を蓄積させる信号が拡散層11を介して第1LDD層113に供給されると、ゲート電極160と第1LDD層113との間に電位差が生じる。そして、その電位差により、破線の矢印で示すように、第1サイドウォール120に向く面160bから第1LDD層113へ向かう電界E101が発生する。
半導体装置の製造方法を図9及び図10に示す工程断面図を用いて説明する。
(1)
ここでは、ゲート電極160は、第1傾斜面123aに沿った面及び第2傾斜面133aに沿った面を含むように形成されている。これにより、既存の露光装置の能力以上にゲート長L101を短くすることが容易になっている。
ここでは、第1電荷蓄積層122は、電荷を蓄積する。第1絶縁層121は、半導体基板110と第1電荷蓄積層122との間に形成されている。これらにより、半導体基板110と第1電荷蓄積層122とが絶縁され、第1電荷蓄積層122に電荷が保持されるようになる。
ここでは、第3絶縁層123は、第1傾斜面123aを含む。また、第4絶縁層133は、第2傾斜面133aを含む。これらにより、ゲート電極160において、第1サイドウォール120に向く面160bが第1傾斜面123aに沿った面となっており、第2サイドウォール130に向く面160aが第1傾斜面123aに沿った面となっている。すなわち、第1傾斜面123aに沿った面及び第2傾斜面133aに沿った面を含むようにゲート電極160は形成されている。
ここでは、ゲート電極160は、第1サイドウォール120の長手方向に垂直な断面視において、逆メサ形状である。これにより、第1傾斜面123aに沿った面及び第2傾斜面133aに沿った面を含むようにゲート電極160が形成されている。
(5)
ここでは、ゲート電極形成工程S102はサイドウォール形成工程S104よりも後の工程になっており、ゲート電極形成工程S2及びサイドウォール形成工程S4とは順番が逆になっている。これにより、第1サイドウォール120と第2サイドウォール130との間の位置にゲート電極160が形成されるようになる。すなわち、ゲート電極形成工程S102において、第1傾斜面123aに沿った面及び第2傾斜面133aに沿った面を含むようにゲート電極160が形成されるようになる。これにより、既存の露光装置の能力以上にゲート長L101が短くなるようにゲート電極160は形成される。
ここでは、第2注入工程S106は、サイドウォール形成工程S104の後であって、ゲート電極形成工程S102の前に行われている。これにより、第1サイドウォール120及び第2サイドウォール130をマスクとして、LDD層113aにカウンタードープすることができるようになっている。このため、第1サイドウォール120及び第2サイドウォール130を形成した後にゲート電極160を形成した場合でも、第1LDD層113及び第2LDD層114を形成することができるようになっている。
ゲート電極160は、ポリシリコン層を有する代わりに、ポリシリコン層及びタングステンシリサイド層などを有していても良い。ここで、タングステンシリサイド層などは、ポリシリコン層の上に積層される。
第2実施形態に係る半導体装置のレイアウト図を図11に示す。図11のXII-XII断面図を図12に示す。図11のXIII-XIII断面図を図13に示す。図11のXIV-XIV断面図を図14に示す。なお、本発明の前提となる半導体装置及び第1実施形態に係る半導体装置と異なる部分を中心に説明し、同様の構成要素は同じ符号を用いて表し説明を省略する。
メモリセル(トランジスタ)は、図12に示すように、ゲート電極60の代わりにゲート電極260を備え、ソース・ドレイン電極(拡散層(11,12))の代わりにソース・ドレイン電極(拡散層(211,212))を備える。
半導体装置の製造方法を、図16及び図17に示す工程断面図と、図15に示す断面斜視図とを用いて説明する。
既存の露光装置の能力以上にゲート長L101を短くすることが容易になっている点は第1実施形態と同様である。したがって、このような半導体装置200によっても、コストの増加は抑えられ、セルサイズは縮小する。
パターンが形成されたハードマスク層295をマスクとして、配線層250のパターンが形成されるとともに、ゲート電極260aにおいて配線層250に覆われていない部分がエッチングされる(図17(c)参照)。これにより、半導体基板210の上を島状に点在するように、ゲート電極260のパターンが形成される。
10,110,210 半導体基板
20,120 第1サイドウォール
21,121 第1絶縁層
22,122 第1電荷蓄積層
23,123 第3絶縁層
30,130 第2サイドウォール
31,131 第2絶縁層
32,132 第2電荷蓄積層
33,133 第4絶縁層
60,160,260 ゲート電極
123a 第1傾斜面
133a 第2傾斜面
Claims (4)
- 半導体基板が準備され、第1イオンが前記半導体基板に注入され、第1拡散領域が形成される準備工程と、
前記半導体基板の上に並ぶように、第1サイドウォールと第2サイドウォールとが形成されるサイドウォール形成工程と、
前記サイドウォール形成工程の後に、前記第1サイドウォール及び前記第2サイドウォールをマスクとして、前記第1イオンと逆極性の第2イオンが前記第1拡散領域の一部に注入され、前記第1拡散領域が部分的に分離される第2注入工程と、
前記第2注入工程の後に、前記第1サイドウォールと前記第2サイドウォールとの間の位置にゲート電極が形成されるゲート電極形成工程と、
を備え、
前記サイドウォール形成工程では、
前記第1サイドウォールにおいて、前記ゲート電極に向いている面であり前記半導体基板に近づくに従って前記第2サイドウォールに近づくように傾斜している面である第1傾斜面と、
前記第2サイドウォールにおいて、前記ゲート電極に向いている面であり前記半導体基板に近づくに従って前記第1サイドウォールに近づくように傾斜している面である第2傾斜面と、
がさらに形成され、
前記ゲート電極形成工程では、前記第1傾斜面に沿った面及び前記第2傾斜面に沿った面を含むように前記ゲート電極が形成される、
半導体装置の製造方法。 - 前記サイドウォール形成工程は、
前記第1サイドウォールの第1絶縁層と、前記第2サイドウォールの第2絶縁層とが形成される絶縁層形成第1工程と、
電荷を蓄積する層である第1電荷蓄積層が前記第1絶縁層の上に形成され、電荷を蓄積する層である第2電荷蓄積層が前記第2絶縁層の上に形成される電荷蓄積層形成工程と、
を有する、
請求項1に記載の半導体装置の製造方法。 - 前記サイドウォール形成工程は、
前記第1電荷蓄積層の上に前記第1傾斜面を含む第3絶縁層が形成され、前記第2電荷蓄積層の上に前記第2傾斜面を含む第4絶縁層が形成される絶縁層形成第2工程をさらに有する、
請求項2に記載の半導体装置の製造方法。 - 前記ゲート電極の上に配線層が形成される配線層形成工程と、
前記配線層の上にハードマスク層が形成されるハードマスク層形成工程と、
前記ハードマスク層のパターンが形成されるパターン形成工程と、
パターンが形成された前記ハードマスク層をマスクとして、前記配線層のパターンが形成されるとともに、前記ゲート電極において前記配線層に覆われていない部分がエッチングされるゲートエッチング工程と、
をさらに備えた、
請求項1から3のいずれか1項に記載の半導体装置の製造方法。
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003163292A (ja) * | 2001-08-13 | 2003-06-06 | Halo Lsi Inc | ツインnand素子構造、そのアレイ動作およびその製造方法 |
JP2004111963A (ja) * | 2002-09-17 | 2004-04-08 | Samsung Electronics Co Ltd | プログラム及び消去特性が改善されたsonoseeprom及びその製造方法 |
JP2006506799A (ja) * | 2002-02-07 | 2006-02-23 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | メモリセルの製造方法および構造 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US6316323B1 (en) * | 2000-03-21 | 2001-11-13 | United Microelectronics Corp. | Method for forming bridge free silicide by reverse spacer |
KR100368594B1 (ko) * | 2001-02-23 | 2003-01-24 | 삼성전자 주식회사 | 스플릿 게이트형 플래쉬 메모리소자 |
JP2003332474A (ja) * | 2002-03-04 | 2003-11-21 | Sharp Corp | 半導体記憶装置 |
KR100467023B1 (ko) * | 2002-10-31 | 2005-01-24 | 삼성전자주식회사 | 자기 정렬 접촉 구조 및 그 형성 방법 |
JP2004349308A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置 |
US7307882B2 (en) * | 2005-06-29 | 2007-12-11 | Macronix International Co., Ltd. | Non-volatile memory |
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---|---|---|---|---|
JP2003163292A (ja) * | 2001-08-13 | 2003-06-06 | Halo Lsi Inc | ツインnand素子構造、そのアレイ動作およびその製造方法 |
JP2006506799A (ja) * | 2002-02-07 | 2006-02-23 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | メモリセルの製造方法および構造 |
JP2004111963A (ja) * | 2002-09-17 | 2004-04-08 | Samsung Electronics Co Ltd | プログラム及び消去特性が改善されたsonoseeprom及びその製造方法 |
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